JP2009232637A - スイッチ制御装置及びこれを用いたモータ駆動装置 - Google Patents
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Abstract
【課題】本発明は、コストの低減や信頼性の向上を実現することが可能なスイッチ制御装置、及び、これを用いたモータ駆動装置を提供することを目的とする。
【解決手段】本発明に係るスイッチ制御装置１は、入力信号ＩＮに基づいてスイッチ制御信号を生成するコントローラが集積化された第１半導体チップ１０と、前記スイッチ制御信号に基づいてスイッチＮＵの駆動制御を行うドライバが集積化された第２半導体チップ２０と、第１半導体チップ１０と第２半導体チップ２０との間を直流的に絶縁しながら前記スイッチ制御信号などの受け渡しを行う直流絶縁素子が集積化された第３半導体チップ３０と、を一のパッケージに封止して成る構成とされている。
【選択図】図１
【解決手段】本発明に係るスイッチ制御装置１は、入力信号ＩＮに基づいてスイッチ制御信号を生成するコントローラが集積化された第１半導体チップ１０と、前記スイッチ制御信号に基づいてスイッチＮＵの駆動制御を行うドライバが集積化された第２半導体チップ２０と、第１半導体チップ１０と第２半導体チップ２０との間を直流的に絶縁しながら前記スイッチ制御信号などの受け渡しを行う直流絶縁素子が集積化された第３半導体チップ３０と、を一のパッケージに封止して成る構成とされている。
【選択図】図１
Description
本発明は、スイッチ制御装置及びこれを用いたモータ駆動装置に関するものである。
図８は、スイッチ制御装置の一従来例を示すブロック図である。
図８（ａ）、（ｂ）に示す通り、従来のスイッチ制御装置は、入力信号ＩＮに基づいてスイッチ制御信号を生成するコントローラが集積化されたコントローラチップ１１０と、前記スイッチ制御信号に基づいてスイッチＮＵの駆動制御を行うドライバが集積化されたドライバチップ２１０と、を一のパッケージ１００に封止して成り、コントローラチップ１１０側、もしくは、ドライバチップ１２０側の配線層にトランスを形成することで、両チップの直流耐圧を確保する構成とされていた。
図９は、トランスが形成される半導体チップ（図８（ａ）であればコントローラチップ１１０、図８（ｂ）であればドライバチップ１２０）の上面図（ａ）、及び、Ｘ−Ｘ’断面図（ｂ）である。
なお、上記に関連する従来技術の一例として、特許文献１、２を挙げることができる。
米国特許出願公開第２００７／００８１２８０号明細書
米国特許出願公開第２００５／０２３０８３７号明細書
しかしながら、上記の従来構成を採用した場合には、トランスが形成される半導体チップを一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することができず、専用の高耐圧プロセス（数［ｋＶ］耐圧）を用いる必要があった。
また、トランスが形成される半導体チップでは、トランス非形成領域について、トランス形成領域と同一の耐圧を確保しておかなければならず、トランス非形成領域に敷設される配線層の高耐圧化が必要となるため、製造コストの増大が招かれていた。
また、トランスが形成される半導体チップには、トランス形成領域下にも、トランジスタや抵抗などの回路素子を形成するレイヤが必要であるため、製造コストの増大が招かれていた。
また、トランスが形成される半導体チップでは、トランス形成領域の厚みと整合するように、トランス非形成領域にも分厚い配線層や絶縁膜を形成しなければならないため、応力などの影響を受けて、回路素子の信頼性が低下するおそれがあった。
本発明は、上記の問題点に鑑み、コストの低減や信頼性の向上を実現することが可能なスイッチ制御装置、及び、これを用いたモータ駆動装置を提供することを目的とする。
上記目的を達成するために、本発明に係るスイッチ制御装置は、入力信号に基づいてスイッチ制御信号を生成するコントローラが集積化された第１半導体チップと、前記スイッチ制御信号に基づいてスイッチの駆動制御を行うドライバが集積化された第２半導体チップと、第１半導体チップと第２半導体チップとの間を直流的に絶縁しながら前記スイッチ制御信号などの受け渡しを行う直流絶縁素子が集積化された第３半導体チップと、を一のパッケージに封止して成る構成（第１の構成）とされている。
なお、上記第１の構成から成るスイッチ制御装置において、前記パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ、第２半導体チップ、及び、第３半導体チップは、前記ピンの配列方向に対して平行に並べられている構成（第２の構成）にするとよい。
また、上記第１の構成から成るスイッチ制御装置において、前記パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ、第２半導体チップ、及び、第３半導体チップは、前記ピンの配列方向に対して垂直に並べられている構成（第３の構成）にしてもよい。
また、上記第１の構成から成るスイッチ制御装置において、前記パッケージは、４辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ、第２半導体チップ、及び、第３半導体チップは、前記パッケージの対角線方向に対して平行に並べられている構成（第４の構成）にしてもよい。
また、上記第１〜第４いずれかの構成から成るスイッチ制御装置において、第３半導体チップは、前記直流絶縁素子として、第１半導体チップから第２半導体チップに前記スイッチ制御信号を伝達する第１直流絶縁素子のほか、第２半導体チップから第１半導体チップにウォッチドッグ信号を伝達する第２直流絶縁素子と、第２半導体チップから第１半導体チップに第１フォルト信号を伝達する第３直流絶縁素子と、第１半導体チップから第２半導体チップに第２フォルト信号を伝達する第４直流絶縁素子と、が集積化されている構成（第５の構成）にするとよい。
また、上記第１〜第５いずれかの構成から成るスイッチ制御装置において、第１半導体チップ及び第２半導体チップは、それぞれ、半導体基板と、前記半導体基板上に集積化された回路素子と、前記回路素子上に形成された配線層及び絶縁膜と、を有して成り、第３半導体チップは、半導体基板と、前記半導体基板上に集積化された直流絶縁素子と、を有して成る構成（第６の構成）にするとよい。
また、上記第１〜第６いずれかの構成から成るスイッチ制御装置において、第１半導体チップ及び第３半導体チップは、第１アイランド上に搭載されており、第２半導体チップは、第２アイランド上に搭載されている構成（第７の構成）にするとよい。
また、上記第７の構成から成るスイッチ制御装置において、第１アイランド及び第２アイランドは、いずれも非磁性素材から成る構成（第８の構成）にするとよい。
また、上記第１〜第８いずれかの構成から成るスイッチ制御装置において、前記直流絶縁素子は、トランスである構成（第９の構成）にするとよい。
また、本発明に係るモータ駆動装置は、モータ駆動電圧の印加端とモータコイルの一端との間に接続されるハイサイドスイッチの制御手段として、上記第１〜第９いずれかの構成から成るスイッチ制御装置を有して成る構成（第１０の構成）とされている。
本発明に係るスイッチ制御装置、及び、これを用いたモータ駆動装置であれば、コストの低減や信頼性の向上を実現することが可能となる。
図１は、本発明に係るスイッチ制御装置の一構成例を示すブロック図である。
図１に示すように、本発明に係るスイッチ制御装置１は、第１半導体チップ１０と、第２半導体チップ２０と、第３半導体チップ３０と、を一のパッケージに封止して成る。
第１半導体チップ１０は、直流電圧源Ｅ１から第１電源電圧ＶＣＣ１（ＧＮＤ１基準で５［Ｖ］や３．３［Ｖ］など）の供給を受けて駆動され、入力信号ＩＮに基づいてスイッチ制御信号を生成するコントローラが集積化されたコントローラチップである。なお、第１半導体チップ１０の耐圧は、第１電源電圧ＶＣＣ１（ＧＮＤ１基準）を考慮して、適切な耐圧（例えば７［Ｖ］耐圧）に設計すればよい。
第２半導体チップ２０は、直流電圧源Ｅ２から第２電源電圧ＶＣＣ２（ＧＮＤ２基準で１０〜３０［Ｖ］）の供給を受けて駆動され、第１半導体チップ１０から第３半導体チップ３０を介して入力される前記スイッチ制御信号に基づいて、一端に数［ｋＶ］の高電圧が印加されるスイッチＮＵの駆動制御を行うドライバが集積化されたドライバチップである。なお、第２半導体チップ２０の耐圧は、第２電源電圧ＶＣＣ２（ＧＮＤ２基準）を考慮して、適切な耐圧（例えば４０［Ｖ］耐圧）に設計すればよい。
第３半導体チップ３０は、第１半導体チップ１０と第２半導体チップ２０との間を直流的に絶縁しながら前記スイッチ制御信号の受け渡しを行うトランスが集積化されたトランスチップである。なお、トランスに代えて他の直流絶縁素子（フォトカプラなど）を用いても構わない。
スイッチＮＵとしては、Ｎチャネル型のＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタ、若しくは、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ［Insulated Gate Bipolar Transistor］）などを用いることができる。
上記したように、本発明に係るスイッチ制御装置１は、コントローラが集積化される第１半導体チップ１０やドライバが集積化される第２半導体チップ２０とは別に、トランスのみを搭載する第３半導体チップ０３を独立に有して成り、これらを一のパッケージに封止して成る構成とされている。
このような構成とすることにより、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも一般の低耐圧プロセス（数［Ｖ］耐圧〜数十［Ｖ］耐圧）で作成することが可能となるので、専用の高耐圧プロセス（数［ｋＶ］耐圧）を用いる必要がなくなり、製造コストを低減することが可能となる。
また、第１半導体チップ１０、及び、第２半導体チップ２０については、いずれも実績のある既存プロセスで作成することが可能であり、新たに信頼性試験を行う必要がないので、開発期間の短縮や開発コストの低減に貢献することができる。
また、トランス以外の直流絶縁素子を用いる場合であっても、第３半導体チップ３０のみを載せ換えることにより、容易に対応することが可能となるので、コントローラチップやドライバチップまで開発し直す必要がなくなり、開発期間の短縮や開発コストの低減に貢献することができる。
図２は、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップ３０の断面図である。
図２に示す通り、本発明に係るスイッチ制御装置１において、第１半導体チップ１０、及び、第２半導体チップ２０は、それぞれ、半導体基板と、前記半導体基板上に集積化された回路素子と、前記回路素子上に形成された配線層及び絶縁膜と、を有して成り、第３半導体チップ３０は、半導体基板と、前記半導体基板上に集積化されたトランス（直流絶縁素子）と、を有して成る構成とされている。
このように、本発明に係るスイッチ制御装置１であれば、トランスが形成される第３半導体チップ３０には、トランス形成領域下にトランジスタや抵抗などの回路素子を形成するレイヤが不要であり、配線層や絶縁膜のレイヤのみを形成すれば足りるため、製造コストを低減することが可能となる。
また、本発明に係るスイッチ制御装置１であれば、第１半導体チップ１０、及び、第２半導体チップ２０のいずれにおいても、回路素子上に不要に分厚い高耐圧の配線層や絶縁膜を形成する必要がないので、応力などの影響を受けて、回路素子の信頼性が低下するおそれを回避することが可能となる。
次に、パッケージ内におけるチップ配列について、図３〜図５を参照しながら、詳細に説明する。
図３は、パッケージ内におけるチップ配列の第１例を示すブロック図である。図３に示すように、本発明に係るスイッチ制御装置１において、パッケージは、相対する２辺にそれぞれ複数のピンが配列されるもの（例えば、ＳＯＰ［Small Outline Package］パッケージ）であり、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップ３０は、前記ピンの配列方向に対して平行（紙面の縦方向）に並べられている。
このようなチップ配列を採用することにより、第１半導体チップ１０や第２半導体チップ２０が大型化した場合であっても、パッケージの長辺サイズを適切に延長することにより、パッケージの短辺サイズを変えることなく、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップ３０をパッケージに収めることができるので、スイッチ制御装置１の多機能化や高機能化に伴って、パッケージの規格を変更せずに済む。
なお、上記のチップ配列を採用する場合、第１半導体チップ１０に接続されるピンＴ１と第２半導体チップ２０に接続されるピンＴ２との間のピン間隔ｄ１は、ピンＴ１相互間（或いはピンＴ２相互間）のピン間隔ｄ２よりも長く設計することが望ましい。このようなピン設計を行うことにより、ピンＴ１とピンＴ２との短絡を防止することができる。
図４は、パッケージ内におけるチップ配列の第２例を示すブロック図である。図４に示すように、本発明に係るスイッチ制御装置１において、パッケージは、先述の第１例と同じく、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップ３０は、前記ピンの配列方向に対して垂直（紙面の横方向）に並べられている。
このようなチップ配列を採用することにより、第１半導体チップ１０に接続されるピンＴ１と第２半導体チップ２０に接続されるピンＴ２を相対する２辺に分配して配列することができるので、ピン間隔を最小限に維持したまま、ピンＴ１とピンＴ２との短絡を防止することが可能となる。
図５は、パッケージ内におけるチップ配列の第３例を示すブロック図である。図５に示すように、本発明に係るスイッチ制御装置１において、パッケージは、４辺にそれぞれ複数のピンが配列されるもの（例えばＱＦＰ［Quad Flat Package］パッケージ）であり、第１半導体チップ１０、第２半導体チップ２０、及び、第３半導体チップは、パッケージ１の対角線方向に対して平行（紙面の斜め方向）に並べられている。
このようなチップ配列を採用することにより、第１半導体チップ１０に接続されるピンＴ１と第２半導体チップ２０に接続されるピンＴ２を相対する２辺ずつに分配して配列することができるので、ピン間隔を最小限に維持したまま、ピンＴ１とピンＴ２との短絡を防止することが可能となる。
また、図３〜図５で示すように、本発明に係るスイッチ制御装置１において、第１半導体チップ１０及び第３半導体チップ３０は、第１アイランド４０上に搭載されており、第２半導体チップ２０は、第２アイランド５０上に搭載されている。このような構成とすることにより、第１アイランド４０を低圧側アイランド、第２アイランド５０を高圧側アイランドというように、互いに電源系を分離して用いることが可能となる。なお、第１アイランド４０及び第２アイランド５０は、いずれも非磁性素材（例えば銅）から成るが、磁性素材（例えば鉄）を用いても構わない。
次に、ハイブリッド自動車に搭載されるモータ駆動装置に本発明を適用した構成を例に挙げて詳細な説明を行う。
図６は、本発明に係るモータ駆動装置の一構成例を示すブロック図である。
図６に示すように、本発明に係るモータ駆動装置は、ハイサイドスイッチＮＵの制御手段としてスイッチ制御装置１を有するほか、エンジンコントロールユニット２（以下ではＥＣＵ［Engine Control Unit］２と呼ぶ）と、駆動回路３と、直流電圧源Ｅ１及びＥ２と、キャパシタＣ１及びＣ２と、抵抗Ｒ１〜Ｒ４と、を有して成る。
スイッチ制御装置１は、先にも述べたように、第１半導体チップ１０と、第２半導体チップ２０と、第３半導体チップ３０と、を一のパッケージに封止して成る。
ＥＣＵ２は、エンジン運転及びモータ運転における電気的な制御を総合的に行うための手段であり、スイッチ制御装置１との間で、各種信号（ＩＮ、ＲＳＴ、ＲＤＹ、ＦＬＴ）のやり取りを行うマイクロコントローラである。
駆動回路３は、出力信号ＯＵＴにハイサイドスイッチＮＵの駆動能力を持たせるべく、出力信号ＯＵＴの立上がり／立下がり時間（スルーレート）を調整するインピーダンス回路である。
ハイサイドスイッチＵＨ、及び、ローサイドスイッチＵＬは、それぞれ、第１モータ駆動電圧ＶＤ１の印加端とモータコイルの一端との間、及び、第２モータ駆動電圧ＶＤ２の印加端とモータコイルの一端との間に接続され、各々のオン／オフ制御に応じて、モータ駆動電流の供給制御を行う手段である。なお、ハイブリッド自動車への搭載を鑑みると、ハイサイドスイッチＵＨ、及び、ローサイドスイッチＵＬとしては、Ｓｉ半導体よりも消費電力が小さく、耐熱温度が高いＳｉＣ［Silicon Carbide］半導体を用いたＭＯＳ電界効果トランジスタを採用することが望ましい。ただし、ハイサイドスイッチＮＵ、及び、ローサイドスイッチＵＬの構成はこれに限定されるものではなく、Ｓｉ半導体を用いたＭＯＳ電界効果トランジスタや絶縁ゲートバイポーラトランジスタを採用しても構わない。
第１半導体チップ１０は、第１送信部１１と、第１受信部１２と、第２受信部１３と、第２送信部１４と、ロジック部１５と、第１低電圧ロックアウト部１６（以下では第１ＵＶＬＯ［Under Voltage Lock Out］部１６と呼ぶ）と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａ及びＮｂと、を有して成る。第２半導体チップ２０は、第３受信部２１と、第３送信部２２と、第４送信部２３と、第４受信部２４と、ドライバ部２５と、異常検知部２６と、第２低電圧ロックアウト部２７（以下では第２ＵＶＬＯ部２７と呼ぶ）と、過電流保護部２８（以下ではＯＣＰ［Over Current Protection］部２８と呼ぶ）と、Ｐチャネル型ＭＯＳ電界効果トランジスタＰ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１〜Ｎ３と、を有して成る。第３半導体チップ３０は、第１トランス３１と、第２トランス３２と、第３トランス３３と、第４トランス３４と、を有して成る。
第１送信部１１は、ロジック部１５から入力されるスイッチ制御信号Ｓ１を第１トランス３１経由で第３受信部２１に送信する手段である。第１受信部１２は、第３送信部２２から第２トランス３２経由で入力されるウォッチドッグ信号Ｓ２を受信してロジック部１５に伝達する手段である。第２受信部１３は、第４送信部２３から第３トランス３３経由で入力される第１フォルト信号Ｓ３を受信してロジック部１５に伝達する手段である。第２送信部１４は、ロジック部１５から入力される第２フォルト信号Ｓ４を第４トランス３４経由で第４受信部２４に送信する手段である。
ロジック部１５は、ＥＣＵ２との間で、各種信号（ＩＮ、ＲＳＴ、ＲＤＹ、ＦＬＴ）のやり取りを行うとともに、第１送信部１１、第１受信部１２、第２受信部１３、及び、第２送信部１４を用いて、第２半導体チップ２０との間で、各種信号（Ｓ１〜Ｓ４）のやり取りを行う手段である。
なお、ロジック部１５は、入力信号ＩＮがハイレベルであるときには、出力信号ＯＵＴをハイレベルとするようにスイッチ制御信号Ｓ１を生成し、逆に、入力信号ＩＮがローレベルであるときには、出力信号ＯＵＴをローレベルとするようにスイッチ制御信号Ｓ１を生成する。
また、ロジック部１５は、リセット信号ＲＳＴがローレベルであるときには、出力信号ＯＵＴの生成動作をディセーブルとするように、すなわち、出力信号ＯＵＴをローレベルで固定するようにスイッチ制御信号Ｓ１を生成し、逆に、リセット信号ＲＳＴがハイレベルであるときには、出力信号ＯＵＴの生成動作をイネーブルとするように、すなわち、出力信号ＯＵＴを入力信号ＩＮに応じた論理レベルとするようにスイッチ制御信号Ｓ１を生成する。なお、リセット信号ＲＳＴが所定時間（例えば５００［ｎｓ］）にわたってローレベルに維持された場合、ロジック部１５は、ＯＣＰ部２８による保護動作を復帰させるようにスイッチ制御信号Ｓ１を生成する。
また、ロジック部１５は、スイッチ制御装置１の通常時には、トランジスタＮａをオフとして、レディ信号ＲＤＹをオープン（抵抗Ｒ１によるプルアップ状態）とし、スイッチ制御装置１の異常時（第１半導体チップ１０側での低電圧異常やスイッチ制御信号Ｓ１のトランス伝達異常が検出された時）には、トランジスタＮａをオンとして、レディ信号ＲＤＹをローレベルとする。このような構成であれば、ＥＣＵ２は、レディ信号ＲＤＹを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第１半導体チップ１０側での低電圧異常については、第１ＵＶＬＯ部１６での検知結果に基づいて判断すればよく、また、スイッチ制御信号Ｓ１のトランス伝達異常については、スイッチ制御信号Ｓ１とウォッチドッグ信号Ｓ２との比較結果に基づいて判断すればよい。
また、ロジック部１５は、スイッチ制御装置１の通常時には、トランジスタＮｂをオフとして、外部フォルト信号ＦＬＴをオープン（抵抗Ｒ２によるプルアップ状態）とし、スイッチ制御装置１の異常時（第２半導体チップ２０側での低電圧異常やハイサイドスイッチＮＵに流れるモータ駆動電流の過電流が検出された時）には、トランジスタＮｂをオンとして、外部フォルト信号ＦＬＴをローレベルとする。このような構成であれば、ＥＣＵ２で外部フォルト信号ＦＬＴを監視することにより、スイッチ制御装置１の状態を把握することが可能となる。なお、第２半導体チップ２０側での低電圧異常やハイサイドスイッチＮＵに流れるモータ駆動電流の過電流については、第１フォルト信号Ｓ３に基づいて判断すればよい。
第１ＵＶＬＯ部１６は、第１電源電圧ＶＣＣ１が低電圧状態であるか否かを監視し、その監視結果をロジック部１５に伝達する手段である。
第３受信部２１は、第１送信部１１から第１トランス３１経由で入力されるスイッチ制御信号Ｓ１を受信してドライバ部２５及び異常検知部２６に各々伝達する手段である。第３送信部２２は、異常検知部２６から入力されるウォッチドッグ信号Ｓ２を第２トランス３２経由で第２受信部１２に送信する手段である。第４送信部２３は、異常検知部２６から入力される第１フォルト信号Ｓ３を第３トランス３３経由で第２受信部１３に送信する手段である。第４受信部２４は、第２送信部１４から第４トランス３４経由で入力される第２フォルト信号Ｓ４を受信して異常検知部２６に伝達する手段である。
ドライバ部２５は、第３受信部２１から入力されるスイッチ制御信号Ｓ１に基づいて、トランジスタＰ１とトランジスタＮ１のオン／オフ制御を行い、トランジスタＰ１とトランジスタＮ１との接続ノードから出力信号ＯＵＴを出力する手段である。出力信号ＯＵＴがハイレベルであるときには、ハイサイドスイッチＮＵがオンとされ、逆に、出力信号ＯＵＴがローレベルであるときには、ハイサイドスイッチＮＵがオフとされる。
なお、ドライバ部２５は、出力信号ＯＵＴの電圧レベル（ＧＮＤ２基準）が所定値（例えば２［Ｖ］）以下となったときに、ハイサイドスイッチＮＵのゲートからＣＬＡＭＰ端子を介して電荷（ミラー電流）を吸い込むように、トランジスタＮ２をオンとする。このような構成とすることにより、ハイサイドスイッチＮＵをオフする際には、駆動回路３で設定されるスルーレートに依ることなく、トランジスタＮ２を介してハイサイドスイッチＮＵのゲート電位を速やかにローレベルへ立ち下げることが可能となる。
また、ドライバ部２５は、異常検知部２６から入力される異常検知信号Ｓ５に基づいて保護動作を行う必要があると判断した場合、トランジスタＰ１及びトランジスタＮ１、Ｎ２をいずれもオフとする一方、トランジスタＮ３をオンとする。このようなスイッチ制御により、保護動作時には、ハイサイドスイッチＮＵのゲートから抵抗Ｒ３を介して通常動作時よりも緩やかに電荷を引き抜くことができる。このような構成とすることにより、保護動作時にモータ電流が瞬断されることを回避できるので、モータコイルの逆起電力によって生じるサージを抑制することが可能となる。なお、抵抗Ｒ３の抵抗値を適宜選択することにより、保護動作時の立ち下がり時間を任意に調整することができる。
異常検知部２６は、第２ＵＶＬＯ部２７及びＯＣＰ部２８での検知結果に基づいて、低電圧異常や過電流が生じていると判断した場合、その旨を異常検知信号Ｓ５でドライバ部２５に伝達するとともに、第１フォルト信号Ｓ３でロジック部１５にも伝達する。このような構成とすることにより、ドライバ部２５では、第２半導体チップ２０に異常が生じた 場合であっても、速やかに先述の保護動作を行うことが可能となり、また、ロジック部１５では、ＥＣＵ２への異常通知動作（外部フォルト信号ＦＬＴのローレベル遷移）を行うことが可能となる。
また、異常検知部２６は、第４受信部２４から入力される第２フォルト信号Ｓ４に基づいて、第１半導体チップ１０側での低電圧異常やスイッチ制御信号Ｓ１のトランス伝達異常、或いは、スイッチ制御装置１外部での異常（例えば、スイッチ制御装置１と連携して動作している他のスイッチ制御装置の異常）が生じていると判断した場合にも、その旨を異常検知信号Ｓ５でドライバ部２５に伝達する。このような構成とすることにより、ドライバ部２５では、第２半導体チップ２０に異常が生じた場合だけでなく、第１半導体チップ１０や第３半導体チップ３０、或いは、スイッチ制御装置１外部に異常が生じた場合であっても、速やかに先述の保護動作を行うことが可能となる。
また、異常検知部２６は、第３受信部２１から入力されるスイッチ制御信号Ｓ１をそのままウォッチドッグ信号Ｓ２として第３送信部２２に出力する。このように、第２半導体チップ２０から第１半導体チップ１０に向けてウォッチドッグ信号Ｓ２を返信する構成であれば、ロジック部１５において、第１半導体チップ１０から送信されたスイッチ制御信号Ｓ１と、これに対して第２半導体チップ２０から返信されたウォッチドッグ信号Ｓ２を比較することにより、トランス伝達異常の有無を判定することが可能となる。
第２ＵＶＬＯ部２７は、第２電源電圧ＶＣＣ２が低電圧状態であるか否かを監視し、その監視結果を異常検知部２６に伝達する手段である。
ＯＣＰ部２８は、ＯＣＰＩＮ信号（ハイサイドスイッチＮＵに流れるモータ駆動電流を抵抗Ｒ４で電圧変換した信号）を監視し、その監視結果を異常検知部２６に伝達する手段である。なお、ＯＣＰ部２８は、ＯＣＰＩＮ信号の電圧レベル（ＧＮＤ２基準）が所定の閾値（例えば０．５［Ｖ］）に達したときに、ハイサイドスイッチＮＵに流れるモータ電流が過電流状態であると判定する。また、抵抗Ｒ４の抵抗値を適宜選択することにより、過電流判定の閾値を任意に調整することができる。
第１トランス３１は、第１半導体チップ１０から第２半導体チップ２０にスイッチ制御信号Ｓ１を伝達するための直流絶縁素子である。第２トランス３２は、第２半導体チップ２０から第１半導体チップ１０にウォッチドッグ信号Ｓ２を伝達するための直流絶縁素子である。第３トランス３３は、第２半導体チップ２０から第１半導体チップ１０に第１フォルト信号Ｓ３を伝達するための直流絶縁素子である。第４トランス３４は、第１半導体チップ１０から第２半導体チップ２０に第２フォルト信号Ｓ４を伝達するための直流絶縁素子である。
このように、第１半導体チップ１０と第２半導体チップ２０との間で、スイッチ制御信号Ｓ１だけでなく、ウォッチドッグ信号Ｓ２、第１フォルト信号Ｓ３、及び、第２フォルト信号Ｓ４をやり取りする構成であれば、ハイサイドスイッチＮＵのオン／オフ制御だけでなく、種々の保護機能を適切に実現することが可能となる。
次に、第３半導体チップ３０におけるトランス配列について、図７を参照しながら詳細に説明する。図７は、第３半導体チップ３０の一構成例を示す上面図である。
第１トランス３１を形成する一次側コイルの一端は、第１送信部１１の信号出力端に接続されており、他端は第１半導体チップ１０側のコモン電圧印加端（ＣＯＭ１）に接続されている。第１トランス３１を形成する二次側コイルの一端は、第３受信部２１の信号入力端に接続されており、他端は第２半導体チップ２０側のコモン電圧印加端（ＣＯＭ２）に接続されている。第４トランス３４を形成する一次側コイルの一端は、第２送信部１４の信号出力端に接続されており、他端は第１半導体チップ１０側のコモン電圧印加端（ＣＯＭ１）に接続されている。第４トランス３４を形成する二次側コイルの一端は、第４受信部２４の信号入力端に接続されており、他端は第２半導体チップ２０側のコモン電圧印加端（ＣＯＭ２）に接続されている。第１ガードリング３５は、接地端などの低インピーダンス配線に接続されている。
第２トランス３２を形成する一次側コイルの一端は、第３送信部２２の信号出力端に接続されており、他端は第２半導体チップ２０側のコモン電圧印加端（ＣＯＭ２）に接続されている。第２トランス３２を形成する二次側コイルの一端は、第１受信部１２の信号入力端に接続されており、他端は第１半導体チップ１０側のコモン電圧印加端（ＣＯＭ１）に接続されている。第３トランス３３を形成する一次側コイルの一端は、第４送信部２３の信号出力端に接続されており、他端は第２半導体チップ２０側のコモン電圧印加端（ＣＯＭ２）に接続されている。第３トランス３３を形成する二次側コイルの一端は、第２受信部１３の信号入力端に接続されており、他端は第１半導体チップ１０側のコモン電圧印加端（ＣＯＭ１）に接続されている。第２ガードリング３６は、接地端などの低インピーダンス配線に接続されている。
ここで、第１トランス３１〜第４トランス３４は、図７に示すように、各々の信号伝達方向毎にカップリングして並べられている。より具体的に述べると、第１半導体チップ１０から第２半導体チップ２０に向けて信号を伝達する第１トランス３１と第４トランス３４が第１ガードリング３５によって第１のペアとされており、また、第２半導体チップ２０から第１半導体チップ１０に向けて信号を伝達する第２トランス３２と第３トランス３３が第２ガードリング３６によって第２のペアとされている。このようなカップリングを行った理由は、第１トランス３１〜第４トランス３４を各々形成する一次側コイルと二次側コイルを第３半導体チップ３０の基板上下方向に積み重ねる形で積層形成した場合に、一次側コイルと二次側コイルとの間で耐圧を確保するためである。ただし、第１ガードリング３５、及び、第２ガードリング３６については、必ずしも必須の構成要素ではない。
なお、上記の実施形態では、ハイブリッド自動車に搭載されるモータ駆動装置に本発明を適用した構成を例示して説明を行ったが、本発明の適用対象はこれに限定されるものではなく、その他の用途に供されるスイッチ制御装置（例えば、スイッチングレギュレータのハイサイドスイッチ制御装置）にも広く適用することが可能である。
また、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。
本発明は、例えば、ハイブリッド自動車、エアコン等の家電製品、及び、産業機械などに搭載されるモータ駆動装置等のハイサイドスイッチ制御手段に関して、コストの低減や信頼性の向上を実現する上で利用可能な技術である。
１ スイッチ制御装置
２ エンジンコントロールユニット（ＥＣＵ）
３ 駆動回路
１０ 第１半導体チップ（コントローラチップ）
１１ 第１送信部
１２ 第１受信部
１３ 第２受信部
１４ 第２送信部
１５ ロジック部
１６ 第１低電圧ロックアウト部（第１ＵＶＬＯ部）
２０ 第２半導体チップ（ドライバチップ）
２１ 第３受信部
２２ 第３送信部
２３ 第４送信部
２４ 第４受信部
２５ ドライバ部
２６ 異常検知部
２７ 第２低電圧ロックアウト部（第２ＵＶＬＯ部）
２８ 過電流保護部（ＯＣＰ部）
３０ 第３半導体チップ（トランスチップ）
３１ 第１トランス
３２ 第２トランス
３３ 第３トランス
３４ 第４トランス
３５ 第１ガードリング
３６ 第２ガードリング
４０ 第１アイランド（低圧側アイランド）
５０ 第２アイランド（高圧側アイランド）
ＮＵ ハイサイドスイッチ
ＮＬ ローサイドスイッチ
Ｎａ、Ｎｂ、Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｅ１、Ｅ２ 直流電圧源
Ｃ１、Ｃ２ キャパシタ
Ｒ１〜Ｒ４ 抵抗
Ｔ１、Ｔ２ ピン
２ エンジンコントロールユニット（ＥＣＵ）
３ 駆動回路
１０ 第１半導体チップ（コントローラチップ）
１１ 第１送信部
１２ 第１受信部
１３ 第２受信部
１４ 第２送信部
１５ ロジック部
１６ 第１低電圧ロックアウト部（第１ＵＶＬＯ部）
２０ 第２半導体チップ（ドライバチップ）
２１ 第３受信部
２２ 第３送信部
２３ 第４送信部
２４ 第４受信部
２５ ドライバ部
２６ 異常検知部
２７ 第２低電圧ロックアウト部（第２ＵＶＬＯ部）
２８ 過電流保護部（ＯＣＰ部）
３０ 第３半導体チップ（トランスチップ）
３１ 第１トランス
３２ 第２トランス
３３ 第３トランス
３４ 第４トランス
３５ 第１ガードリング
３６ 第２ガードリング
４０ 第１アイランド（低圧側アイランド）
５０ 第２アイランド（高圧側アイランド）
ＮＵ ハイサイドスイッチ
ＮＬ ローサイドスイッチ
Ｎａ、Ｎｂ、Ｎ１〜Ｎ３ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｐ１ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｅ１、Ｅ２ 直流電圧源
Ｃ１、Ｃ２ キャパシタ
Ｒ１〜Ｒ４ 抵抗
Ｔ１、Ｔ２ ピン
Claims (10)
- 入力信号に基づいてスイッチ制御信号を生成するコントローラが集積化された第１半導体チップと、前記スイッチ制御信号に基づいてスイッチの駆動制御を行うドライバが集積化された第２半導体チップと、第１半導体チップと第２半導体チップとの間を直流的に絶縁しながら前記スイッチ制御信号などの受け渡しを行う直流絶縁素子が集積化された第３半導体チップと、を一のパッケージに封止して成ることを特徴とするスイッチ制御装置。
- 前記パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ、第２半導体チップ、及び、第３半導体チップは、前記ピンの配列方向に対して平行に並べられていることを特徴とする請求項１に記載のスイッチ制御装置。
- 前記パッケージは、相対する２辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ、第２半導体チップ、及び、第３半導体チップは、前記ピンの配列方向に対して垂直に並べられていることを特徴とする請求項１に記載のスイッチ制御装置。
- 前記パッケージは、４辺にそれぞれ複数のピンが配列されるものであり、第１半導体チップ、第２半導体チップ、及び、第３半導体チップは、前記パッケージの対角線方向に対して平行に並べられていることを特徴とする請求項１に記載のスイッチ制御装置。
- 第３半導体チップは、前記直流絶縁素子として、第１半導体チップから第２半導体チップに前記スイッチ制御信号を伝達する第１直流絶縁素子のほか、第２半導体チップから第１半導体チップにウォッチドッグ信号を伝達する第２直流絶縁素子と、第２半導体チップから第１半導体チップに第１フォルト信号を伝達する第３直流絶縁素子と、第１半導体チップから第２半導体チップに第２フォルト信号を伝達する第４直流絶縁素子と、が集積化されていることを特徴とする請求項１〜請求項４のいずれかに記載のスイッチ制御装置。
- 第１半導体チップ及び第２半導体チップは、それぞれ、半導体基板と、前記半導体基板上に集積化された回路素子と、前記回路素子上に形成された配線層及び絶縁膜と、を有して成り、第３半導体チップは、半導体基板と、前記半導体基板上に集積化された直流絶縁素子と、を有して成ることを特徴とする請求項１〜請求項５のいずれかに記載のスイッチ制御装置。
- 第１半導体チップ及び第３半導体チップは、第１アイランド上に搭載されており、第２半導体チップは、第２アイランド上に搭載されていることを特徴とする請求項１〜請求項６のいずれかに記載のスイッチ制御装置。
- 第１アイランド及び第２アイランドは、いずれも非磁性素材から成ることを特徴とする請求項７に記載のスイッチ制御装置。
- 前記直流絶縁素子は、トランスであることを特徴とする請求項１〜請求項８のいずれかに記載のスイッチ制御装置。
- モータ駆動電圧の印加端とモータコイルの一端との間に接続されるハイサイドスイッチの制御手段として、請求項１〜請求項９のいずれかに記載のスイッチ制御装置を有して成ることを特徴とするモータ駆動装置。
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