JPWO2016098196A1 - レベルシフト回路、集積回路、およびパワー半導体モジュール - Google Patents

Abstract

１次側回路（２ａ）は入力信号（ＩＮ）に対応して第１の基準電位（ＧＮＤ）での第１の信号を出力する。レベルシフト主回路（３）は、１次側回路（２ａ）から受け付けた第１の信号の基準電位（ＧＮＤ）を第２の基準電位（ＶＳ）へ変換することにより、第２の基準電位（ＶＳ）での第２の信号を出力する。２次側回路（４ａ）は第２の信号を用いることにより第２の基準電位（ＶＳ）での出力信号（ＯＵＴ）を生成する。少なくとも１つの整流性素子回路（２３）は、１次側回路（２ａ）と２次側回路（４ａ）との間に設けられている。１次側回路（２ａ）および２次側回路（４ａ）の少なくともいずれかは、整流性素子回路（２３）に流れる電流の変化を検知することにより第２の基準電位（ＶＳ）に対応する電位（ＶＥ２）が第１の基準電位（ＧＮＤ）に対応する電位（ＶＥ１）以下であるか否かを検知する少なくとも１つの検知回路（２４，２５）を有する。

Description

本発明は、レベルシフト回路、集積回路、およびパワー半導体モジュールに関するものである。

代表的な電力用半導体装置であるインバータ装置は、当該装置における基準電位（基準電位ＨＧＮＤとも称する）を有する端子と、それに対して正の高電圧（電圧ＨＶＣＣとも称する）が印加される端子との間に、互いに直列接続された高電位側スイッチング素子および低電位側スイッチング素子を有する。高電位側スイッチング素子および低電位側スイッチング素子の間の中点電位が、インバータ装置の出力電圧（電圧ＨＶＯとも称する）として用いられる。このような配線構造の結果、低電位側スイッチング素子の動作の基準電位が基準電位ＨＧＮＤである一方で、高電位側スイッチング素子の基準電位は、基準電位ＨＧＮＤに対して電圧ＨＶＯに従って変動する基準電位ＶＳである。このため、高電位側スイッチング素子に入力される駆動信号（典型的にはゲート信号）の基準電位は、基準電位ＶＳに合わせる必要がある。

基準電位ＶＳでの駆動信号を得るため、高電位側スイッチング素子を駆動する集積回路（いわゆるＨＶＩＣ(High Voltage IC)）には、信号の基準電位を変換するレベルシフト回路が設けられる。レベルシフト回路は、高電位側スイッチング素子のスイッチングのタイミングを表す入力信号を受け付ける１次側回路と、１次側回路からの信号の基準電位を変換する回路（以下、レベルシフト主回路と称する）と、レベルシフト主回路によって基準電位が変換された信号を用いて高電位側スイッチング素子を実際に駆動する駆動信号を出力する２次側回路とを有する。２次側回路は、上述した基準電位ＶＳで電源電圧ＶＢにより動作される。一方、１次側回路は、基準電位ＧＮＤで電源電圧ＶＣＣにより動作される。

上記のように正の電圧ＨＶＣＣを扱うインバータ装置の動作においては、高電位側半導体スイッチング素子がターンオフする際に、電流の急峻な変化と配線のインダクタンスとにより、２次側回路の基準電位ＶＳに負サージが発生する。負サージにより２次側回路の基準電位ＶＳが低下する結果、２次側回路における電源電圧ＶＢによる電位も低くなる。２次側回路の電源電圧ＶＢによる電位が１次側回路の基準電位ＧＮＤよりも低くなると、レベルシフト主回路による１次側回路から２次側回路への信号伝達が不能となる。また、そこまでの電位低下がない場合であっても、両電位の差異が不十分となれば、レベルシフト主回路における論理回路が正常に動作しなくなることにより、やはり信号伝達が不能となり得る。

信号伝達が不能である期間においては、ＨＶＩＣへの入力信号が切り替わってもその出力信号は切り替わらず、レベルシフト回路のラッチ誤動作が発生する。その後、２次側回路の電源電圧ＶＢによる電位が１次側回路の基準電位ＧＮＤより十分に高くなり、かつ入力信号が再度切り替わるまで、このラッチ誤動作が継続し、インバータ装置の正常な動作が妨げられることがある。

特開２０１０−２６３１１６号公報（特許文献１）によれば、負サージ対策として、基準電位ＶＳと基準電位ＧＮＤとの間にクランプダイオードが挿入される。該クランプダイオードのアノードは基準電位ＧＮＤに、カソードは基準電位ＶＳに接続されている。基準電位ＶＳが基準電位ＧＮＤよりも低くなった場合、該クランプダイオードは、基準電位ＧＮＤから基準電位ＶＳに電流を流すことにより、基準電位ＧＮＤからクランプダイオードの順方向電圧分だけ低い電圧に基準電位ＶＳをクランプする。また国際公開第０１／５９９１８号（特許文献２）によれば、クランプダイオードおよび保護回路がＨＶＩＣの外部に設けられる。

特開２０１０−２６３１１６号公報 国際公開第０１／５９９１８号

上記特開２０１０−２６３１１６号公報の技術においては、基準電位ＶＳの単位時間あたりの変動ｄＶ／ｄｔが大きいと、基準電位ＶＳの低下を十分に抑制することができない場合がある。また上記国際公開第０１／５９９１８号の技術によれば、保護回路がＨＶＩＣの外部に設けられているので、パッケージングの制約が問題となる。また、このようなＨＶＩＣ外部への配線は、インダクタンスの増大を招き、それ自体が負サージの発生要因となる。

上記のように従来の技術では、レベルシフト回路の信号伝達が負サージ（制御される高電圧が負の場合は、逆サージとしての正サージ）に起因して不能となることへの対策が十分ではなかった。もし信号伝達が不能となるような状態の発生を検知することができれば、その対策に有用である。上述したように、レベルシフト回路による信号伝達が行われるためには、１次側回路の基準電位に対する２次側回路の基準電位が適切である必要があり、少なくとも、１次側回路の基準電位に対する２次側回路の基準電位の符号（正／負）が適切な状態にあることが必要である。よって１次側回路の基準電位と２次側回路の基準電位との関係を検知することが有用である。しかしながら、そのような手法についてこれまで十分な検討がなされていなかった。

本発明は以上のような課題を解決するためになされたものであり、その一の目的は、１次側回路の基準電位と２次側回路の基準電位との関係を検知することができるレベルシフト回路を提供することである。

本発明のレベルシフト回路は、１次側回路と、レベルシフト主回路と、２次側回路と、少なくとも１つの整流性素子回路とを有する。１次側回路は、受け付けた入力信号に対応して、第１の基準電位での第１の信号を出力する。レベルシフト主回路は、１次側回路から受け付けた第１の信号の基準電位を第１の基準電位から第２の基準電位へ変換することにより、第２の基準電位での第２の信号を出力する。２次側回路は、レベルシフト主回路から受け付けた第２の信号を用いることにより、入力信号に対応して、第２の基準電位での出力信号を生成する。整流性素子回路は、１次側回路と２次側回路との間に設けられている。１次側回路および２次側回路の少なくともいずれかは、整流性素子回路に流れる電流の変化を検知することにより第２の基準電位に対応する電位が第１の基準電位に対応する電位以下であるか否かを検知する少なくとも１つの検知回路を有する。

なお「第１の基準電位に対応する電位」とは、第１の基準電位の変化に対応して変化する電位のことであり、第１の基準電位自体であってもよい。また「第２の基準電位に対応する電位」とは、第２の基準電位の変化に対応して変化する電位のことであり、第２の基準電位自体であってもよい。

また「整流性素子回路」は、一の素子によって構成されてもよく、あるいは複数の素子によって構成されてもよい。

本発明によれば、１次側回路と２次側回路の間に整流性素子回路が設けられ、この整流性素子回路に流れる電流の変化が検知される。これにより、２次側回路の基準電位に対応する電位が１次側回路の基準電位に対応する電位以下であるか否かを検知することができる。よって、１次側回路の基準電位と、２次側回路の基準電位との関係を検知することができる。

本発明の各実施の形態におけるレベルシフト回路を適用可能なパワー半導体モジュールとしてのインバータ装置の構成の一例を示す回路図である。 図１のインバータ装置が有するＨＶＩＣの構成の一例を示す回路図である。 本発明の実施の形態１におけるレベルシフト回路の構成の一例を示すブロック図である。 図３のレベルシフト回路が有する負電位検知回路の構成の一例を示す回路図である。 本発明の実施の形態２におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態３におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態４におけるレベルシフト回路の構成の一例を示すブロック図である。 図７のレベルシフト回路が有する負電位検知回路の構成の一例を示す回路図である。 本発明の実施の形態５におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態６におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態７におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態８におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態９におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態１１におけるレベルシフト回路の構成の一例を示すブロック図である。 本発明の実施の形態１２におけるレベルシフト回路の構成の一例を示すブロック図である。 参考例のレベルシフト回路の構成を示すブロック図である。 図１６のレベルシフト回路が有するレベルシフト主回路の構成を示す回路図である。

以下、図面に基づいて、本発明の実施の形態の説明と、その理解を容易とするための予備的説明とを行う。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

（パワー半導体モジュール）
図１を参照して、はじめに、本発明の各実施の形態におけるレベルシフト回路が適用され得るインバータ装置９００（パワー半導体モジュール）について、以下に説明する。

インバータ装置９００は、高電位側スイッチング素子１０２と、低電位側スイッチング素子１０３と、駆動モジュール８００とを有する。これらの構成は、典型的には、絶縁性の封止材（図示せず）によって封止されることにより一体化されている。

インバータ装置９００は、その制御対象となる正の電圧ＨＶＣＣが印加される端子と、この電圧ＨＶＣＣの基準電位ＨＧＮＤが印加される端子と、インバータ出力として電圧ＨＶＯが出力される端子とを有する。高電位側スイッチング素子１０２および低電位側スイッチング素子１０３は、互いに直列接続されており、基準電位ＨＧＮＤの端子と、電圧ＨＶＣＣの端子との間に設けられている。電圧ＨＶＯの端子は、高電位側スイッチング素子１０２および低電位側スイッチング素子１０３の間の中点電位の端子である。高電位側スイッチング素子１０２および低電位側スイッチング素子１０３の各々は、たとえば、還流ダイオードが設けられたＩＧＢＴ(Insulated Gate Bipolar Transistor)である。

駆動モジュール８００は、ＨＶＩＣ６００と、ＬＶＩＣ(Low Voltage IC)チップ７００とを有する。すなわち本例においては、ＨＶＩＣ６００とＬＶＩＣ７００とが別個のチップとして形成されている。なお変形例としてＨＶＩＣ６００とＬＶＩＣ７００とが一のチップに形成されていてもよい。

駆動モジュール８００は、ＨＶＩＣ６００への入力信号ＩＮとして入力信号ＨＩＮを受け付ける端子と、ＬＶＩＣ７００への入力信号ＩＮとして入力信号ＬＩＮを受け付ける端子とを有する。また駆動モジュール８００は、基準電位ＧＮＤと、基準電位ＧＮＤを基準電位として電源電圧ＶＣＣが印加される端子とを有する。また駆動モジュール８００は、インバータ装置９００の電圧ＨＶＯに従って変動する基準電位ＶＳが印加される端子と、基準電位ＶＳを基準電位として電源電圧ＶＢが印加される端子とを有する。また駆動モジュール８００は、ＨＶＩＣ６００からの出力信号ＯＵＴを高電位側スイッチング素子１０２への駆動電圧ＨＯとして出力する端子と、ＬＶＩＣ７００からの出力信号ＯＵＴを低電位側スイッチング素子１０３への駆動電圧ＬＯとして出力する端子とを有する。駆動電圧ＨＯの基準電位は基準電位ＶＳであり、駆動電圧ＬＯの基準電位は基準電位ＨＧＮＤである。なお基準電位ＨＧＮＤは基準電位ＧＮＤと同じであってもよい。

図２を参照して、ＨＶＩＣ６００には、上述した、入力信号ＩＮと、出力信号ＯＵＴと、基準電位ＧＮＤおよびＶＳと、電源電圧ＶＣＣおよびＶＢとのための端子が設けられている。ＨＶＩＣ６００には、基準電位ＧＮＤでの入力信号ＩＮから、基準電位ＶＳでの出力信号ＯＵＴを得るために基準電位を変換するレベルシフト回路５００が設けられている。

以下において、レベルシフト回路５００として用いることができる参考例としてのレベルシフト回路と、本発明の各実施の形態におけるレベルシフト回路とについて、具体的に説明する。

（レベルシフト回路の参考例）
図１６を参照して、参考例のレベルシフト回路５９０は、１次側信号伝達回路２と、レベルシフト主回路３と、２次側信号伝達回路４とを有する。１次側信号伝達回路２は、入力回路５と、ＯＮワンショットパルス回路６と、ＯＦＦワンショットパルス回路７とを有する。２次側信号伝達回路４は、インターロック回路８と、駆動回路９とを有する。１次側信号伝達回路２は入力信号ＩＮからパルス信号ＯＮＬＶおよびＯＦＦＬＶを生成する回路である。レベルシフト主回路３はパルス信号ＯＮＬＶおよびＯＦＦＬＶのそれぞれをパルス信号ＯＮＨＶおよびＯＦＦＨＶとして２次側信号伝達回路４に伝達する回路である。２次側信号伝達回路４は出力信号ＯＵＴを生成する回路である。

１次側信号伝達回路２は、基準電位ＧＮＤで電源電圧ＶＣＣにより駆動されるものである。１次側信号伝達回路２は、入力信号ＩＮに同期してパルス信号ＯＮＬＶおよびＯＦＦＬＶを発生させる回路である。パルス信号ＯＮＬＶは入力信号ＩＮの立ち上がりエッジに同期して立ち上り、パルス信号ＯＦＦＬＶは入力信号ＩＮの立下りエッジに同期して立ち上る。

入力回路５は入力信号ＩＮに同期して、信号ＩＮＯＮおよびＩＮＯＦＦを生成する回路である。信号ＩＮＯＮは入力信号ＩＮと同期した信号であり、信号ＩＮＯＦＦは入力信号ＩＮを反転させた信号と同期した信号である。すなわち、ＯＮ状態またはＯＦＦ状態のいずれか一方の状態を取る入力信号ＩＮの情報について、ＯＮ状態が信号ＩＮＯＮによって表され、ＯＦＦ状態が信号ＩＮＯＦＦによって表される。信号ＩＮＯＮおよびＩＮＯＦＦの両方が入力信号ＩＮの内容を正しく反映している場合は、信号ＩＮＯＮは信号ＩＮＯＦＦの反転信号に対応し、信号ＩＮＯＦＦは信号ＩＮＯＮの反転信号に対応する。

ＯＮワンショットパルス回路６は、信号ＩＮＯＮに同期してパルス信号ＯＮＬＶを発生させる回路である。パルス信号ＯＮＬＶは信号ＩＮＯＮの立ち上りエッジに同期して立ち上る信号である。ＯＦＦワンショットパルス回路７は、信号ＩＮＯＦＦに同期してパルス信号ＯＦＦＬＶを発生させる回路である。パルス信号ＯＦＦＬＶは信号ＩＮＯＦＦの立ち上りエッジに同期して立ち上る信号である。

レベルシフト主回路３は、パルス信号ＯＮＬＶおよびＯＦＦＬＶのそれぞれに同期して、基準電位ＧＮＤとは異なる基準電位ＶＳを基準にして、パルス信号ＯＮＨＶおよびＯＦＦＨＶを生成する回路である。

２次側信号伝達回路４は、基準電位ＶＳで電源電圧ＶＢにより駆動されるものである。２次側信号伝達回路４は、パルス信号ＯＮＨＶおよびＯＦＦＨＶに同期して出力信号ＯＵＴを生成する回路である。出力信号ＯＵＴはパルス信号ＯＮＨＶの立ち上りエッジに同期して立ち上り、なおかつパルス信号ＯＦＦＨＶの立ち上りエッジに同期して立ち下がる。

インターロック回路８は、パルス信号ＯＮＨＶおよびＯＦＦＨＶのそれぞれに同期してパルス信号ＯＵＴＯＮおよびＯＵＴＯＦＦを生成する回路である。具体的には、パルス信号ＯＮＨＶのＨ（ハイレベル）およびＬ（ローレベル）に対応してパルス信号ＯＵＴＯＮのＨおよびＬが切り替えられ、同様に、パルス信号ＯＦＦＨＶのＨおよびＬに対応してパルス信号ＯＵＴＯＦＦのＨおよびＬが切り替えられる。ただし、パルス信号ＯＮＨＶおよびＯＦＦＨＶが共にＨである場合には、パルス信号ＯＵＴＯＮおよびＯＵＴＯＦＦが両方ともＬとされる。

駆動回路９は、パルス信号ＯＵＴＯＮおよびＯＵＴＯＦＦに同期して、基準電位ＶＳでの出力信号ＯＵＴを生成する回路である。具体的には、出力信号ＯＵＴは、パルス信号ＯＵＴＯＮの立ち上りエッジに同期して立ち上り、パルス信号ＯＵＴＯＦＦの立ち上りエッジに同期して立ち下がる信号である。

図１７を参照して、上述したレベルシフト主回路３は、高耐圧ＮＭＯＳＦＥＴ(n-channel Metal Oxide Semiconductor Field Effect Transistor)１１，１２、および抵抗１３，１４を有する。パルス信号ＯＮＬＶおよびＯＦＦＬＶのそれぞれにより高耐圧ＮＭＯＳＦＥＴ１１および１２のＯＮ／ＯＦＦを切り替えることで、１次側信号伝達回路２から２次側信号伝達回路４へ信号が伝達される。

高耐圧ＮＭＯＳＦＥＴ１１，１２がＯＦＦのときは、高耐圧ＮＭＯＳＦＥＴ１１，１２および抵抗１３，１４に電流が流れない。このため、抵抗１３と高耐圧ＮＭＯＳＦＥＴ１１との中間点電位は、抵抗１３によりプルアップされ、また同様に、抵抗１４と高耐圧ＮＭＯＳＦＥＴ１２の中間点電位は、抵抗１４によりプルアップされる。この結果、インバータ１５および１６の各々の入力電圧信号はＨとなる。よってインバータ１５および１６のそれぞれから出力されるパルス信号ＯＮＨＶおよびＯＦＦＨＶはＬとなる。

一方、高耐圧ＮＭＯＳＦＥＴ１１，１２がＯＮのときは、高耐圧ＮＭＯＳＦＥＴ１１および１２のそれぞれと抵抗１３および１４とを介して電源電圧ＶＢから基準電位ＧＮＤへ電流が流れる。このため、抵抗１３と高耐圧ＮＭＯＳＦＥＴ１１との中間点電位、および、抵抗１４と高耐圧ＮＭＯＳＦＥＴ１２との中間点電位の各々が低下する。この結果、インバータ１５および１６の各々の入力電圧信号はＬとなる。よってインバータ１５および１６のそれぞれから出力されるパルス信号ＯＮＨＶおよびＯＦＦＨＶはＨとなる。

従って、レベルシフト主回路３においてパルス信号ＯＮＬＶおよびＯＦＦＬＶに基づく信号を伝達するためには、抵抗１３および１４に電流を供給する必要がある。よって電源電圧ＶＢは基準電位ＧＮＤよりも高くなければならない。電源電圧ＶＢが基準電位ＧＮＤよりも低い場合、電源電圧ＶＢから基準電位ＧＮＤへ電流が流れないため、信号伝達が不能となる。このような状況は、前述したように、インバータ装置９００（図１）の動作において基準電位ＶＳへ負サージが生じることにより発生し得る。

次に、上述したレベルシフト回路５９０（図１６）と同一または相当する部分についての説明は適宜省略しつつ、本発明の各実施の形態について、以下に説明する。

（実施の形態１）
図３を参照して、はじめに、レベルシフト回路５０１の概要について説明する。レベルシフト回路５０１は、１次側回路２ａと、レベルシフト主回路３と、２次側回路４ａと、整流性素子回路２３とを有する。

１次側回路２ａは、基準電位ＧＮＤ（第１の基準電位）で電源電圧ＶＣＣ（第１の電源電圧）により駆動されるものであり、入力信号ＩＮを受け付ける。２次側回路４ａは、基準電位ＶＳ（第２の基準電位）で電源電圧ＶＢ（第２の電源電圧）により駆動されるものであり、出力信号ＯＵＴを生成する。これらは他の実施の形態においても同様である。

１次側回路２ａは、１次側信号伝達回路２（図１６）を含むものであり、受け付けた入力信号ＩＮに対応して、基準電位ＧＮＤでのパルス信号ＯＮＬＶおよびＯＦＦＬＶ（第１の信号）を出力する回路である。レベルシフト主回路３は、参考例（図１６）においてと同様、１次側信号伝達回路２から受け付けたパルス信号ＯＮＬＶおよびＯＦＦＬＶの基準電位を基準電位ＧＮＤから基準電位ＶＳへ変換することにより、基準電位ＶＳでのパルス信号ＯＮＨＶおよびＯＦＦＨＶ（第２の信号）を出力する回路である。２次側回路は、前述した２次側信号伝達回路４（図１６）を含み、レベルシフト主回路３から受け付けたパルス信号ＯＮＨＶおよびＯＦＦＨＶを用いることにより、入力信号ＩＮに対応して基準電位ＶＳでの出力信号ＯＵＴを生成する回路である。

整流性素子回路２３は、整流性を有する素子を含み、１次側回路２ａと２次側回路４ａとの間をつないでいる。これにより整流性素子回路２３は、１次側回路２ａと２次側回路４ａとの間において一方方向の電流の流れに比して他方方向の電流の流れを阻害する整流性を有する。インバータ装置９００（図１）のように基準電位ＨＧＮＤを基準として正の電圧ＨＶＣＣが扱われる場合、言い換えれば、インバータ装置９００の動作に起因した逆サージが生じていない通常状態において基準電位ＧＮＤよりも高い基準電位ＶＳが用いられる場合において、上記の整流性の方向は、１次側回路２ａから２次側回路４ａへの電流の流れを許容するもの、言い換えれば、２次側回路４ａから１次側回路２ａへの電流の流れを阻害するものであることが好ましい。なお、基準電位ＨＧＮＤを基準として負の電圧ＨＶＣＣが扱われる場合、整流性の方向も逆とされる。

１次側回路２ａおよび２次側回路４ａの少なくともいずれかは、整流性素子回路２３に流れる電流の変化を検知することにより２次側回路４ａの基準電位としての基準電位ＶＳが１次側回路２ａの基準電位としての基準電位ＧＮＤ以下であるか否かを検知する検知回路を有する。この検知回路として、図３の構成においては、１次側回路２ａに含まれる１次側負電位検知回路２４と、２次側回路４ａに含まれる２次側負電位検知回路２５とが設けられている。整流性素子回路２３と、１次側負電位検知回路２４と、２次側負電位検知回路２５とは、負電位検知部２２を構成している。なお１次側負電位検知回路２４および２次側負電位検知回路２５のいずれかは省略され得る。

負電位検知部２２は、詳しくは図４を参照して後述するが、２次側回路４ａの基準電位ＶＳに対応する電位ＶＥ２が１次側回路２ａの基準電位ＧＮＤに対応する電位ＶＥ１以下の電位（以降、便宜上「負電位」と称す）であることを検知し、負電位検知信号ＶｍＶＳＬＶおよびＶｍＶＳＨＶのうち少なくともいずれか一方を生成する回路である。整流性素子回路２３は１次側回路２ａと２次側回路４ａとの間に挿入されており、１次側負電位検知回路２４および２次側負電位検知回路２５の少なくともいずれか一方に接続されている。１次側負電位検知回路２４および２次側負電位検知回路２５のいずれか一方は整流性素子回路２３に流れる電流を検知する回路であるが、負電位検知部２２が１次側負電位検知回路２４および２次側負電位検知回路２５の両方を有する場合には、いずれか一方を整流性素子回路２３に流れる電流を制御する回路とすることができる。整流性素子回路２３に流れる電流を検知する形態は任意であり、たとえば電流を電圧などに変換して検知してもよいが、少なくとも電位ＶＥ２の負電位時と正電位（電位ＶＥ１以上の電位）時とにおける整流性素子回路２３に流れる電流の変化を検知するものである。

本実施の形態によれば、１次側負電位検知回路２４または２次側負電位検知回路２５にて、電位ＶＥ２の負電位時と正電位時とにおける整流性素子回路２３に流れる電流の変化を検知することにより、電位ＶＥ２が負電位であることを検知し、負電位検知信号ＶｍＶＳＬＶおよびＶｍＶＳＨＶのうち少なくともいずれか一方を生成することが可能である。たとえば、１次側回路２ａにて負電位が検知される場合は、１次側負電位検知回路２４にて整流性素子回路２３に供給される電流を検知することで負電位検知信号ＶｍＶＳＬＶが生成され、また２次側回路４ａにて負電位が検知される場合は、２次側負電位検知回路２５にて整流性素子回路２３に供給される電流を検知することで負電位検知信号ＶｍＶＳＨＶが生成される。この際、他方の負電位検知回路にて整流性素子回路２３に流れる電流値が制御されてもよい。

生成された負電位検知信号ＶｍＶＳＬＶおよびＶｍＶＳＨＶは、図３に示されているようにレベルシフト回路５０１内部で処理されてもよいし、外部端子（図示せず）によって外部に出力されてもよい。たとえば、負電位を検知した信号をマイコンに出力し、このマイコンにてレベルシフト回路５０１を制御することも可能である。

特に負電位検知回路２２（図３）が負電位検知回路２２ｚ（図４）のように電位ＧＮＤと電位ＶＳとの間に設けられる場合、基準電位ＧＮＤと基準電位ＶＳとの関係を直接検知することができる。このことは、他の実施の形態における負電位検知回路についても同様である。

なお図３においては、レベルシフト回路５０１内に整流性素子回路２３を有する実施例を示している。これにより、パッケージ制約を緩和でき、また配線のインダクタンスの影響を抑制することができる。ただしこれらが特に問題とならない場合は、整流性素子回路がレベルシフト回路の外部に設けてられてもよい。他の実施の形態においても同様である。

さらに図４を参照して、次に、負電位検知部２２の具体例としての負電位検知部２２ｚについて、以下に説明する。

負電位検知部２２ｚは、上述した１次側負電位検知回路２４および２次側負電位検知回路２５のうち後者を有するものである。負電位検知部２２ｚは、電位ＶＥ２が負電位のときにＨとなる２次側負電位検知信号ＶｍＶＳＨＶを生成する回路である。本例においては、整流性素子回路２３として高耐圧ダイオード２３ｚが用いられている。高耐圧ダイオード２３ｚのアノード電位が電位ＶＥ１とされ、カソード電位が電位ＶＥ２とされている。高耐圧ダイオード２３ｚのアノード部は基準電位ＧＮＤに接続されており、カソード部は抵抗３１を介して基準電位ＶＳに接続されている。電位ＶＥ２が電位ＶＥ１よりも高い場合は、高耐圧ダイオード２３ｚが逆バイアスとなるため、１次側回路２ａおよび２次側回路４ａの間に電流が流れず、高耐圧ダイオード２３ｚのカソード電位ＶＥ２は抵抗３１により基準電位ＶＳにプルダウンされる。すなわち、電位ＶＥ２が基準電位ＶＳと等しくなる。この場合、ＮＭＯＳＦＥＴ３２はＯＦＦ状態であるため、ＮＭＯＳＦＥＴ３２のドレイン電位は抵抗３３により電源電圧ＶＢにプルアップされ、インバータ３４の出力ＶｍＶＳＨＶはＬとなる。基準電位ＶＳが低下することにより電位ＶＥ２が電位ＶＥ１以下となると、高耐圧ダイオード２３ｚが順バイアスとなることにより、基準電位ＧＮＤから基準電位ＶＳへ電流が流れる。高耐圧ダイオード２３ｚのカソード電位ＶＥ２は抵抗３１の電圧降下分だけ基準電位ＶＳよりも高い電位となるため、ソース電位を基準電位ＶＳとするＮＭＯＳＦＥＴ３２がＯＮし、インバータ３４の出力ＶｍＶＳＨＶはＨとなる。上記回路動作により、基準電位ＶＳに対応する電位ＶＥ２が負電位であることを検知可能である。なお、図示しないが、負電位検知部２２ｚはＮＭＯＳＦＥＴ３２のゲートとソースとの間に過大な電圧が印加されるのを阻止する保護素子を有してもよい。たとえば、アノード部がＮＭＯＳＦＥＴ３２のゲートに接続され、カソード部が電源電圧ＶＢに接続されるダイオード、あるいはアノード部が基準電位ＶＳに接続され、カソード部がＮＭＯＳＦＥＴ３２のゲートに接続されるツェナーダイオード、を有してもよい。

なお図４においては、整流性素子回路２３として高耐圧ダイオード２３ｚを用いる例を示したが、整流性素子回路２３は複数の素子によって構成されてもよく、たとえば、ダイオードと、その耐圧性を補うための高耐圧抵抗とが直列接続されることにより構成されてもよい。またダイオード以外の半導体素子が用いられてもよく、たとえば高耐圧ＭＯＳＦＥＴなどを用いることも可能である。なお「高耐圧」は、レベルシフト回路５０１が扱う電圧に耐える程度の耐圧を意味し、たとえば１００Ｖ程度以上である。

また、図４においては、１次側負電位検知回路２４（図２）を介さず基準電位ＧＮＤに高耐圧ダイオード２３ｚのアノード部を接続しているが、１次側負電位検知回路２４の位置に定電流源などを挿入することで、高耐圧ダイオード２３ｚに流れる電流を制御してもよい。

なお上述した負電位検知部２２ｚ（図４）の回路は、負電位検知部２２（図３）の回路の一例に過ぎず、他の回路構成が用いられてもよい。

（実施の形態２）
前述したように実施の形態１において、基準電位ＶＳに対応する電位ＶＥ２が負電位であることを検知したことを表す負電位検知信号ＶｍＶＳＬＶおよびＶｍＶＳＨＶの少なくともいずれかが生成される。本実施の形態においては、検知信号ＶｍＶＳＬＶを用いて、入力信号ＩＮのＯＮ状態およびＯＦＦ状態のうち少なくともいずれか一方を伝達する信号が生成される。

図５を参照して、レベルシフト回路５０２の負電位検知部２２ｂは、基準電位ＶＳに対応する電位ＶＥ２が負電位であることを表す負電位検知信号ＶｍＶＳＬＶを生成する１次側負電位検知回路２４ｂを有する。入力回路５ａは、入力回路５（図１６）と同様、入力信号ＩＮに同期して信号ＩＮＯＮおよびＩＮＯＦＦを生成する。すなわち、入力信号ＩＮのＯＮ状態およびＯＦＦ状態のそれぞれに対応した信号ＩＮＯＮおよびＩＮＯＦＦを生成する。信号ＩＮＯＮおよびＩＮＯＦＦの少なくともいずれかは、負電位検知信号ＶｍＶＳＬＶによっても生成される。つまり、信号ＩＮＯＮおよびＩＮＯＦＦの少なくともいずれかは、入力信号ＩＮとは異なる少なくとも１つの信号によっても生成される。

本実施の形態によれば、入力回路５ａに負電位検知信号ＶｍＶＳＬＶを入力することにより、負電位検知信号ＶｍＶＳＬＶによっても信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれか一方を生成することが可能である。たとえば、電位ＶＥ２が負電位かつレベルシフト主回路３にて信号伝達不能のときに負電位検知信号ＶｍＶＳＬＶが生成される。この負電位検知信号ＶｍＶＳＬＶは、電位ＶＥ２が上昇することでレベルシフト主回路３にて信号伝達が可能となると反転する信号であってもよく、たとえば、レベルシフト主回路３にて信号伝達不能のときにＨ、信号伝達可のときにＬとなる信号である（同様の構成を有する他の実施の形態においても同様である）。この場合、入力回路５ａは、入力信号ＩＮがＨかつ負電位検知信号ＶｍＶＳＬＶが反転したときに信号ＩＮＯＮを生成し、あるいは、入力信号ＩＮがＬかつ負電位検知信号ＶｍＶＳＬＶが反転したときに信号ＩＮＯＦＦを生成する回路である。これにより、電位ＶＥ２が上昇しレベルシフト主回路３にて信号伝達可能となったときに、入力信号に同期した信号ＯＮＬＶおよびＯＦＦＬＶのうち少なくともいずれか一方を発生させることができる。よって、入力信号の状態のうち少なくともいずれか一方をレベルシフト主回路３を介して２次側回路４ｂへ伝達することが可能である。これにより、電位ＶＥ２の負電位を検知後、レベルシフト主回路３にて信号伝達可能になったときに、入力信号ＩＮの切り替わりを待たずして、入力信号ＩＮの状態を２次側回路４ａに伝達可能である。たとえば、電位ＶＥ２が負電位のときにラッチ誤動作が生じた場合は、誤動作の期間を短縮することが可能である。

なお図５においては、１次側負電位検知回路２４ｂにて負電位検知信号ＶｍＶＳＬＶを生成する例を示しているが、２次側回路４ｂにおいて２次側負電位検知回路２５が生成した負電位検知信号ＶｍＶＳＨＶが１次側回路２ｂに伝達されてもよい。また、入力回路５ａに入力される負電位検知信号ＶｍＶＳＬＶの形態は任意でよく、たとえば、パルス信号とされてもよい。同様の構成を有する他の実施の形態においても同様である。

（実施の形態３）
前述したように実施の形態１または２において、基準電位ＶＳに対応する電位ＶＥ２が負電位であることを検知したことを表す負電位検知信号ＶｍＶＳＬＶおよびＶｍＶＳＨＶの少なくともいずれかが生成される。本実施の形態においては、この検知信号を用いて、出力信号ＯＵＴの状態のうち少なくともいずれかが、２次側回路から１次側回路に伝達される。該信号により、入力信号ＩＮの状態のうち少なくともいずれかを伝達する信号を、出力信号ＯＵＴの状態を加味して生成可能である。

図６を参照して、レベルシフト回路５０３は、２次側回路４ｃから１次側回路２ｃへ出力信号ＯＵＴの状態のうち少なくともいずれかを伝達するために、逆レベルシフト駆動回路４２と、逆レベルシフト主回路４１とを有する。

逆レベルシフト駆動回路４２は、出力信号ＯＵＴのＯＮ状態およびＯＦＦ状態のうち少なくともいずれかの状態を伝達する信号を生成する回路である。具体的には、逆レベルシフト駆動回路４２は、２次側負電位検知回路２５ｃからの負電位検知信号ＶｍＶＳＨＶを用いて、信号ＯＵＴＯＮＨＶおよびＯＵＴＯＦＦＨＶのうち少なくともいずれかを生成する。図６においては、信号ＯＵＴＯＮＨＶが出力信号ＯＵＴの状態がＨであることを表し、信号ＯＵＴＯＦＦＨＶが出力信号ＯＵＴの状態がＬであることを表す。

逆レベルシフト主回路４１は、基準電位ＶＳを基準電位とする信号を基準電位ＧＮＤを基準電位とする信号にレベルシフトする回路である。逆レベルシフト主回路４１は、２次側信号ＯＵＴＯＮＨＶおよびＯＵＴＯＦＦＨＶのうち少なくともいずれか一方をレベルシフトさせ、１次側信号ＯＵＴＯＮＬＶおよびＯＵＴＯＦＦＬＶのうち少なくともいずれか一方を生成する。

入力回路５ｂは、入力信号ＩＮに同期して信号ＩＮＯＮおよびＩＮＯＦＦを生成するものである。また入力回路５ｂは、逆レベルシフト主回路４１から伝達された１次側信号ＯＵＴＯＮＬＶおよびＯＵＴＯＦＦＬＶの少なくともいずれかによっても、信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれかを生成する回路である。すなわち、入力回路５ｂは、入力信号ＩＮとは異なる少なくとも１つの信号によっても、信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれかを生成する回路である。

本実施の形態によれば、電位ＶＥ２が負電位のときの出力信号ＯＵＴの状態を１次側回路２ｃへ伝達することにより、出力信号ＯＵＴの状態を加味した制御を実施することが可能である。たとえば、電位ＶＥ２が負電位かつレベルシフト主回路３および逆レベルシフト主回路４１にて信号伝達不能のときに負電位検知信号ＶｍＶＳＨＶが生成される。この負電位検知信号ＶｍＶＳＨＶは、電位ＶＥ２が上昇することでレベルシフト主回路３および逆レベルシフト主回路４１にて信号伝達が可能となると反転する信号であってもよい。該信号の反転をトリガとして信号ＯＵＴＯＮＨＶおよびＯＵＴＯＦＦＨＶのうち少なくともいずれかを生成することで、該信号の反転時の出力信号ＯＵＴの状態を１次側回路２ｃに伝達可能である。また１次側回路２ｃに伝達された信号ＯＵＴＯＮＬＶおよびＯＵＴＯＦＦＬＶのうち少なくともいずれかを入力回路５ｂに入力することで、信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれかを生成し、２次側回路４ｃに伝達することが可能である。

さらに、入力回路５ｂを、入力信号ＩＮ＝Ｈのときに信号ＯＵＴＯＦＦＬＶを用いて信号ＩＮＯＮを生成し、入力信号ＩＮ＝Ｌのときに信号ＯＵＴＯＮＬＶを用いて信号ＩＮＯＦＦを生成する回路とすることで、入力信号ＩＮと出力信号ＯＵＴの状態が異なる場合において、信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれかを生成することが可能である。これにより、電位ＶＥ２が負電位でラッチ誤動作が生じた場合において、誤動作の期間を短縮することが可能である。またそれとともに、入力信号ＩＮおよび出力信号ＯＵＴの状態が同じ場合、つまりラッチ誤動作が生じていない場合に、レベルシフト主回路３の不要な動作を抑制することができるので、消費電流および発熱を抑制可能である。

なお、図６では出力信号ＯＵＴの状態を表す信号として出力信号ＯＵＴ自体が逆レベルシフト駆動回路４２に入力されているが、出力信号ＯＵＴの状態を表す信号として、信号ＯＵＴＯＮおよびＯＵＴＯＦＦを用いることも可能である。このことは、同様の構成を含む他の実施の形態においても同様である。

（実施の形態４）
本実施の形態においては、実施の形態１で説明した整流性素子回路２３に流れる電流値が、１次側回路または２次側回路における任意の信号に応じて可変とされる。これにより、電位ＶＥ２が負電位であるときに、１次側回路と２次側回路との間で、任意の信号の状態のうち少なくともいずれかを伝達可能である。

図７を参照して、レベルシフト回路５０４の負電位検知部２２ｄは、整流性素子回路２３、２次側負電位検知回路２５、および電流可変回路２６ｄを有する。電流可変回路２６ｄは、与えられた任意の信号Ｖａｂに応じて可変な電流を整流性素子回路２３に供給する回路である。この回路は、信号Ｖａｂの異なる状態に対応して整流性素子回路２３に異なる値の電流を供給することができるものであれば任意である。また２次側負電位検知回路２５は、信号Ｖａｂの異なる状態に対応して整流性素子回路２３に供給される電流の変化を検知することができるものであれば任意である。

本実施の形態によれば、電流可変回路２６ｄにより、信号Ｖａｂの状態に応じて可変な電流が整流性素子回路２３に供給され、２次側負電位検知回路２５により、電位ＶＥ２の負電位時においてその電流の変化が検知される。よって電位ＶＥ２が負電位である期間に信号Ｖａｂの状態のうち少なくともいずれかを１次側回路２ｄから２次側回路４ｄへ伝達可能である。つまり、電位ＶＥ２が負電位でありレベルシフト主回路３にて信号伝達不能である場合でも、整流性素子回路２３を介して１次側回路２ｄから２次側回路４ｄへ信号伝達が可能である。

なお上記構成においては２次側負電位検知回路２５と、１次側回路２ｄに設けられた電流可変回路２６ｄとが用いられるが、この構成が逆とされてもよい。すなわち、１次側負電位検知回路２４（図３）と、２次側回路４ｄに設けられた電流可変回路２６ｄとが用いられてもよい。この場合、上記と同様の信号伝達が２次側回路４ｄから１次側回路２ｄへ可能である。

さらに図８を参照して、次に、負電位検知部２２ｄ（図７）の具体例としての負電位検知部２２ｙについて、以下に説明する。

負電位検知部２２ｙは、電位ＶＥ２が電位ＶＥ１以下であり、かつ信号Ｖａｂ＝Ｌであるときに検知信号ＶｍＶＳＨＶをＨとする回路である。負電位検知部２２ｙは実施の形態１で例示した負電位検知部２２ｚに、電流可変回路２６ｄ（図７）として、基準電位ＧＮＤを基準とした電源電圧ＶＣＣ（１次側回路にて生成される内部電源電圧ＶＲＥＧでもよい）の電位をソース電位とするＰＭＯＳＦＥＴ２６ｚが接続されている。ＰＭＯＳＦＥＴ２６ｚのゲートには任意の信号Ｖａｂが入力される。

本例によれば、電位ＶＥ２が電位ＶＥ１以下であるときに、高耐圧ダイオード２３ｚが順バイアスとなり、１次側回路２ｄから２次側回路４ｄに電流を流すことが可能になる。この際に、ＰＭＯＳＦＥＴ２６ｚのゲートに入力される任意の信号Ｖａｂにより、高耐圧ダイオード２３ｚに供給する電流を変化させることで、信号Ｖａｂの状態のうち少なくともいずれかを１次側回路２ｄから２次側回路４ｄへ伝達可能である。

電位ＶＥ２が電位ＶＥ１以下でありかつ信号Ｖａｂ＝Ｌである場合、高耐圧ダイオード２３ｚが順バイアスかつＰＭＯＳＦＥＴ２６ｚがＯＮ状態となる。このため１次側回路２ｄから２次側回路４ｄに電流が流れるので、２次側負電位検知回路２５ｚにより検知信号ＶｍＶＳＨＶ＝Ｈとなる。電位ＶＥ２が電位ＶＥ１以下でありかつ信号Ｖａｂ＝Ｈである場合、高耐圧ダイオード２３ｚは順バイアスであるが、ＰＭＯＳＦＥＴ２６ｚがＯＦＦ状態であるため、１次側回路２ｄから２次側回路４ｄに電流が供給されない。このため２次側負電位検知回路２５ｚにより検知信号ＶｍＶＳＨＶ＝Ｌとなる。電位ＶＥ２が電位ＶＥ１以上である場合は、高耐圧ダイオード２３ｚが逆バイアスであるため、信号Ｖａｂの状態に依らず、検知信号ＶｍＶＳＨＶ＝Ｌとなる。上記回路動作により、図８の例においては、電位ＶＥ２が電位ＶＥ１以下であり、かつ信号Ｖａｂ＝Ｌの場合のみ検知信号ＶｍＶＳＨＶ＝Ｈとなる。このため電位ＶＥ２が負電位のときに信号Ｖａｂ＝Ｌの状態を伝達可能である。

なお、当然のことであるが、信号Ｖａｂ＝ＨのときにＰＭＯＳＦＥＴ２６ｚがＯＮ状態となる回路構成であれば、電位ＶＥ２が負電位のときに信号Ｖａｂ＝Ｈの状態を伝達可能である。

（実施の形態５）
本実施の形態においては、実施の形態４で説明した、電流可変回路を有する負電位検知回路を用いることにより、電位ＶＥ２が負電位である期間に出力信号ＯＵＴの状態のうち少なくともいずれかが２次側回路から１次側回路へ伝達される。該信号により入力信号の状態のうち少なくともいずれかを伝達する信号を、出力信号の状態を加味して生成可能である。

図９を参照して、レベルシフト回路５０５の負電位検知部２２ｅは、１次側負電位検知回路２４ｅと、電流可変回路２６ｅとを有する。

電流可変回路２６ｅは出力信号ＯＵＴの状態に対して整流性素子回路２３に流す電流値を変化させる回路である。１次側負電位検知回路２４ｅは該電流値の変化を検知することで、電位ＶＥ２が負電位である間に出力信号ＯＵＴの状態のうち少なくともいずれかを信号ＶｍＶＳＯＵＴｓｉｇとして検知する回路である。入力回路５ａに２次側回路４ｅから伝達した信号ＶｍＶＳＯＵＴｓｉｇを入力することにより、信号ＶｍＶＳＯＵＴｓｉｇによっても信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれを生成することが可能である。信号ＶｍＶＳＯＵＴｓｉｇは、たとえば、電位ＶＥ２が負電位かつレベルシフト主回路３にて信号伝達不能のときに発生し、電位ＶＥ２が上昇しレベルシフト主回路３にて信号伝達可となると反転する信号とされる。該信号の反転をトリガとして信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれかを生成することで、入力信号ＩＮの状態のうち少なくともいずれかを２次側回路４ｅに伝達することが可能である。

入力回路５ａは、信号ＶｍＶＳＯＵＴｓｉｇが出力信号ＯＵＴ＝Ｌの状態を表し、かつ入力信号ＩＮ＝Ｈのときに、信号ＶｍＶＳＯＵＴｓｉｇを用いて信号ＩＮＯＮを生成するものであってもよい。あるいは、入力回路５ａは、信号ＶｍＶＳＯＵＴｓｉｇが出力信号ＯＵＴ＝Ｈの状態を表し、かつ入力信号ＩＮ＝Ｌのときに、信号ＶｍＶＳＯＵＴｓｉｇを用いて信号ＩＮＯＦＦを生成するものであってもよい。これにより、入力信号ＩＮの状態と出力信号ＯＵＴの状態とが異なる場合において、信号ＩＮＯＮおよびＩＮＯＦＦのうち少なくともいずれかを生成することが可能である。

本実施の形態によれば、電位ＶＥ２が負電位である期間に出力信号ＯＵＴの状態のうち少なくともいずれかが２次側回路４ｅから１次側回路２ｅに伝達され、該信号の反転をトリガとして入力信号ＩＮの状態のうち少なくともいずれかを伝達する信号が生成される。これより、入力信号ＩＮの状態と出力信号ＯＵＴの状態とが同じ場合、つまり、ラッチ誤動作していない場合の、レベルシフト回路５０５の不要動作を抑制することが可能である。またそれとともに、電位ＶＥ２が負電位のときのラッチ誤動作において、実施の形態３よりもラッチ誤動作の期間を短縮することが可能である。

（実施の形態６）
本実施の形態においては、実施の形態４で説明した、電流可変回路を有する負電位検知回路を用いることにより、電位ＶＥ２が負電位である期間に入力信号ＩＮの状態のうち少なくともいずれかが１次側回路から２次側回路へ伝達される。

図１０を参照して、レベルシフト回路５０６の負電位検知部２２ｆは、電流可変回路２６ｆと、２次側負電位検知回路２５ｆとを有する。電流可変回路２６ｆは整流性素子回路２３に流す電流値を入力信号ＩＮの状態に応じて変化させる回路である。２次側負電位検知回路２５ｆは該電流値の変化を検知することで、電位ＶＥ２が負電位である間に入力信号ＩＮの状態のうち少なくともいずれかを信号ＶｍＶＳＩＮｓｉｇとして検知する回路である。

駆動回路９ａは、パルス信号ＯＵＴＯＮおよびＯＵＴＯＦＦに同期して出力信号ＯＵＴを生成するものである。特に本実施の形態の駆動回路９ａは、パルス信号ＯＵＴＯＮおよびＯＵＴＯＦＦとは異なる少なくとも１つの信号によっても、出力信号ＯＵＴの状態のうち少なくともいずれかを生成するものである。具体的には、駆動回路９ａは、信号ＶｍＶＳＩＮｓｉｇによっても、出力信号ＯＵＴの状態のうち少なくともいずれかを生成するものである。これにより信号ＶｍＶＳＩＮｓｉｇを出力信号ＯＵＴに反映させることが可能である。

たとえば、電位ＶＥ２が負電位でありかつＶｍＶＳＩＮｓｉｇを検出しているときに出力信号ＯＵＴに信号ＶｍＶＳＩＮｓｉｇが反映されるよう、駆動回路９ａが構成される。具体的には、信号ＶｍＶＳＩＮｓｉｇが入力信号ＩＮ＝Ｈを表す場合に出力信号ＯＵＴ＝Ｈとするか、あるいは、信号ＶｍＶＳＩＮｓｉｇが入力信号ＩＮ＝Ｌを表す場合に出力信号ＯＵＴ＝Ｌとするように駆動回路９ａが構成される。これにより、電位ＶＥ２が負電位である間に入力信号ＩＮの状態のうち少なくともいずれかを出力信号ＯＵＴに反映させることが可能である。

本実施の形態によれば、電位ＶＥ２が負電位でありレベルシフト主回路３にて信号伝達不能である場合でも、１次側回路２ｆから２次側回路４ｆに整流性素子回路２３を介して入力信号ＩＮを伝達可能である。よって電位ＶＥ２が負電位のときにおけるラッチ誤動作の防止または誤動作期間の短縮が可能である。

（実施の形態７）
図１１を参照して、レベルシフト回路５０７が有する負電位検知部２２ｇは、負電位検知部２２ｂ（図５：実施の形態２）と、負電位検知部２２ｆ（図１０：実施の形態６）とを含む。よって、負電位検知部２２ｂの整流性素子回路２３１（第１の整流性素子回路）と、負電位検知部２２ｆの整流性素子回路２３２（第２の整流性素子回路）とが配置されている。整流性素子回路２３１の電流変化は、１次側負電位検知回路２４ｂ（第１の検知回路）によって検知される。整流性素子回路２３２の電流変化は、２次側負電位検知回路２５ｆ（第２の検知回路）によって検知される。

なお整流性素子回路２３１の端部の電位ＶＥ１と、整流性素子回路２３２の端部の電位ＶＥ１とは互いに同じである必要はない。電位ＶＥ２についても同様である。

本実施の形態によれば、実施の形態６と同様に、レベルシフト主回路３における信号伝達が不能な状態でも、１次側回路２ｇから２次側回路４ｇに整流性素子回路２３２を介して入力信号ＩＮが伝達される。また仮にこの伝達が不能であっても、実施の形態２と同様に、レベルシフト主回路３における信号伝達が不能な状態が解消されたときに、入力信号ＩＮの切り替わりを待たずして入力信号ＩＮの状態を２次側回路４ｇに伝達可能である。よってレベルシフト主回路３のラッチ誤動作の防止または誤動作期間の短縮が、より確実に可能である。

（実施の形態８）
図１２を参照して、レベルシフト回路５０８が有する負電位検知部２２ｈは、電流可変回路２６ｅ（第１の電流可変回路）を有する負電位検知部２２ｅ（図９：実施の形態５）と、電流可変回路２６ｆ（第２の電流可変回路）を有する負電位検知部２２ｆ（図１０：実施の形態６）とを含む。よって、負電位検知部２２ｅの整流性素子回路２３１（第１の整流性素子回路）と、負電位検知部２２ｆの整流性素子回路２３２（第２の整流性素子回路）とが配置されている。整流性素子回路２３１の電流変化は、１次側回路２ｈが有する１次側負電位検知回路２４ｅ（第１の検知回路）によって検知される。整流性素子回路２３２の電流変化は、２次側回路４ｈが有する２次側負電位検知回路２５ｆ（第２の検知回路）によって検知される。

なお整流性素子回路２３１の端部の電位ＶＥ１と、整流性素子回路２３２の端部の電位ＶＥ１とは互いに同じである必要はない。電位ＶＥ２についても同様である。

本実施の形態によれば、負電位検知部２２ｅにて負電位期間中の出力信号の状態が信号ＶｍＶＳＯＵＴｓｉｇとして検知される。これより負電位検知部２２ｆによる負電位期間中の入力信号の伝達の有無を検知することが可能である。よって該情報を用いて負電位検知後の動作を制御可能である。

たとえば、負電位検知部２２ｆにより負電位期間中に入力信号ＩＮが伝達された場合には、負電位期間終了時において入力信号ＩＮと出力信号ＯＵＴとが同じ状態となるため、信号ＩＮＯＮ，ＩＮＯＦＦが生成されない。また負電位検知部２２ｆにより負電位期間中に入力信号が伝達されずかつ負電位期間終了時において入力信号ＩＮと出力信号ＯＵＴとが異なる状態となる場合には、信号ＩＮＯＮ，ＩＮＯＦＦが生成される。これより、負電位期間中にラッチ誤動作を解消できなかった場合に、レベルシフト主回路３を介して入力信号を伝達することが可能である。これにより、負電位期間中においてラッチ誤動作の防止または誤動作期間の短縮が可能となるともに、負電位期間中にラッチ誤動作を解除した場合の不要動作を抑制することが可能である。

（実施の形態９）
図１３を参照して、レベルシフト回路５０９の１次側回路２ｉは入力回路５ｃを有する。入力回路５ｃは、入力信号ＩＮに同期して信号ＩＮＯＮおよびＩＮＯＦＦを生成し、かつ負電位検知部２２ｅの１次側負電位検知回路２４ｅからの信号ＶｍＶＳＯＵＴｓｉｇによっても信号ＩＮＯＮ，ＩＮＯＦＦまたはＶｍＶＳＩＮＬＶを生成する回路である。

なお、上記以外の構成については、上述した実施の形態８の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。

本実施の形態によれば、負電位検知部２２ｅにより負電位期間中の出力信号ＯＵＴの状態を１次側回路２ｉに伝達することにより、負電位状態にありかつ入力信号ＩＮと出力信号ＯＵＴの状態が異なる場合のみ、負電位検知部２２ｆにより入力信号ＩＮを伝達させることが可能である。これにより、ラッチ誤動作していない場合の不要動作を抑制することが可能である。

たとえば、信号ＶｍＶＳＯＵＴｓｉｇにより伝達される出力信号ＯＵＴの状態と入力信号ＩＮの状態とが異なる場合のみ、入力信号ＩＮの状態を伝達する信号ＶｍＶＳＩＮＬＶを入力回路５ｃが生成する。信号ＶｍＶＳＩＮＬＶが負電位検知部２２ｆにより２次側回路４ｈに伝達することにより、不要動作を抑制しつつ、ラッチ誤動作の防止あるいは誤動作期間の短縮が可能である。

また実施の形態８と同様に、負電位検知部２２ｅにて負電位検知部２２ｆによる信号伝達の有無を確認することができる。このため、負電位期間中にラッチ誤動作を解消できなかった場合に、レベルシフト主回路３を介して入力信号を伝達することが可能である。

（実施の形態１０）
本実施の形態においては、駆動回路９ａ（図１０〜図１３：実施の形態６〜９）にて、出力信号ＯＵＴに反映させる信号に優先順位が設けられる。電位ＶＥ２が電位ＶＥ１以下でありかつレベルシフト主回路３にて信号伝達可能な状態、つまりレベルシフト主回路３において電源電圧ＶＢによる電位が基準電位ＧＮＤより高い状態においては、レベルシフト主回路３を介して伝達される信号ＯＵＴＯＮおよびＯＵＴＯＦＦと、整流性素子回路２３，２３１または２３２を介して伝達される信号とが同時に駆動回路９ａに入力される場合がある。このとき、レベルシフト主回路３を介して伝達される信号ＯＵＴＯＮおよびＯＵＴＯＦＦの状態と、整流性素子回路２３，２３１または２３２を介して伝達される信号の状態とが異なると、駆動回路９ａが誤動作し得る。

本実施の形態では、レベルシフト主回路３を介して伝達される信号ＯＵＴＯＮおよびＯＵＴＯＦＦを優先して出力信号ＯＵＴに反映させることで、駆動回路９ａの誤動作を防止することができる。具体的には、駆動回路９ａへパルス信号ＯＵＴＯＮ，ＯＵＴＯＦＦが入力されていない場合にのみ、信号ＶｍＶＳＩＮｓｉｇが出力信号ＯＵＴに反映させられる。これにより、レベルシフト主回路３を介して伝達された入力信号と、負電位検知部２２ｆを介して伝達された入力信号とが同時に入力された場合に、レベルシフト主回路３を介して伝達された信号を優先して出力信号ＯＵＴに反映させることが可能である。

本実施の形態によれば、電位ＶＥ２が負電位のときの信号伝達を実現可能であるとともに、該信号伝達に伴う誤動作を防止可能である。

（実施の形態１１）
図１４を参照して、レベルシフト回路５１１の負電位検知部２２ｊは、レベルシフト回路５０４の負電位検知部２２ｄ（図７：実施の形態４）の構成に加えて、負電位検知部２２ｃと、２次側信号生成回路５１とを含む。本実施の形態においては、２次側信号生成回路５１は２次側回路４ｊに含まれる。

負電位検知部２２ｊは、負電位検知部２２ｃおよび２２ｄの各々の電位ＶＥ２がともに負電位のときに、任意の信号Ｖａｂを表す信号を１次側回路２ｊから２次側回路４ｊへ伝達する回路である。ここで任意の信号Ｖａｂは、Ｈ状態およびＬ状態（第１および第２の状態）のいずれか一方の状態を取るものである。負電位検知部２２ｄの２次側負電位検知回路２５は、上記Ｈ状態およびＬ状態の一方を表す信号（一の信号）を生成する回路である。この信号を用いて２次側信号生成回路５１は、Ｈ状態およびＬ状態のそれぞれを表す信号ＶｍＶＳＯＮＨＶおよびＶｍＶＳＯＦＦＨＶを生成する回路である。２次側信号生成回路５１による信号ＶｍＶＳＯＮＨＶおよびＶｍＶＳＯＦＦＨＶの生成は、負電位検知部２２ｄの電位ＶＥ２だけでなく負電位検知部２２ｃの電位ＶＥ２も負電位のときに行われる。この目的で２次側信号生成回路５１は、負電位検知部２２ｃにおける２次側負電位検知回路２５ｃの検知信号ＶｍＶＳも参照する。

たとえば、信号ＶｍＶＳＨＶは信号Ｖａｂ＝Ｈの状態を表す信号とされる。その場合、信号ＶｍＶＳＨＶに同期して信号ＶｍＶＳＯＮＨＶが生成され、また、信号ＶｍＶＳＨＶを反転させた信号に同期して信号ＶｍＶＳＯＦＦＨＶが生成される。これにより、負電位検知部２２ｃおよび２２ｄの各々の電位ＶＥ２がともに負電位のときに、信号Ｖａｂ＝Ｈの場合に信号ＶｍＶＳＯＮＨＶを、信号Ｖａｂ＝Ｌの場合に信号ＶｍＶＳＯＦＦＨＶを生成可能である。

本実施の形態によれば、２次側回路４ｊの基準電位ＶＳが負電位でありかつレベルシフト主回路３にて信号伝達不能である場合において、整流性素子回路２３２を介して１次側回路２ｊと２次側回路４ｊとの間で、２つの状態のいずれか（ＨまたはＬ）を取る任意の信号Ｖａｂの情報を伝達可能である。

なお上記においては任意の信号Ｖａｂが１次側回路２ｊから２次側回路４ｊへ伝達される場合について詳しく説明したが、実施の形態４と同様、任意の信号を２次側回路４ｊから１次側回路２ｊへ伝達することも可能である。

（実施の形態１２）
図１５を参照して、レベルシフト回路５１２は、レベルシフト回路５０４（図７：実施の形態４）における負電位検知部２２ｄの代わりに、負電位検知部２２ｋを有する。負電位検知部２２ｋは、電流可変回路２６ｋと、整流性素子回路２３１（第１の整流性素子回路）および２３２（第２の整流性素子回路）と、２次側負電位検知回路２５ｋとを有する。

整流性素子回路２３１および２３２は電流可変回路２６ｋおよび２次側負電位検知回路２５ｋの間に設けられている。電流可変回路２６ｋは、１次側信号伝達回路２から、任意の信号のＨ状態（第１の状態）およびＬ状態（第２の状態）を個別に表す信号ＶａｂＯＮおよびＶａｂＯＦＦを受け付ける。そして、信号ＶａｂＯＮおよびＶａｂＯＦＦのそれぞれに応じて整流性素子回路２３１および２３２に流れる電流を変化させる。２次側負電位検知回路２５ｋは、整流性素子回路２３１および２３２のそれぞれに流れる電流を検知することにより、信号ＶｍＶＳＯＮＨＶおよびＶｍＶＳＯＦＦＨＶを２次側信号伝達回路４へ出力する。

上記構成により、負電位検知部２２ｋは、任意の信号のＨ状態およびＬ状態を個別に伝達する経路を有する。具体的には、整流性素子回路２３１の電位ＶＥ２が負電位かつ上記任意の信号がＨ状態であるときに整流性素子回路２３１に電流が流れ、また整流性素子回路２３２の電位ＶＥ２が負電位かつ上記任意の信号がＬ状態であるときに整流性素子回路２３２に電流が流れる。これら電流の各々を検知することにより、任意の信号のＨ状態およびＬ状態の両方が２次側回路４ｋへと個別に伝達される。

本実施の形態によれば、２次側回路４ｋの基準電位ＶＳが負電位でありレベルシフト主回路３にて信号伝達不能である場合でも、整流性素子回路２３１および２３２を介して１次側回路２ｋから２次側回路４ｋへ任意の信号を伝達可能である。

また本実施の形態の負電位検知部２２ｋによって、前述した実施の形態１１のレベルシフト回路５１１における負電位検知部２２ｄが置き換えられてもよい。これにより、任意の信号の情報を伝達するための経路が２つとなる。よって、一方の経路に不具合が生じても、他方の経路による伝達が可能である。また他方の経路による信号により、一方の経路により伝達されるはずであった信号が補完され得る。

なお上記においては任意の信号の情報が１次側回路２ｋから２次側回路４ｋへ伝達される場合について詳しく説明したが、実施の形態４または１１と同様、任意の信号を２次側回路４ｋから１次側回路２ｋへ伝達することも可能である。

（実施の形態１３）
再び図２を参照して、本実施の形態のＨＶＩＣ（集積回路）６００は、レベルシフト回路５００と、配線によってそれに接続された他の回路４００とを有する。レベルシフト回路５００としては、具体的には、上述した各実施の形態のレベルシフト回路５０１〜５０９，５１１，５１２のいずれかを用い得る。他の回路４００は、信頼性を確保するための保護回路を含んでもよい。また他の回路４００は、ＬＶＩＣ７００（図１）と同様の機能を有する回路を含んでもよい。

本実施の形態によれば、レベルシフト回路５００と他の回路４００との間の配線を短縮可能である。これにより配線のインダクタンスを抑制することが可能である。よって負サージの発生を抑制することができる。

またＨＶＩＣ６００において、レベルシフト回路５００と、他の回路４００が有する保護回路とが連動させられてもよい。これにより集積回路の信頼性をより高めることができる。

（実施の形態１４）
再び図１を参照して、本実施の形態のインバータ装置９００（パワー半導体モジュール）は、実施の形態１３のＨＶＩＣ６００（集積回路）と、ＬＶＩＣ７００と、高電位側スイッチング素子１０２（半導体スイッチング素子）と、低電位側スイッチング素子１０３とを有する。高電位側スイッチング素子１０２はＨＶＩＣ６００により駆動され、低電位側スイッチング素子１０３はＬＶＩＣ７００により駆動される。

本実施の形態によれば、高電位側スイッチング素子１０２とＨＶＩＣ６００とが一体となっているので、両者の間の配線を短縮可能である。これにより配線のインダクタンスを抑制することが可能である。よって負サージの発生を抑制することができる。

なおパワー半導体モジュールは、上述したものに限定されるものではなく、上記実施の形態で説明したレベルシフト回路を有する集積回路と、それによって駆動される半導体スイッチング素子とを含むものであればよい。

（実施の形態１５）
本実施の形態においては、高電位側スイッチング素子１０２（図１）および低電位側スイッチング素子１０３（図１）の少なくともいずれかの少なくとも一部が、炭化珪素（ＳｉＣ）半導体素子によって構成される。たとえばＩＧＢＴおよび還流ダイオードによって高電位側スイッチング素子１０２が構成されている場合、少なくともいずれかが炭化珪素（ＳｉＣ）半導体素子であり、好ましくは、少なくともスイッチング機能を担う素子（上記例ではＩＧＢＴ）がＳｉＣ半導体素子である。

ＳｉＣ半導体素子を搭載した装置は、前述した基準電位ＶＳの単位時間あたりの変動ｄＶ／ｄｔが急峻となる条件で動作されることが多い。このため、負サージが大きくなる傾向があり、またその発生期間も長くなる傾向がある。よって実施の形態１４で述べた負サージの抑制の利点が大きくなる。またレベルシフト主回路３の通常動作による信号伝達が負サージに起因して行えなくなる期間が長くなるので、負サージ時でも信号伝達が可能であるレベルシフト回路が設けられている場合、その有用性が大きくなる。

なお、上記各実施の形態の構成において扱われる信号の正負とは反対の正負を有する信号が扱われる構成が用いられてもよい。この場合、各実施の形態の説明における「正」および「負」を互いに置き換えた議論がほぼ成立する。

本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。本発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。

２ １次側信号伝達回路、２ａ〜２ｋ １次側回路、３ レベルシフト主回路、４ ２次側信号伝達回路、４ａ〜４ｈ，４ｊ，４ｋ ２次側回路、５，５ａ〜５ｃ 入力回路、６ ＯＮワンショットパルス回路、７ ＯＦＦワンショットパルス回路、８ インターロック回路、９，９ａ 駆動回路、１１，１２ 高耐圧ＮＭＯＳＦＥＴ、１３，１４，３１，３３ 抵抗、１５，１６，３４ インバータ、２２，２２ｂ〜２２ｈ，２２ｊ，２２ｋ，２２ｙ，２２ｚ 負電位検知部、２３，２３１，２３２ 整流性素子回路、２３ｚ 高耐圧ダイオード、２４，２４ｂ，２４ｅ １次側負電位検知回路、２５，２５ｃ，２５ｆ，２５ｋ，２５ｚ ２次側負電位検知回路、２６ｄ，２６ｅ，２６ｆ，２６ｋ 電流可変回路、２６ｚ ＰＭＯＳＦＥＴ、３２ ＮＭＯＳＦＥＴ、４１ 逆レベルシフト主回路、４２ 逆レベルシフト駆動回路、５１ ２次側信号生成回路、１０２ 高電位側スイッチング素子（半導体スイッチング素子）、１０３ 低電位側スイッチング素子、５００〜５０８，５１１，５１２，５９０ レベルシフト回路、６００ ＨＶＩＣ（集積回路）、７００ ＬＶＩＣ、８００ 駆動モジュール、９００ インバータ装置（パワー半導体モジュール）。

Claims (15)

1. 受け付けた入力信号（ＩＮ）に対応して、第１の基準電位（ＧＮＤ）での第１の信号を出力する１次側回路（２ａ〜２ｋ）と、
   前記１次側回路から受け付けた前記第１の信号の基準電位を前記第１の基準電位から第２の基準電位（ＶＳ）へ変換することにより、前記第２の基準電位での第２の信号を出力するレベルシフト主回路（３）と、
   前記レベルシフト主回路から受け付けた前記第２の信号を用いることにより、前記入力信号に対応して、前記第２の基準電位での出力信号（ＯＵＴ）を生成する２次側回路（４ａ〜４ｈ，４ｊ，４ｋ）と、
   前記１次側回路と前記２次側回路との間に設けられた少なくとも１つの整流性素子回路（２３，２３１，２３２）とを備え、前記１次側回路および前記２次側回路の少なくともいずれかは、前記整流性素子回路に流れる電流の変化を検知することにより前記第２の基準電位に対応する電位（ＶＥ２）が前記第１の基準電位に対応する電位（ＶＥ１）以下であるか否かを検知する少なくとも１つの検知回路（２４，２４ｂ，２４ｅ，２５，２５ｃ，２５ｆ，２５ｋ，２５ｚ）を有する、レベルシフト回路（５０１〜５０９，５１１，５１２）。
2. 前記検知回路（２４ｂ）は、前記第２の基準電位に対応する電位が前記第１の基準電位に対応する電位以下であるか否かを表す検知信号を生成し、
   前記１次側回路（２ｂ）は、前記入力信号が取り得る複数の状態のそれぞれに対応した複数の信号を生成し、前記複数の信号の少なくともいずれかは、前記検知信号によっても生成される、請求項１に記載のレベルシフト回路（５０２）。
3. 前記検知回路（２５ｃ）は、前記第２の基準電位に対応する電位が前記第１の基準電位に対応する電位以下であるか否かを表す検知信号を生成し、
   前記レベルシフト回路（５０１）は、前記検知信号を用いて前記出力信号の状態のうち少なくともいずれかを表す信号を前記１次側回路（２ｃ）へ伝達する逆レベルシフト主回路（４１）をさらに備え、前記１次側回路は、前記逆レベルシフト主回路から伝達された前記信号によっても前記入力信号の状態のうち少なくともいずれかを伝達する信号を生成する、請求項１に記載のレベルシフト回路（５０３）。
4. 前記１次側回路（２ｄ〜２ｆ）および前記２次側回路（４ｄ〜４ｆ）のうち、一方は前記検知回路（２４ｅ，２５）を有し、他方は、前記整流性素子回路に流れる電流値を任意の信号に応じて可変とする電流可変回路（２６ｄ，２６ｅ）を有する、請求項１に記載のレベルシフト回路（５０４〜５０６）。
5. 前記電流可変回路（２６ｅ）は前記２次側回路（４ｅ）に含まれ、前記電流可変回路における前記任意の信号は前記出力信号の状態のうち少なくともいずれかを表す信号であり、
   前記１次側回路（２ｅ）は、前記検知回路（２４ｅ）によって生成された信号によっても前記入力信号の状態の少なくともいずれかを伝達する信号を生成する、請求項４に記載のレベルシフト回路（５０５）。
6. 前記電流可変回路（２６ｆ）は前記１次側回路（２ｆ）に含まれ、前記電流可変回路における前記任意の信号は前記入力信号の状態のうち少なくともいずれかを表す信号である、請求項４に記載のレベルシフト回路（５０６）。
7. 前記少なくとも１つの整流性素子回路は、第１の整流性素子回路（２３１）および第２の整流性素子回路（２３２）を含み、
   前記少なくとも１つの検知回路は、前記第１の整流性素子回路に流れる電流の変化を検知する第１の検知回路（２４ｂ）と、前記第２の整流性素子回路に流れる電流の変化を検知する第２の検知回路（２５ｆ）とを含み、
   前記第１の検知回路は、前記第２の基準電位に対応する電位が前記第１の基準電位に対応する電位以下であるか否かを表す検知信号を生成し、
   前記１次側回路（２ｇ）は、前記入力信号が取り得る複数の状態のそれぞれに対応した複数の信号を生成し、前記複数の信号の少なくともいずれかは、前記検知信号によっても生成され、
   前記１次側回路は、前記第２の整流性素子回路に流れる電流値を、前記入力信号の状態のうち少なくともいずれかを表す信号に応じて可変とする、電流可変回路（２６ｆ）を有する、請求項１に記載のレベルシフト回路（５０７）。
8. 前記少なくとも１つの整流性素子回路は、第１の整流性素子回路（２３１）および第２の整流性素子回路（２３２）を含み、
   前記少なくとも１つの検知回路は、前記第１の整流性素子回路に流れる電流の変化を検知する第１の検知回路（２４ｅ）と、前記第２の整流性素子回路に流れる電流の変化を検知する第２の検知回路（２５ｆ）とを含み、
   前記２次側回路（４ｈ）は、前記第１の整流性素子回路に流れる電流値を、前記出力信号の状態のうち少なくともいずれかを表す信号に応じて可変とする、第１の電流可変回路（２６ｅ）を有し、
   前記１次側回路（２ｈ）は、前記第１の検知回路によって生成された信号によっても前記入力信号の状態の少なくともいずれかを伝達する信号を生成し、
   前記１次側回路は、前記第２の整流性素子回路に流れる電流値を、前記入力信号の状態のうち少なくともいずれかを表す信号に応じて可変とする、第２の電流可変回路（２６ｆ）を有する、請求項１に記載のレベルシフト回路（５０８）。
9. 前記少なくとも１つの整流性素子回路は、第１の整流性素子回路（２３１）および第２の整流性素子回路（２３２）を含み、
   前記少なくとも１つの検知回路は、前記第１の整流性素子回路に流れる電流の変化を検知する第１の検知回路（２４ｅ）と、前記第２の整流性素子回路に流れる電流の変化を検知する第２の検知回路（２５ｆ）とを含み、
   前記２次側回路（４ｈ）は、前記第１の整流性素子回路に流れる電流値を、前記出力信号の状態のうち少なくともいずれかを表す信号に応じて可変とする、第１の電流可変回路（２６ｅ）を有し、
   前記１次側回路（２ｉ）は、前記第１の検知回路によって生成された信号によっても前記入力信号の状態の少なくともいずれかを伝達する信号を生成する入力回路（５ｃ）を有し、
   前記１次側回路は、前記第２の整流性素子回路に流れる電流値を、前記入力回路によって生成された前記信号に応じて可変とする、第２の電流可変回路（２６ｆ）を有する、請求項１に記載のレベルシフト回路（５０９）。
10. 前記２次側回路（４ｆ〜４ｈ）は、前記レベルシフト主回路を介して伝達される信号と、前記整流性素子回路を介して伝達される信号とのいずれかに基づいて前記出力信号を生成する駆動回路（９ａ）を有し、前記駆動回路は、前記レベルシフト主回路を介して伝達される信号と、前記整流性素子回路を介して伝達される信号との両方が入力された場合、前記レベルシフト主回路を介して伝達される信号に基づいて前記出力信号を生成する、請求項６から９のいずれか１項に記載のレベルシフト回路（５０６〜５０９）。
11. 前記１次側回路（２ｊ）および前記２次側回路（４ｊ）のうち、一方は前記検知回路（２５）と信号生成回路（５１）とを有し、他方は、整流性素子回路（２３２）に流れる電流値を任意の信号の第１の状態に応じて可変とする電流可変回路（２６ｄ）を有し、前記任意の信号は前記第１の状態と、前記第１の状態と異なる第２の状態とのいずれか一方の状態を取るものであり、
    前記検知回路（２５）は、前記任意の信号の前記第１の状態を表す一の信号を生成し、
    前記信号生成回路は前記一の信号を用いて、前記第１の状態を表す信号と、前記第２の状態を表す信号との各々を生成する、請求項１に記載のレベルシフト回路（５１１）。
12. 前記少なくとも１つの整流性素子回路は、第１の整流性素子回路（２３１）および第２の整流性素子回路（２３２）を含み、
    前記１次側回路（２ｋ）および前記２次側回路（４ｋ）の一方は、第１の状態および第２の状態のいずれか一方の状態を取る任意の信号の前記第１の状態を表す信号に応じて、前記第１の整流性素子回路に流れる電流値を可変とし、かつ、前記第２の状態を表す信号に応じて、前記第２の整流性素子回路に流れる電流値を可変とする、電流可変回路（２６ｋ）を含み、
    前記１次側回路および前記２次側回路の他方は前記検知回路（２５ｋ）を含み、前記検知回路は、前記第１の整流性素子回路および前記第２の整流性素子回路の各々に流れる電流の変化を検知することにより、前記任意の信号の前記第１の状態を表す信号と前記任意の信号の前記第２の状態を表す信号とを生成する、請求項１に記載のレベルシフト回路（５１２）。
13. 請求項１から１２のいずれか１項に記載のレベルシフト回路と、前記レベルシフト回路に配線によって接続された他の回路（４００）とを備える、集積回路（６００）。
14. 請求項１３に記載の集積回路と、前記集積回路によって駆動される半導体スイッチング素子（１０２）とを備える、パワー半導体モジュール（９００）。
15. 前記半導体スイッチング素子は炭化珪素半導体素子を含む、請求項１４に記載のパワー半導体モジュール（９００）。

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