JP4985003B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、負荷回路に所定の大きさで直流電圧を供給するＤＣ−ＤＣコンバータに関し、とくに過電流保護機能を有するＤＣ−ＤＣコンバータに関する。

従来、ノート型のパーソナルコンピュータや携帯電話、その他の携帯用電子機器等では、バッテリ電圧を降圧型スイッチング電源回路からなるＤＣ−ＤＣコンバータによって規定電圧まで降圧して電子回路に供給して駆動している。その場合に、スイッチ素子を過電流から保護する過電流保護回路が使用される。

図５は、インダクタ電流Ｉ_Lのピーク制限によって過電流保護を行う、従来のＤＣ−ＤＣコンバータの一例を示す図である。
この種のＤＣ−ＤＣコンバータは、バッテリからの入力電圧Ｖｉｎにソース端子が接続されたＰチャネル型の電界効果トランジスタ（ＦＥＴ）からなる第１のスイッチング半導体素子（以下、スイッチ素子という）Ｍｐと、ソース端子が接地されたＮチャネル型のＦＥＴからなる第２のスイッチ素子Ｍｎとを、互いのドレイン端子を接続するとともに、それぞれのゲート端子にスイッチング制御回路１からドライバ回路２，３を介して制御信号を供給するように構成されている。スイッチ素子Ｍｐとスイッチ素子Ｍｎの接続点には、インダクタＬを介して充電・平滑用の出力コンデンサＣｏｕｔと負荷回路４とが、それぞれ他端が接地されて接続されている。

インダクタＬと出力コンデンサＣｏｕｔは、負荷回路４に平滑出力電圧を供給するフィルタ回路を構成している。この負荷回路４に対する出力電圧Ｖｏｕｔを検出するために、スイッチング制御回路１に出力電圧Ｖｏｕｔが負帰還信号として供給されている。スイッチング制御回路１で出力電圧Ｖｏｕｔを監視しつつ、この出力電圧Ｖｏｕｔが一定値となるように、図示しないドライバ回路を介してスイッチ素子Ｍｐとスイッチ素子Ｍｎに制御信号を出力し、これらが交互に導通・遮断するように制御している。

過電流検出回路５は、たとえばカレントトランス、もしくはセンス抵抗と増幅器などによりスイッチ素子Ｍｐに流れる電流、すなわちスイッチ素子ＭｐからインダクタＬに流れ込むインダクタ電流Ｉ_Lを検出し、これを所定の基準値と比較することにより過電流を検知している。この過電流検出回路５で過電流が検知された場合、スイッチング制御回路１がスイッチ素子Ｍｐを遮断状態に制御するように構成されている。

従来のＤＣ−ＤＣコンバータでは、通常のスイッチング動作を実行している間は、スイッチング制御回路１がその出力電圧Ｖｏｕｔの変化に応じてスイッチ素子Ｍｐとスイッチ素子Ｍｎを導通・遮断制御するパルス信号のパルス幅を変化させて、出力電圧Ｖｏｕｔが一定となるように帰還制御を行う。これにより、負荷回路４への供給電流Ｉｏｕｔが大きい重負荷のときにも、スイッチ素子Ｍｐが遮断状態の間に負荷に応じてインダクタＬに蓄えられたエネルギーがスイッチ素子Ｍｎを介して放出されるので、効率の良い同期整流を行うことができる。

ＤＣ−ＤＣコンバータの入力電圧Ｖｉｎ側のスイッチ素子Ｍｐに流れる電流（＝Ｉ_L）が規定値Ｉｐｍａｘを超えると、過電流検出回路５で過電流検出信号が出力され、スイッチング制御回路１を介してつぎのスイッチング周期までスイッチ素子Ｍｐを遮断制御状態とする。こうして、過電流検出回路５によるインダクタ電流Ｉ_Lのピーク電流値Ｉｐを規定値Ｉｐｍａｘ以下に制限する過電流制限機能が実現される。

しかし、実際の過電流検出回路５で規定値Ｉｐｍａｘを超える電流が検知された後、スイッチ素子Ｍｐをスイッチングしてオフするまでには、一定の遅延時間が必要である。そのため、スイッチング制御回路１からのドライブ信号でスイッチ素子Ｍｐが導通制御状態に移行した瞬間に過電流状態を検知したとしても、過電流検出回路５を介して実際にスイッチ素子Ｍｐが遮断状態になるまでの間は、インダクタ電流Ｉ_Lが継続して増加することになる。

図６は、出力電圧Ｖｏｕｔが大きい場合と小さい場合とで、従来のＤＣ−ＤＣコンバータの過電流保護機能が作動している状態で、インダクタ電流がそれぞれどのように変化するかを示している。同図（ａ）は出力電圧Ｖｏｕｔが大きな場合、同図（ｂ）は出力電圧Ｖｏｕｔが小さな場合であって、それぞれ縦軸にはインダクタ電流Ｉ_Lを、横軸には時間を示している。

ここでは、インダクタ電流Ｉ_Lが規定値Ｉｐｍａｘを超えた場合に、スイッチ素子Ｍｐを遮断制御状態とするのに要する最低限の遅延時間をＴｄとする。インダクタ電流Ｉ_Lの減少率は出力電圧Ｖｏｕｔに比例するため（ｄＩ_L／ｄｔ＝Ｖｏｕｔ／Ｌ）、図６（ｂ）に示すように、出力電圧Ｖｏｕｔが低い場合は、高い場合と比較して、インダクタ電流Ｉ_Lの減少に長い時間が必要となる。逆に、インダクタ電流Ｉ_Lの増加率は、出力電圧Ｖｏｕｔが低いほど大きい（ｄＩ_L／ｄｔ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ）。このため、図（ｂ）に示すように、インダクタ電流Ｉ_Lが規定値Ｉｐｍａｘを超えた後も、遅延時間Ｔｄでインダクタ電流Ｉ_Lが大きな傾斜で上昇しつづける。すると、スイッチ素子Ｍｐが遮断制御されている時間内では、それまでに増加したインダクタ電流Ｉ_Lが減少しきれないままつぎのスイッチング周期でインダクタ電流Ｉ_Lが上昇を始める。

このように、従来の過電流検出回路５による過電流検出では、インダクタ電流Ｉ_Lの過電流制限機能が有効に働かなくなるおそれがあった。しかも、過電流を検出してからの遅延時間Ｔｄが一定であれば、スイッチング制御回路１でのスイッチング周波数が上昇するほど、正常に過電流制限を機能させることは困難となる。

そこで、こうしたスイッチング電源において、最小オンデューティ時間（Ｔｍｉｎ）でインダクタ電流（Ｉ_L）が増加してしまうのを防止するスイッチング電源回路の過電流保護方法が考えられている（たとえば、特許文献１参照）。

この特許文献１には、スイッチング素子であるトランジスタ（２）からインダクタに流れる電流（Ｉ−Ｈ）を検出する過電流検出回路（２２１）と、スイッチング素子がオフしたときのフライホイール電流（Ｉ−Ｌ）を検出する電流検出回路（２３０）とを設け、過電流検出回路（２２１）で電流（Ｉ−Ｈ）（＝インダクタ電流）値がある所定値を超えていることを検出すると、電流検出回路（２３０）でフライホイール電流が別の所定値以下になるのを検出するまでスイッチング素子のスイッチング動作をマスクして止める技術が開示されている。
特開２００４−３６４４８８号公報（段落番号［００４６］〜［００８０］、図１，２，３など）

上述した特許文献１の過電流保護方法は、トランジスタ（２）からインダクタに流れる電流（Ｉ−Ｈ）とフライホイール電流（Ｉ−Ｌ）をそれぞれ検出するために、２つの検出回路が必要とされているため、スイッチング電源回路のコストアップにつながるという問題があった。

また、特許文献１に記載された過電流保護動作では、スイッチング素子の駆動パルスからマスクを外すタイミングと、その後に最初にスイッチング素子に対するＰＷＭパルスの供給タイミングとで、互いに同期をとることを想定していない。このため、インダクタ電流のボトム値が両者のタイミングによってばらつき、インダクタ電流の平均値を予測することができなくなって、的確なスイッチング制御が難しくなるという問題があった。この問題点は、とくにスイッチング素子のスイッチング周波数が低い場合に顕著に表われる。

さらに、固定オン時間方式のＰＦＭ制御に適用される過電流保護回路では、過電流制限により出力電圧が低下した場合に、定電圧制御を行う制御回路が出力電圧を上昇させようとしてスイッチング周波数が上昇し続けるため、従来方式による過電流制限機能は有効に動作しないという問題もあった。

このような場合に何らかの手段でスイッチング周波数に上限を設けて対処することも可能であるが、ＤＣ−ＤＣコンバータの過電流保護回路は、ある程度まで周波数に余裕を見込んで設計する必要がある。すなわち、通常動作で使用する周波数より高い周波数であっても、過電流状態に確実に対応可能な過電流制限機能を必要としていた。

本発明はこのような点に鑑みてなされたものであり、過電流検出動作に遅延があっても、過電流制限不能に陥るおそれのないＤＣ−ＤＣコンバータを提供することを目的とする。

本発明では、上記問題を解決するために、入力電源の高電位側に接続される第１スイッチ素子、前記第１スイッチ素子と直列に接続され入力電源の低電位側に接続される第２スイッチ素子、前記第１スイッチ素子と前記第２スイッチ素子の接続点に接続され負荷回路に平滑出力電圧を供給するインダクタと平滑容量からなるフィルタ回路、前記負荷回路の出力電圧を検出して負帰還信号を出力する電圧検出回路、前記負帰還信号と第１の基準電圧を比較増幅して前記第１スイッチ素子および前記第２スイッチ素子をスイッチングする制御信号を出力する制御回路、および前記制御信号により前記第１スイッチ素子と前記第２スイッチ素子を交互に導通・遮断制御するドライバ回路、を備えたＤＣ−ＤＣコンバータにおいて、前記第２スイッチ素子の導通制御時に、前記第２スイッチ素子での電圧降下を第２の基準電圧と比較することによって前記インダクタに流れるインダクタ電流を検出し、前記インダクタ電流が所定の大きさまで低減したか否かを判定する過電流検出手段と、前記過電流検出手段で前記インダクタ電流が前記所定の大きさに低減したと判定されるまで前記第１スイッチ素子の遮断制御時間を延長するように、前記制御信号のスイッチングタイミングを変更するタイミング変更手段と、を有し、前記過電流検出手段は、前記第２スイッチ素子のドレイン・ソース間電圧に所定の電圧を加算して出力するレベルシフト回路と、前記第２スイッチ素子の遮断制御時に前記レベルシフト回路からの出力信号を所定値に固定するリセット回路と、前記第２スイッチ素子の導通制御時に前記レベルシフト回路からの出力信号電圧が前記第２の基準電圧に到達したかどうかを判定する判定回路と、を備えたことを特徴とするＤＣ−ＤＣコンバータが提供される。

本発明のＤＣ−ＤＣコンバータによれば、出力電圧が低下したときに、過電流制限不能に陥るおそれがなく、固定オン時間ＰＦＭコンバータにも適したものが構成できる。

以下、図面を参照してこの発明の実施の形態について説明する。
図１は、この発明のＤＣ−ＤＣコンバータの原理的な構成を示すブロック図である。図１では、図５に示す従来のものと同じ部分には同一参照番号を付けている。

このＤＣ−ＤＣコンバータでは、インダクタ電流Ｉ_Lのボトム電流値（Ｉｂ）を制限するために、過電流検出回路５０がスイッチ素子Ｍｎのドレイン端子とインダクタＬとの間に配置されている。

ここで、過電流検出回路５０はスイッチング制御回路１に接続され、たとえばカレントトランス、もしくはセンス抵抗と増幅器などによりスイッチ素子Ｍｎに流れる電流、すなわちスイッチ素子ＭｎからインダクタＬに流れるインダクタ電流Ｉ_Lを検出し、これを規定値Ｉｂｍａｘと比較することによりインダクタ電流Ｉ_Lが規定値Ｉｂｍａｘまで減少したか否かを判定する。スイッチング制御回路１では、過電流検出回路５０でインダクタ電流Ｉ_Lが所定の大きさに低減したと判定されるまでスイッチ素子Ｍｐの遮断制御時間を延長するように、制御信号のスイッチングタイミングを変更する。

図２は、この発明のＤＣ−ＤＣコンバータにおいて、過電流保護機能が作動している状態でのインダクタ電流の大きさの変化を示す図であって、同図（ａ）は出力電圧Ｖｏｕｔが大きな場合、同図（ｂ）は出力電圧Ｖｏｕｔが小さな場合である。なお、それぞれ縦軸にはインダクタ電流Ｉ_Lを、横軸には時間を示している。

図２（ａ）および（ｂ）ともに、スイッチ素子Ｍｎに流れるインダクタ電流Ｉ_Lが規定値Ｉｂｍａｘを超えている間はスイッチング制御回路１によりスイッチ素子Ｍｎのオン時間をＴ１あるいはＴ２だけ延長し、インダクタ電流Ｉ_Lが規定値Ｉｂｍａｘ以下まで減少してからつぎのスイッチング周期に移行して、当該次のスイッチング周期においてインダクタ電流Ｉ_Lが規定値Ｉｂｍａｘ以下の値から上昇するようにしている。すなわち、インダクタ電流Ｉ_Lのボトム電流値Ｉｂを規定値Ｉｂｍａｘ以下に制限するよう延長時間Ｔ１，Ｔ２を設けることによって、スイッチング制御回路１における過電流制限機能を確実なものとしている。

さらに、このスイッチング制御回路１では、インダクタ電流Ｉ_Lのピーク電流Ｉｐの規定値Ｉｐｍａｘもまた、スイッチ素子Ｍｐのオン時間Ｔｏｎに増加可能な範囲に制限できる。

なぜならば、ピーク電流Ｉｐは
Ｉｐ＝Ｉｂ＋Ｔｏｎ（Ｖｉｎ−Ｖｏｕｔ）／Ｌ
＜Ｉｂｍａｘ＋Ｔｏｎ（Ｖｉｎ−Ｖｏｕｔ）／Ｌ
のように制限されることから、ピーク電流Ｉｐの規定値Ｉｐｍａｘを規定値Ｉｂｍａｘにより定まるＩｂｍａｘ＋Ｔｏｎ（Ｖｉｎ−Ｖｏｕｔ）／Ｌとすればよいからである。

また、オン時間ＴｏｎにインダクタＬに流れるインダクタ電流Ｉ_Lの平均値は、Ｉｂｍａｘ＋０．５Ｔｏｎ（Ｖｉｎ−Ｖｏｕｔ）／Ｌに等しいか、あるいは略等しい値になる。
ここで、ＶｉｎはＤＣ−ＤＣコンバータへのバッテリからの入力電圧値、Ｖｏｕｔは負荷回路４への出力電圧値、ＬはインダクタＬのインダクタンス値である。したがって、このスイッチング制御回路１は、ＰＦＭ（パルス周波数変調）方式のＤＣ−ＤＣコンバータのように、スイッチ素子Ｍｐのオン時間Ｔｏｎが常に一定で変化しない固定オン時間のスイッチング制御方式に適用して好適である。

また、過電流検出回路５０は、インダクタ電流Ｉ_Lが規定値Ｉｂｍａｘを下回るまでスイッチング周期自体を延長するものであるから、従来の過電流検出回路５のように過電流検出動作に遅延時間があっても、過電流制限が不能となる危険性がなくなる。したがって、ＤＣ−ＤＣコンバータの負荷回路４が短絡状態となった際にも、過電流制限が可能という利点を有している。

つぎに、こうしたＤＣ−ＤＣコンバータの一例として、過電流保護回路を組み込んだＰＦＭコンバータの具体的な構成と動作について説明する。
図３は、実施の形態に係るＤＣ−ＤＣコンバータを示す回路図である。

スイッチ素子Ｍｐとスイッチ素子Ｍｎとが直列に接続されて、出力段２０を構成している。スイッチ素子Ｍｐのソース端子は入力電源Ｖｉｎの高電位側に接続され、そのドレイン端子はスイッチ素子Ｍｎのドレイン端子に接続され、スイッチ素子Ｍｎのソース端子は接地されている。

インダクタＬと出力コンデンサＣｏｕｔはフィルタ回路を構成しており、このフィルタ回路は出力段２０のスイッチ素子Ｍｐとスイッチ素子Ｍｎの接続点に接続され、負荷回路４に平滑出力電圧を供給している。負荷回路４に対する出力電圧Ｖｏｕｔは、抵抗Ｒ１，Ｒ２を直列接続した電圧検出回路を介して、ＰＦＭ制御回路１０に負帰還信号として供給されている。

ＰＦＭ制御回路１０は、誤差増幅回路６、発振回路（電流制御発振回路）７、およびパルス生成回路８から構成されている。誤差増幅回路６は、負帰還信号と第１の基準電圧Ｖｒｅｆ１を比較増幅して、スイッチ素子Ｍｐおよびスイッチ素子Ｍｎのスイッチング制御に必要なエラー信号を出力するものであって、抵抗分圧された負帰還信号が一方の入力端子に、第１の基準電圧Ｖｒｅｆ１が他端の入力端子に供給されている。電流制御発振回路７は、誤差増幅回路６から出力されるエラー信号に応じた発振周波数のパルス信号を発振する。パルス生成回路８は、このパルス信号に基づいてデッドタイム生成回路９に対する制御信号を生成する。なお、図３に示す誤差増幅回路６はトランスコンダクタンスアンプで構成されているので、エラー信号は電流信号となる。

このＰＦＭ制御回路１０は、デッドタイム生成回路９を介してドライバ回路２，３と接続されている。ここでは、パルス生成回路８からの制御信号によってスイッチ素子Ｍｐ，Ｍｎを交互に導通・遮断制御するとき、デッドタイム（ＤＴ）生成回路９からドライバ回路２，３への制御信号に対して、スイッチ素子Ｍｐとスイッチ素子Ｍｎを同時に遮断制御するデッドタイムが設定される。

過電流検出回路５０は、レベルシフト回路１１、リセット回路１２、コンパレータ回路１３から構成され、スイッチ素子Ｍｎの導通制御時にインダクタＬに流れるインダクタ電流Ｉ_Lを検出し、インダクタ電流Ｉ_Lが所定の大きさまで低減したか否かを判定している。

つぎに、ＰＦＭ制御回路１０および過電流検出回路５０の具体的構成について、さらに説明する。
電流制御発振回路７は、２つのＰチャネル型のＦＥＴ（以下、トランジスタという。）Ｍ１，Ｍ２からなるカレントミラー回路、インバータ回路１４，１５、コンデンサＣ１、およびノア（ＮＯＲ）回路１６から構成されている。トランジスタＭ１，Ｍ２の各ソース端子はバッテリの入力電圧Ｖｉｎに接続され、トランジスタＭ１のドレイン端子、ゲート端子、およびトランジスタＭ２のゲート端子がそれぞれ誤差増幅回路６の出力端子と接続されている。また、トランジスタＭ２のドレイン端子はインバータ回路１４の電源端子と接続されている。

インバータ回路１４は、その出力端子にコンデンサＣ１が接続され、さらにインバータ回路１５を介してノア回路１６の一方の入力端子と接続され、ノア回路１６の出力端子が電流制御発振回路７の出力端子を構成するとともに、そこからインバータ回路１４の入力端子に至る帰還するループによってリングオシレータが形成されている。

このノア回路１６には、その他方の入力端子に過電流検出回路５０の出力信号「Ｋ」が入力され、リングオシレータのループ内で過電流検出回路５０の出力に応じて発振を停止させる論理ゲートとして構成されている。

パルス生成回路８は、インバータ回路１７，１８、抵抗Ｒ３およびコンデンサＣ２から構成されている。ここで、インバータ回路１７の電源端子には、抵抗Ｒ３を介してバッテリからの入力電圧Ｖｉｎが供給され、インバータ回路１７の出力端子はコンデンサＣ２およびインバータ回路１８と接続されている。このインバータ回路１８の出力端子は、パルス生成回路８の出力端子としてデッドタイム生成回路９に接続されている。

過電流検出回路５０のレベルシフト回路１１は、Ｎチャネル型のＦＥＴからなるスイッチ素子Ｍｓ１と定電流源１９とから構成されている。スイッチ素子Ｍｓ１は、その基板端子が接地され、ソース端子（図３においてスイッチ素子Ｍｓ１の右側の端子）およびゲート端子がそれぞれスイッチ素子Ｍｎのドレイン端子およびゲート端子と接続され、それぞれスイッチ素子Ｍｎのドレイン端子およびゲート端子と等しい電圧が印加されるよう構成されている。また、スイッチ素子Ｍｓ１のドレイン端子（図３においてスイッチ素子Ｍｓ１の左側の端子）には、定電流源１９を介してバッテリの入力電圧Ｖｉｎが接続され、定電流Ｉｓが供給されている。

レベルシフト回路１１では、スイッチ素子Ｍｓ１のオフセット電圧（Ｍｓ１のオン抵抗値×定電流Ｉｓ）が、スイッチ素子Ｍｎに流れるインダクタ電流Ｉ_Lに応じて生じる電圧降下に加算され、出力信号「Ｊ」として出力される。すなわち、レベルシフト回路１１の出力信号「Ｊ」がインダクタ電流Ｉ_Lの尺度となり、この信号「Ｊ」により順方向のインダクタ電流Ｉ_Lに対して負値となるスイッチ素子Ｍｎのドレイン端子電圧を間接的に第２の基準電圧、たとえば接地電位と比較する。

過電流検出回路５０のリセット回路１２は、２つのインバータ回路２１，２２とＮチャネル型のＦＥＴからなるスイッチ素子Ｍｓ２とから構成されている。インバータ回路２１は、デッドタイム生成回路９のドライバ回路３側の出力端子と接続され、信号「Ｆ」が供給されるとともに、インバータ回路２１の出力信号「Ｇ」がコンパレータ回路１３の「＋」側入力端子に出力されている。

また、インバータ回路２２の入力端子はスイッチ素子Ｍｎのゲート端子と接続され、その出力端子はスイッチ素子Ｍｓ２のゲート端子に接続されている。スイッチ素子Ｍｓ２はドレイン端子がコンパレータ回路１３の「−」側入力端子と接続され、そのソース端子が接地されている。したがって、レベルシフト回路１１では、定電流源１９の定電流Ｉｓがスイッチ素子Ｍｓ１に流れることで生成されるオフセット電圧Ｖｓがスイッチ素子Ｍｎのドレイン端子電圧に加算され、コンパレータ回路１３においてスイッチ素子Ｍｎに流れるインダクタ電流Ｉ_Lの電流値に対応する電圧信号「Ｊ」を接地電位と比較できる。

図４は、図３に示すＤＣ−ＤＣコンバータの各部の信号波形を示すタイミング図である。
同図（ａ）には、電流制御発振回路７の出力信号「Ａ」の波形を示す。また、同図（ｂ）および（ｃ）には、電流制御発振回路７の２つのインバータ回路１４，１５の出力信号「Ｂ」と「Ｃ」を示す。

電流制御発振回路７では、誤差増幅回路６のトランスコンダクタンスアンプの出力である引き込み電流に応じて変化する周期で、電流制御発振回路７の出力信号「Ａ」を、ヒゲ状のパルス信号としてパルス生成回路８に供給している。すなわち、出力信号「Ａ」は、負荷回路４が軽負荷であって出力電圧Ｖｏｕｔが高くなるほどトランスコンダクタンスアンプの引き込み電流が小さくなるから、その周期が長くなる。反対に負荷回路４が重負荷になると、その逆に周期は短くなる。パルス生成回路８では、このパルス信号のパルス幅を所定の長さに延長することで、同図（ｄ）に示すような所定のオン時間を有するＰＦＭ信号（出力信号「Ｄ」）を生成している。

デッドタイム生成回路９には出力信号「Ｄ」が供給され、出力段２０の２つのスイッチ素子Ｍｐ，Ｍｎを交互に導通・遮断制御するような出力信号「Ｅ」と「Ｆ」を、図４（ｅ）および（ｆ）に示すタイミングで生成している。この出力信号「Ｅ」の「Ｔｏｎ」期間には、出力段２０のスイッチ素子Ｍｐが導通制御状態となり、そのとき、出力信号「Ｆ」によって、他方のスイッチ素子Ｍｎが遮断制御状態となる。スイッチ素子Ｍｎを遮断制御状態とする出力信号「Ｆ」により、過電流検出回路５０のリセット回路１２が作動して、その出力信号「Ｇ」がＨ（ハイ）レベルに、出力信号「Ｊ」がＬ（ロー）レベルとなり、過電流検出回路５０の出力信号「Ｋ」はＨレベルにセットされ、リセット状態となる。その後、スイッチ素子Ｍｎが導通制御状態となるオフ期間「Ｔｏｆｆ」では、スイッチ素子Ｍｐが遮断制御状態となり、インダクタ電流Ｉ_Lが減少しはじめる。

このとき、図４（ｇ）に示すように、インバータ回路２１の出力信号「Ｇ」およびインバータ回路２２の出力信号がＬレベルとなり、リセット状態は解消される。そして、レベルシフト回路１１の出力信号「Ｊ」が接地電位を上回るまで、コンパレータ回路１３の出力信号「Ｋ」のＨレベルが継続するため、電流制御発振回路７からのパルスの出力がそれまで延期され、スイッチ素子Ｍｎの導通制御状態およびスイッチ素子Ｍｐの遮断制御状態が継続される。レベルシフト回路１１の出力信号「Ｊ」が接地電位を上回るとコンパレータ回路１３の出力信号「Ｋ」がＬレベルとなり、リングオシレータの発振動作が許されて次のスイッチング周期に移行する。

以上に説明したように、この発明のＤＣ−ＤＣコンバータでは、インダクタ電流Ｉ_Lのボトム電流値（Ｉｂ）を制限することによって、出力電圧が低下したときに、過電流検出動作に遅延があっても過電流制限不能に陥るおそれがない。

また、ＤＣ−ＤＣコンバータのＰＦＭ制御回路１０を構成する発振回路７として、誤差増幅回路６の出力信号である引き込み電流をカレントミラー回路によりコピーした電流でコンデンサＣ１を充電し、コンデンサＣ１の充電電圧がインバータ回路１５の閾値電圧に達するまでの時間により発振周期を定める電流制御発振回路の例を示したが、電流制御発振回路だけに限られない。例えば、誤差増幅回路を、オペアンプを用いたものにする、あるいは図３に示す誤差増幅回路６の電流出力を抵抗等により電圧信号に変換することにより電圧出力タイプのものにして、その出力電圧を基にして発振周波数が制御される電圧制御発振器（Voltage Controlled Oscillator）をＤＣ−ＤＣコンバータに適用することもできる。

この発明のＤＣ−ＤＣコンバータの原理的な構成を示すブロック図である。 出力電圧Ｖｏｕｔが大きい場合と小さい場合とで、この発明のＤＣ−ＤＣコンバータにおいて、過電流保護機能が作動している状態でのインダクタ電流の大きさの変化を示す図である。 実施の形態に係るＤＣ−ＤＣコンバータを示す回路図である。 図３に示すＤＣ−ＤＣコンバータの各部の信号波形を示すタイミング図である。 インダクタ電流のピーク制限によって過電流保護を行う、従来のＤＣ−ＤＣコンバータの一例を示す図である。 出力電圧Ｖｏｕｔが大きい場合と小さい場合とで、従来のＤＣ−ＤＣコンバータの過電流保護機能が作動している状態で、インダクタ電流がそれぞれどのように変化するかを示す図である。

符号の説明

１ スイッチング制御回路
２，３ ドライバ回路
４ 負荷回路
６ 誤差増幅回路
７ 電流制御発振回路
８ パルス生成回路
９ デッドタイム生成回路
１０ ＰＦＭ制御回路
１１ レベルシフト回路
１２ リセット回路
１３ コンパレータ回路
２０ 出力段
５０ 過電流検出回路
Ｍｐ，Ｍｎ スイッチ素子

Claims (5)

1. 入力電源の高電位側に接続される第１スイッチ素子、
   前記第１スイッチ素子と直列に接続され入力電源の低電位側に接続される第２スイッチ素子、
   前記第１スイッチ素子と前記第２スイッチ素子の接続点に接続され負荷回路に平滑出力電圧を供給するインダクタと平滑容量からなるフィルタ回路、
   前記負荷回路の出力電圧を検出して負帰還信号を出力する電圧検出回路、
   前記負帰還信号と第１の基準電圧を比較増幅して前記第１スイッチ素子および前記第２スイッチ素子をスイッチングする制御信号を出力する制御回路、
   および前記制御信号により前記第１スイッチ素子と前記第２スイッチ素子を交互に導通・遮断制御するドライバ回路、
   を備えたＤＣ−ＤＣコンバータにおいて、
   前記第２スイッチ素子の導通制御時に、前記第２スイッチ素子での電圧降下を第２の基準電圧と比較することによって前記インダクタに流れるインダクタ電流を検出し、前記インダクタ電流が所定の大きさまで低減したか否かを判定する過電流検出手段と、
   前記過電流検出手段で前記インダクタ電流が前記所定の大きさに低減したと判定されるまで前記第１スイッチ素子の遮断制御時間を延長するように、前記制御信号のスイッチングタイミングを変更するタイミング変更手段と、
   を有し、
   前記過電流検出手段は、
   前記第２スイッチ素子のドレイン・ソース間電圧に所定の電圧を加算して出力するレベルシフト回路と、
   前記第２スイッチ素子の遮断制御時に前記レベルシフト回路からの出力信号を所定値に固定するリセット回路と、
   前記第２スイッチ素子の導通制御時に前記レベルシフト回路からの出力信号電圧が前記第２の基準電圧に到達したかどうかを判定する判定回路と、
   を備えたことを特徴とするＤＣ−ＤＣコンバータ。
2. 前記制御回路は、
   前記負帰還信号と前記第１の基準電圧の誤差を増幅する誤差増幅回路と、
   前記誤差増幅回路の出力に応じた発振周波数のパルス信号を生成する発振回路と、
   前記パルス信号に基づいて前記制御信号を生成するパルス生成回路を備え、
   前記パルス生成回路では、前記第１スイッチ素子に対する導通制御時間を固定するとともに、その遮断制御時間を延長変更可能としたことを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。
3. 前記タイミング変更手段は、前記過電流検出手段において前記インダクタ電流が前記所定の大きさ以上であると判定されている間、前記発振回路の発振動作を停止制御するようにしたことを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
4. 前記発振回路は、リングオシレータであることを特徴とする請求項２記載のＤＣ−ＤＣコンバータ。
5. 前記制御回路と前記ドライバ回路の間には、前記第１スイッチ素子と前記第２スイッチ素子を同時に遮断制御するデッドタイムを設定するデッドタイム生成回路が接続されていることを特徴とする請求項１ないし４のいずれかに記載のＤＣ−ＤＣコンバータ。

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