CN105470243B - 半导体装置 - Google Patents

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Abstract

本发明公开了一种半导体装置。防止相对的两个半导体芯片之间的介质击穿，以提高半导体装置的可靠性。第一半导体芯片具有包括多个布线层的布线结构、形成在该布线结构中的第一线圈、和形成在该布线结构之上的绝缘膜。第二半导体芯片具有包括多个布线层的布线结构、形成在该布线结构中的第二线圈、和形成在该布线结构之上的绝缘膜。第一半导体芯片和第二半导体芯片隔着绝缘片一个堆叠在另一个之上，第一半导体芯片的绝缘膜和第二半导体芯片的绝缘膜彼此面对。第一线圈和第二线圈彼此磁耦合。然后，在每个第一和第二半导体芯片中，在最上层布线层处形成导线和伪导线。

Description

半导体装置
相关申请的交叉引用
通过引用将2014年9月29日提交的日本专利申请No.2014-199405的公开，包括说明书、附图和摘要，整体并入在此。
技术领域
本发明涉及一种半导体装置，并优选适用于，例如，由每个其中形成有电感器的相对地布置的两个半导体芯片形成的半导体装置。
背景技术
作为在要从彼此输入的电信号的电势不同的两个电路之间传输电信号的技术，有一种使用光耦合器的技术。光耦合器具有诸如发光二极管的发光射元件，以及诸如光电晶体管(phototransistor)的光接收元件。因此，光耦合器在发光射元件处将接收到的电信号转换成光，而在光接收元件处将该光返回为电信号，从而传输电信号。
相反，已经开发了在两个电感器之间建立磁耦合(电感耦合)从而传输电信号的技术。
日本未经审查的专利申请公开No.Hei(平)11(1999)-219824(专利文件1)公开了一种关于表面安装型平衡变压器的技术。
在日本未经审查的专利申请公开No.2011-54800(专利文件2)中，公开了一种关于半导体装置技术，其中在第一半导体芯片和第二半导体芯片中分别形成电感器，并使用电感器的电感耦合来执行芯片之间的信号传输。然后，在专利文件2中，它描述了也可以在两个半导体芯片之间设置绝缘粘合层。
[专利文献]
[专利文献1]
日本未经审查的专利申请公开No.Hei(平)11(1999)-219824
[专利文献2]
日本未经审查的专利申请公开No.2011-54800
概述
在一种半导体装置中，两个半导体芯片每个都包括其中形成的电感器，两个半导体芯片被彼此相对地布置，并通过磁耦合传输电信号；在这样的半导体装置中，在芯片之间可能引起电介质击穿。
从本说明书和附图的描述，其他目的和新颖的特征将是明显的。
根据一个实施例，一种半导体装置具有隔着绝缘片一个堆叠在另一个之上的第一半导体芯片和第二半导体芯片。所述第一半导体芯片具有：包括一层或多层布线层的第一布线结构，在所述第一布线结构中形成的第一线圈，以及在所述第一布线结构之上形成的第一绝缘膜。所述第二半导体芯片具有：包括一层或多层布线层的第二布线结构，在所述第二布线结构中形成的第二线圈，以及在所述第二布线结构之上形成的第二绝缘膜。所述第一半导体芯片和所述第二半导体芯片隔着绝缘片一个堆叠在另一个之上，所述第一半导体芯片的第一绝缘膜和所述第二半导体芯片的第二绝缘膜彼此相对。所述第一线圈和所述第二线圈彼此磁耦合。然后，在所述第一布线结构的最上层布线层的第一最上层布线层处形成第一导线和第一伪导线(dummy wire)，并在所述第二布线结构的最上层布线层的第二最上层布线层处形成第二导线和第二伪导线。
根据一个实施例，能够提高半导体装置的可靠性。
附图简要描述
图1是示出使用一个实施例的半导体装置的电子装置的一个示例的电路图；
图2是示出信号传输示例的说明性视图；
图3是一个实施例的半导体封装件的顶视图；
图4是图3的半导体封装件的平面透视图；
图5是图3的半导体封装件的平面透视图；
图6是图3的半导体封装件的平面透视图；
图7是图3的半导体封装件的平面透视图；
图8是图3的半导体封装件的平面透视图；
图9是图3的半导体封装件的截面图；
图10是图3的半导体封装件的截面图；
图11是在制造步骤期间的图3的半导体封装件的截面图；
图12是在图11后的制造步骤期间的半导体封装件的截面图；
图13是在图12后的制造步骤期间的半导体封装件的截面图；
图14是在图13后的制造步骤期间的半导体封装件的截面图；
图15是在图14后的制造步骤期间的半导体封装件的截面图；
图16是在图15后的制造步骤期间的半导体封装件的截面图；
图17是示出一个实施例的半导体装置的电子系统的一个示例的示意图；
图18是一个实施例的半导体芯片的截面图；
图19是一个实施例的半导体装置的平面图；
图20是在制造步骤期间的一个实施例的半导体芯片的截面图；
图21是在图20后的制造步骤期间的半导体芯片的截面图；
图22是在图21后的制造步骤期间的半导体芯片的截面图；
图23是在图22后的制造步骤期间的半导体芯片的截面图；
图24是在图23后的制造步骤期间的半导体芯片的截面图；
图25是在图24后的制造步骤期间的半导体芯片的截面图；
图26是在图25后的制造步骤期间的半导体芯片的截面图；
图27是在图26后的制造步骤期间的半导体芯片的截面图；
图28是在图27后的制造步骤期间的半导体芯片的截面图；
图29是在图28后的制造步骤期间的半导体芯片的截面图；
图30是在图29后的制造步骤期间的半导体芯片的截面图；
图31是在图30后的制造步骤期间的半导体芯片的截面图；
图32是在图31后的制造步骤期间的半导体芯片的截面图；
图33是示出放大的图9的半导体封装件的一部分的部分放大截面图；
图34是一个研究示例的半导体芯片的截面图；
图35是所述研究示例的半导体芯片的平面图；
图36A和36B每个是用于说明台阶差的形成的说明性视图；
图37A和37B每个是用于说明台阶差的形成的说明性视图；
图38是示出当所述研究示例的半导体芯片被应用到图9的半导体封装件的半导体芯片时的放大的半导体封装件的一部分的部分放大截面图；
图39是图38的部分放大截面图；
图40是示出金属图案之间的距离和绝缘膜的台阶差的大小之间的相关性的一个示例的图；
图41是另一个实施例的半导体芯片的平面图；
图42是所述另一个实施例的半导体芯片的截面图；
图43是示出当图42的半导体芯片被应用到图9的半导体封装件的半导体芯片时的放大的半导体封装件的一部分的部分放大截面图；
图44是又一个实施例的半导体芯片的截面图；和
图45是所述又一个实施例的半导体芯片的平面图。
具体实施方式
在下面实施例的描述中，在需要时，为了方便，可以用多个分开的部分或实施方式来描述实施例。然而，除非另有说明，否则这些并不是彼此独立的，而是处于这样的关系中：一个可以是另一个的一部分或全部的修改的示例、细节、补充说明等。另外，在下面所描述的实施例中，当提到元素项的数字等(包括，数、数值、量、范围等)时，除非另有说明，否则该元素项的数字等并不限于特定数字，而是可以大于或小于该特定数字，除了在原理上该数字显然限于该特定数字的情况或除了情况。此外，在下面的实施例中，不用说，组成元素项(包括元件步骤等)并非总是必要的，除非另有说明，并除了在原理上它们明显被认为是必要的。类似地，在下面的实施例中，当提到组成元素项等的形状、位置关系等时，这被理解为：它们包括与所述形状等基本相似或类似的那些，除非另有说明，并且除非在原理上明显被认为相反或者某些例外情况。这也适用于上面所描述的数值和范围。
下面，将参照附图详细地描述实施例。顺便提及，在用于描述下面的实施例的所有附图中，具有相同功能的那些被给出了相同的参考标记和标号，并省略了对其重复描述。另外，在下面的实施例中，原则上将不重复关于相同或类似部分的描述，除非需要。
此外，在实施例中使用的附图中，为了便于理解附图，即使在截面图中也可能省略影线。另一方面，为了便于理解附图，即使在平面图中也可能添加影线。
第一实施例
<关于电路配置>
图1是示出使用一个实施例的半导体装置的电子装置(半导体装置)的一个示例的电路图。顺便提及，在图1中，被虚线围绕的部分形成在半导体芯片CP1中，被交替的长短划线围绕的部分形成在半导体芯片CP2中，而被双点划线围绕的部分形成在半导体封装件PKG中。
图1所示的电子装置包括半导体封装件(半导体装置)PKG，其内部包括半导体芯片(半导体装置)CP1和CP2。在半导体芯片CP1中，形成有发送电路TX1和接收电路RX2。在半导体芯片CP2中，形成有接收电路RX1、发送电路TX2和驱动电路DR。另外，图1所示的电子装置还具有控制电路CC。控制电路CC形成在设置在半导体封装件PKG外部的独立的半导体芯片中。
发送电路TX1和接收电路RX1每个是用于将来自控制电路CC的控制信号传输到驱动电路DR的电路。而发送电路TX2和接收电路RX2每个是用于将来自驱动电路DR的信号发送至控制电路CC的电路。控制电路CC控制或驱动驱动电路DR。驱动电路DR驱动负载LOD。半导体芯片CP1和CP2包括在半导体封装件PKG内部。负载LOD设置在半导体封装件PKG的外部。
半导体芯片1中的电路(包括发送电路TX1和接收电路RX2)被供应有电源电压VCC1，并通过地电压GND1接地。而半导体芯片CP2的电路(包括发送电路TX2和接收电路RX1)被供应有电源电压VCC2，并通过地电压GND2接地。电源电压VCC1和电源电压VCC2可以是彼此相等的电压，或者也可以是不同的电压。类似地，地电压GND1和接地电压GND2也可以是彼此相等的电压，或者也可以是不同的电压。
由磁耦合(电感性耦合)的线圈(电感器)CL1a和CL1b形成的变压器(换能器、磁耦合元件或电磁耦合元件)TR1设置在发送电路TX1和接收电路RX1之间。因此，信号可以从发送电路TX1经由变压器TR1(即，经由磁耦合线圈CL1a和CL1b)传输到接收电路RX1。因此，在半导体芯片CP2中的接收电路RX1可以接收从半导体芯片CP1中的发送单元TX1发送的信号。因此，控制电路CC可以经由发送电路TX1、变压器TR1和接收电路RX1发送信号(控制信号)至驱动电路DR。
形成变压器TR1的线圈CL1a和CL1b中，线圈CL1a形成在半导体芯片CP1中，而线圈CL1b形成在半导体芯片CP2中。即，变压器TR1由形成在半导体芯片CP1中的线圈CL1a和形成在半导体芯片CP2中的线圈CL1b形成。线圈CL1a和线圈CL1b也可以每个被视为电感器。而变压器TR1也可以被视为磁耦合元件。
由磁耦合(电感耦合)的线圈(电感器)CL2a和CL2b形成的变压器(换能器、磁耦合元件或电磁耦合元件)TR2设置在发送电路TX2和接收电路RX2之间。因此，信号可以从发送电路TX2经由变压器TR2(即，经由磁耦合的线圈CL2a和CL2b)传输到接收电路RX2。因此，半导体芯片CP1中的接收电路RX2可以接收从半导体芯片CP2中的发送单元TX2发送的信号。因此，驱动电路DR可以经由发送电路TX2、变压器TR2和接收电路RX2发送信号至控制电路CC。
形成变压器TR2的线圈CL2b和CL2a中，线圈CL2a形成在半导体芯片CP1中，而线圈CL2b形成在半导体芯片CP2中。即，变压器TR2由形成在半导体芯片CP1中的线圈CL2a和形成在半导体芯片CP2中的线圈CL2b形成。线圈CL2b和线圈CL2a也可以每个被视为电感器。而变压器TR2也可以被视为磁耦合元件。
变压器TR1由形成在半导体芯片CP1中的线圈CL1a和形成在半导体芯片CP2中的线圈CL1b形成。线圈CL1a和线圈CL1b不是通过导体连接，而是彼此磁耦合。出于这个原因，当电流通过线圈CL1a时，根据电流的变化在线圈CL1b中产生感应电动势，使得感应电流从其通过。线圈CL1a是初级线圈，而线圈CL1b是次级线圈。用此，信号从发送电路TX1传输到变压器TR1的线圈CL1a(初级线圈)，从而通过电流。在变压器TR1的线圈CL1b(次级线圈)中相应地产生的感应电流(或感应电动势)由接收电路RX1来检测(接收)。因而，接收电路RX1可以接收响应于从发送电路TX1发送的信号的信号。
变压器TR2由形成在半导体芯片CP2中的线圈CL2b和形成在半导体芯片CP1中的线圈CL2a形成。线圈CL2b和线圈CL2a不是通过导体连接，而是彼此磁耦合。出于这个原因，当电流通过线圈CL2b时，根据电流的变化在线圈CL2a中产生感应电动势，使得感应电流从其通过。线圈CL2b是初级线圈，而线圈CL2a是次级线圈。利用此，信号从发送电路TX2被发送到变压器TR2的线圈CL2b(初级线圈)，从而通过电流。在变压器TR2的线圈CL2a(次级线圈)中相应地产生的感应电流(或感应电动势)由接收电路RX2来检测(接收)。因此，接收电路RX2可以接收响应于从发送电路TX2发送的信号的信号。
通过从发送电路TX1经由变压器TR1到接收电路RX1的路径，以及从发送电路TX2经由变压器TR2到接收电路RX2的路径，在半导体芯片CP1和半导体芯片CP2之间执行信号的发送和接收。即，由发送电路TX1发送的信号被接收电路RX1接收。从发送电路TX2发送的信号被接收电路RX2接收。因此，可以在半导体芯片CP1和半导体芯片CP2之间执行信号的发送和接收。如上所述，对于从发送电路TX1到接收电路RX1的信号的传输，插入了变压器TR1(即，磁耦合的线圈CL1a和CL1b)。而对于从发送电路TX2到接收电路RX2的信号的传输，插入了变压器TR2(即，磁耦合的线圈CL2b和CL2a)。驱动电路DR可以响应于从半导体芯片CP1发送到半导体芯片CP2的信号(即，从发送电路TX1经由变压器TR1发送到接收电路RX1的信号)驱动负载LOD。根据期望的用途，负载LOD可以包括各种负载。其示例可以包括电机和用于电机驱动的逆变器。
半导体芯片CP1和半导体芯片CP2在电平(参考电位)上彼此不同。例如，半导体芯片CP1经由后面说明的导线BW、引线LD等耦接到具有以低电压(例如，几V到几十V)操作或驱动的电路(例如，控制电路CC)的低电压区。而半导体芯片CP2经由后面介绍的导线BW、引线LD等耦接到具有以较高电压(例如，100V或更高)操作或驱动的电路(例如，负载LOD)的高电压区。然而，半导体芯片CP1和CP2之间的信号的传输是通过变压器TR1和TR2进行的。这使得能够实现在不同电压的电路之间的信号的传输。
在变压器TR1或TR2中，在初级线圈和次级线圈之间可能会引起大的电位差。反过来说，由于可能会引起大的电位差，因此，初级线圈和二次线圈没有通过导体连接，而是彼此磁耦合，以用于信号传输。出于这个原因，对于变压器TR1的形成，将线圈CL1a与线圈CL1b之间的电介质击穿电压最大化。这对提高其内包括半导体芯片CP1和CP2的半导体封装件PKG或使用半导体封装件PKG的电子装置的可靠性是重要的。而对于变压器TR2的形成，线圈CL2a与线圈CL2b之间的电介质击穿电压被最大化。这对提高其内包括半导体芯片CP1和CP2的半导体封装件PKG或使用该半导体封装件的电子装置的可靠性是重要的。
顺便提及，图1示出了控制电路CC被包括在半导体芯片CP1和CP2之外的半导体芯片内的情况。然而，作为另一种形式，控制电路CC也可以被包括在半导体芯片CP1内。此外，图1示出了驱动电路DR被包括在半导体芯片CP2内的情况。然而，作为另一种形式，驱动电路DR也可以被包括在半导体芯片CP1和CP2以外的半导体芯片内。
<关于信号传输示例>
图2示出了信号传输示例的说明性视图。
发送电路TX1提取出输入到发送电路TX1的方波信号SG1的边缘部分，并产生具有给定脉冲宽度的信号SG2，并将信号SG2发送到变压器TR1的线圈CL1a(初级线圈)。当由信号SG2导致的电流通过变压器TR1的线圈CL1a(初级线圈)时，通过感应电动势，响应于此的信号SG3流过变压器TR1的线圈CL1b(次级线圈)。信号SG3被接收电路RX1放大，并进一步被调制成方波，使得方波信号SG4从接收电路RX1输出。结果，响应于输入到发送电路TX1的信号SG1的信号SG4可以从接收电路RX1输出。以这种方式，信号从发送电路TX1传输到接收电路RX1。从发送电路TX2到接收电路RX2的信号传输也可以以同样的方式进行。
图2示出了从发送电路到接收电路的信号的传输的一个示例。然而，该示例并不是排他性的，而是可以进行多种多样的改变。对于该过程而言，只有信号通过磁耦合的线圈(初级线圈和二次线圈)传输是必要的。
<关于半导体封装件的配置示例>
下面，将给出本实施例的半导体封装件的配置示例的描述。顺便提及，半导体封装件也可以被视为半导体装置。
图3至8每个是示出本实施例的半导体封装件(半导体装置)PKG的平面图。图9和10每个是示出本实施例的半导体封装件PKG的截面图。顺便提及，在图3至8中：图3是半导体封装件PKG的顶视图(顶面侧平面图)；图4至7每个是从其顶面侧透过看到的半导体封装件PKG的平面透视图；并图8是从其底面侧透过看到的半导体封装件PKG的平面透视图。在图4中，密封树脂部件MR被看透，并且密封树脂部件的外部形状(外周)用双点划线来指示。图5与通过从图4去除半导体芯片CP2和导线BW得到的平面透视图对应。图6与通过进一步从图5去除绝缘片ZS得到的平面透视图对应。图7与通过进一步从图6去除半导体芯片CP1得到的平面透视图对应。而在图8中，如图4中那样，密封树脂部件被看透，并且密封树脂部件的外部形状(外周)用双点划线来指示。然而，看半导体封装件PKG的方向在图8和图4中是相对的。而沿着图3和4的每个线A-A的截面图大致与图9对应。沿着图3和4的每个线B-B的截面图大致与图10对应。
图3至10中所述的半导体封装件PKG是包括半导体芯片CP1和CP2的半导体封装件。下面，将具体描述半导体封装件PKG的配置。
图3至10中所示的半导体封装件PKG具有：半导体芯片CP1和CP2，用于在其上安装半导体芯片CP1的片芯垫盘(die pad)DP，多个引线LD，设置在半导体芯片CP1和CP2之间的绝缘片ZS，用于在半导体芯片CP1和引线LD之间以及在半导体芯片CP2和引线LD之间建立耦接的多个导线BW，以及用于密封这些的树脂部件MR。
作为密封件的密封树脂部件(密封件、密封树脂或密封体)MR由树脂材料(诸如，热固性树脂材料)形成，也可以包含填充物等。密封树脂部件MR密封(并电和机械地保护)半导体芯片CP1和CP2、片芯垫盘DP、绝缘片ZS、多个引线LD、以及多个线BW。例如，密封树脂部件MR可以跨其厚度地在平面配置(外部形状配置)中以矩形形状(四方形状)。
在半导体芯片CP1的前表面(其是半导体芯片CP1的元件形成侧上的主表面)处，形成多个垫盘(垫盘电极或接合垫盘)PD1。所述多个垫盘是半导体芯片CP1的外部耦接端子。半导体芯片CP1的每个垫盘PD1与形成在半导体芯片CP1内部的半导体集成电路(例如，发送电路TX1或接收电路RX2)电耦接。
在半导体芯片CP2的前表面(其是半导体芯片CP2的元件形成侧上的主表面)处，形成了多个垫盘PD2。所述多个垫盘是半导体芯片CP2的外部耦接端子。半导体芯片CP2的每个垫盘PD2与形成在半导体芯片CP2内部的半导体集成电路(例如，发送电路TX2、接收电路RX1、或驱动电路DR)电耦接。
顺便提及，在半导体芯片CP1中，其上形成垫盘PD1的一侧上的主表面被称为半导体芯片CP1的前表面，与其相对的主表面被称为半导体芯片CP1的背表面。而在半导体芯片CP2中，其上形成垫盘PD2的一侧上的主表面被称为半导体芯片CP2的前表面，与其相对的主表面被称为半导体芯片CP2的背表面。半导体芯片CP1和CP2的各自的前表面分别主要由后面介绍的绝缘膜PA的顶表面形成。
半导体芯片CP1安装(布置)在片芯垫盘DP(其作为芯片安装部件)的顶表面之上，使得半导体芯片CP1的前表面朝上，而半导体芯片CP1的背表面面对片芯垫盘DP的顶表面。半导体芯片CP1的背表面经由片芯接合材料(粘合材料)DB被接合并固着到片芯垫盘DP的顶表面。
半导体芯片CP2隔着绝缘片(绝缘粘合片)ZS安装(布置)在半导体芯片CP1的前表面之上，使得半导体芯片CP2的前表面面向半导体芯片CP1的前表面。即，半导体芯片CP2安装(布置)在半导体芯片CP1的前表面之上，使得半导体芯片CP2的前表面面向半导体芯片CP1的前表面侧，并半导体芯片CP2的背表面朝上。绝缘片ZS插入在半导体芯片CP2(的前表面)和半导体芯片CP1(的后表面)之间。半导体芯片CP1和半导体芯片CP2以设置在其间的绝缘片ZS厚度彼此隔开，并彼此电绝缘。
在平面图中，半导体芯片CP1和半导体芯片CP2彼此部分地重叠。在重叠区域中，绝缘片ZS设置在半导体芯片CP2(的前表面)和半导体芯片CP1(的前表面)之间。即，在平面图中，不是半导体芯片CP1的整个前表面与半导体芯片CP2重叠，此外，不是半导体芯片CP2的整个前表面与半导体芯片CP1重叠。在平面图中，半导体芯片CP1具有与半导体芯片CP2重叠的区域和不重叠的区域。另一方面，在平面图中，半导体芯片CP2具有与半导体芯片CP1重叠的区域和不重叠的区域。顺便提及，平面图对应于基本与半导体芯片CP1的主表面或半导体芯片CP2的主表面平行或与二者平行的平面的视图的情况。
半导体芯片CP1具有多个垫盘PD1。在平面图中，所述多个垫盘PD1被布置在半导体芯片CP1的前表面的与半导体芯片CP2不重叠的区域中。出于这个原因，设置在半导体芯片CP1处的多个垫盘PD1未被绝缘片ZS覆盖。另一方面，半导体芯片CP2具有多个垫盘PD2。在平面图中，所述多个垫盘PD2被布置在半导体芯片CP2的前表面的与半导体芯片CP1不重叠的区域中。出于这个原因，设置在半导体芯片CP2处的多个垫盘PD2未被绝缘片ZS覆盖。
从另一个角度来看，半导体芯片CP1的前表面具有面对和不面对半导体芯片CP2的前表面的区域。设置在半导体芯片CP1的前表面处的多个垫盘PD1被布置在半导体芯片CP1的前表面的不面对半导体芯片CP2的前表面的区域中。于是，设置在半导体芯片CP1处的多个垫盘PD1未被绝缘片ZS覆盖。另一方面，半导体芯片CP2的前表面具有面对和不面对半导体芯片CP1的前表面的区域。设置在半导体芯片CP2的前表面处的多个垫盘PD1被布置在半导体芯片CP2的前表面的不面对半导体芯片CP1的前表面的区域中。于是，设置在半导体芯片CP2处的多个垫盘PD2不被绝缘片ZS覆盖。
换句话说，半导体芯片CP1具有不面对半导体芯片CP2并且与绝缘片ZS不重叠的区域。多个垫盘PD1被布置在该区域(不面对半导体芯片CP2并且与绝缘片ZS不重叠的区域)中。另一方面，半导体芯片CP2具有不面对半导体芯片CP1并且与绝缘片ZS不重叠的区域。多个垫盘PD2被布置在该区域(不面对半导体芯片CP1并且与绝缘片ZS不重叠的区域)中。
包括在半导体芯片CP1中的多个垫盘PD1与半导体芯片CP2不重叠(不面对)，并且不被绝缘片ZS覆盖。这使得每个导线BW能够耦接到各垫盘PD1。另一方面，包括在半导体芯片CP2中的多个垫盘PD2与半导体芯片CP1不重叠(不面对)，并且不被绝缘片ZS覆盖。这使得每个导线BW能够耦接到各垫盘PD2。
绝缘片ZS是由绝缘材料形成的片状(膜状)构件。绝缘片ZS有粘附性。例如，对于其可以使用DAF(片芯附接膜)。在位置彼此相对的绝缘片ZS的主表面中，半导体芯片CP1的前表面被接合到一个主表面，而半导体芯片CP2的前表面被接合到另一个主表面。出于这个原因，绝缘片ZS也具有接合或固定半导体芯片CP1和半导体芯片CP2的功能。
作为用于绝缘片ZS的材料，例如，可以使用热固性树脂或热塑性树脂。其中，热塑性树脂更优选用作用于绝缘片ZS的材料。半导体芯片CP1和半导体芯片CP2以绝缘片ZS设置在其间的方式一个堆叠在另一个之上。在热塑性树脂被用作绝缘片ZS的材料时，与在热固性树脂被用作绝缘片ZS的材料时相比，绝缘片ZS的厚度更小可能地从初始厚度变化。出于这个原因，在热塑性树脂被用作用于绝缘片ZS的材料时，与热固性树脂被用作用于绝缘片ZS的材料时相比，半导体芯片CP1和半导体芯片CP2之间的电介质击穿电压更能够被保证。
引线LD由导体形成，并优选由金属材料(诸如铜(Cu)或铜合金)形成。每个引线LD由以下形成：作为位于密封树脂部件MR中的引线LD的部分的内引线部，以及作为位于密封树脂部件MR外部的引线LD的部分的外引线部。引线LD的外引线部从密封树脂部件MR的侧表面突出至密封树脂部件MR的外部。邻近的引线LD的内引线部之间的间隙填充有形成密封树脂部件MR的材料。每个引线LD的外引线部可以作为半导体封装件PKG的外部耦接端子部件(外部端子)。每个引线LD的外引线部被弯曲，以使得外引线部的末端附近的底表面略低于密封树脂部件MR的底表面。
作为另一种形式，每个引线LD的外引线部也可以不弯曲。在该情况下，每个引线LD的外引线部可被允许从密封树脂部件MR的侧表面突出，并在与密封树脂部件MR的底表面或顶表面平行的方向上延伸。
在半导体芯片CP1的前表面处的相应垫盘PD1和在半导体芯片CP2的前表面处的相应垫盘PD2分别经由导线BW(每个都是导电耦接件)与相应引线LD的内引线部电耦接。
在此，在包括在半导体封装件PKG中的多个引线LD中，分别经由导线BW与半导体芯片CP1的垫盘PD1电耦接的引线LD每一个被给定参考符号和数字LD1，并被称为引线LD1。而在包括在半导体封装件PKG中的多个引线LD中，分别经由导线BW与半导体芯片CP2的垫盘PD2电耦接的引线LD每一个被给定参考符号和数字LD2，并被称为引线LD2。
即，在半导体芯片CP1的前表面处的每个垫盘PD1经由各导线BW与相应引线LD1的内引线部电耦接。在半导体芯片CP2的前表面处的每个垫盘PD2经由各导线BW与相应引线LD2的内引线部电耦接。换句话说，其一端耦接到半导体芯片CP1的前表面处的各垫盘PD1的导线BW的另一端耦接到各LD1的内引线部的顶表面。而其一端耦接到半导体芯片CP2的前表面处的各垫盘PD2的导线BW的另一端耦接到各LD2的内引线部的底表面。
顺便提及，半导体芯片CP1的垫盘PD1经由导线BW所耦接的引线LD1，以及半导体芯片CP2的垫盘PD2经由导线BW所耦接的引线LD2是相互不同的引线LD。此外，半导体芯片CP1的垫盘PD1和半导体芯片CP2的垫盘PD2不是经由导线BW彼此耦接的。出于这个原因，半导体芯片CP1的垫盘PD1不是经由导体与半导体芯片CP2的垫盘PD2耦接的。
在形成密封树脂部件MR的平面配置的矩形形状(四方形)处，多个引线LD1和多个引线LD2被布置在相对侧(侧表面)。
导线(接合线)BW是导电耦接件(耦接件)，更具体的是导线，并由诸如金(Au)线或铜(Cu)线的金属细线形成。导线BW被密封在密封树脂部件MR中，并且不从密封树脂部件MR露出。
如上所述，半导体芯片CP1和半导体芯片CP2跨绝缘片ZS彼此相对地布置，使得半导体芯片CP1的前表面和半导体芯片CP2的前表面彼此面对。另外，线圈CL1a和CL2a形成在半导体芯片CP1中，而线圈CL1b和CL2b形成在半导体芯片CP2中。在平面图中，形成在半导体芯片CP1中的线圈CL1a和形成在半导体芯片CP2中的线圈CL1b彼此重叠。在平面图中，形成在半导体芯片CP1中的线圈CL2a和形成在半导体芯片CP2中的线圈CL2b彼此重叠。即，半导体芯片CP1和半导体芯片CP2跨绝缘片ZS彼此相对地布置，使得形成在半导体芯片CP1中的线圈CL1a和形成在半导体芯片CP2中的线圈CL1b彼此面对，并使得形成在半导体芯片CP1中的线圈CL2a和形成在半导体芯片CP2中的线圈CL2b彼此面对。
形成在半导体芯片CP1中的线圈CL1a和形成在半导体芯片CP2中的线圈CL1b磁耦合(电感耦合)以形成变压器TR1。形成在半导体芯片CP1中的线圈CL2a和形成在半导体芯片CP2中的线圈CL2b磁耦合(电感耦合)以形成变压器TR2。
在半导体芯片CP1中的线圈CL1a与半导体芯片CP2中的线圈CL1b之间，设置有包括在半导体芯片CP1中的绝缘膜(对应于后面说明的绝缘膜PA)、包括在半导体芯片CP2中的绝缘膜(对应于后面说明的绝缘膜PA)、以及绝缘片ZS。而在半导体芯片CP1中的线圈CL2a与半导体芯片CP2中的线圈CL2b之间，设置有包括在半导体芯片CP1中的绝缘膜(对应于后面说明的绝缘膜PA)、包括在半导体芯片CP2中的绝缘膜(对应于后面说明的绝缘膜PA)、以及绝缘片ZS。出于这个原因，半导体芯片CP1中的线圈CL1a与半导体芯片CP2中的线圈CL1b不经由导体相互连接。另一方面，半导体芯片CP1中的线圈CL2a与半导体芯片CP2中的线圈CL2b不经由导体相互连接。
在半导体芯片CP1和半导体芯片CP2之间的电信号的传输仅通过变压器TR1和TR2来进行。即，只有从形成在半导体芯片CP1中的电路(发送电路TX1等)经由半导体芯片CP1中的线圈CL1a(初级线圈)和半导体芯片CP2中的线圈CL1b(次级线圈)通过电磁感应发送的信号被传输到半导体芯片CP2(接收电路RX1)。另一方面，只有从形成在半导体芯片CP2中的电路(发送电路TX2等)经由半导体芯片CP2中的线圈CL2b(初级线圈)和半导体芯片CP1中的线圈CL2a(次级线圈)通过电磁感应发送的信号被传输到半导体芯片CP1(接收电路RX1)。
下面，将参考图11至16描述半导体封装件PKG的制造步骤的一个示例。图11是在一制造步骤期间的半导体封装件PKG的截面图，并示出了与图9对应的截面。
半导体封装件PKG可以例如以下面的方式来制造。
即，首先，如图11所示，提供引线框架，所述引线框架包括接合到该引线框架的多个引线LD以及片芯垫盘DP。
然后，如图12所示，执行片芯接合步骤。结果，通过片芯接合材料(粘合材料)DB将半导体芯片CP1安装并接合在引线框架的片芯垫盘DP之上。在这一步骤中，用片芯接合材料DB将半导体芯片CP1的背表面接合到片芯垫盘DP的顶表面，使得半导体芯片CP1的背表面面对片芯垫盘DP的顶表面。
然后，如图13所示，以隔着绝缘片ZS的方式将半导体芯片CP2安装并固定在半导体芯片CP1的前表面之上，使得半导体芯片CP2的前表面面对半导体芯片CP1的前表面。在这一步骤中，在将绝缘片ZS接合到半导体芯片CP1的前表面后，可以将半导体芯片CP2安装在绝缘片ZS之上。替代地，在将绝缘片ZS接合到半导体芯片的CP2的前表面后，可以将绝缘片ZS的相对面(与半导体芯片CP1所接合的表面相对的表面)接合到半导体芯片CP1的前表面。
然后，如图14所示，执行导线接合步骤。结果，半导体芯片的CP1的多个垫盘PD1和半导体芯片CP2的多个垫盘PD2、以及多个引线LD分别经由多个导线BW相互耦接。在这一步骤中，例如，下面的过程是可接受的：经由多个导线BW将半导体芯片CP1的前表面处的多个垫盘PD1与多个引线LD1分别相互耦接；然后，将引线框架反过来，经由多个导线BW将半导体芯片CP2的前表面处的多个垫盘PD2与多个引线LD2分别相互耦接。替代地，下面的过程也是可能的：将用于半导体芯片CP1和半导体芯片CP2的导线接合的顺序颠倒；并首先，经由多个导线BW将半导体芯片CP2的前表面处的多个垫盘PD2与多个引线LD2分别相互耦接，随后倒置引线框架；以及经由多个导线BW将半导体芯片CP1的前表面处的多个垫盘PD1和多个引线LD1分别相互耦接。通过执行导线接合步骤，半导体芯片CP1的多个垫盘PD1经由多个导线BW与多个引线LD1分别电耦接。半导体芯片CP1的多个垫盘PD2经由多个其他导线BW与多个引线LD2分别电耦接。
然后，如图15所示，执行树脂密封步骤。这导致形成用于密封半导体芯片CP1和CP2、片芯垫盘DP、绝缘片ZS、所述多个引线LD、以及所述多个引线BW的密封树脂部件。
然后，其各自的内引线部被密封树脂部件密封的所述多个引线LD被切割并从引线框架的框架分离。然后，如图16所示，将所述多个引线LD的外引线部弯曲。以这种方式，可以制造半导体封装件PKG。替代地，可以不执行引线的弯曲。
顺便提及，这里，已经给出了对半导体封装件PKG中半导体芯片CP1被安装在片芯垫盘DP之上的情况的描述。然而，作为另一种形式，在半导体封装件PKG中，半导体芯片CP1和半导体芯片CP2可以交换。在这种情况下，半导体芯片CP2被安装在片芯垫盘DP之上。
此外，在这里，作为半导体封装件PKG的封装形式，已经描述了SOP(小外形封装)的情况作为一个示例。然而，本发明也适用于SOP以外的其他形式。
在这里，将给出对其中安装半导体封装件PKG的产品的使用示例的描述。其示例包括：汽车、诸如洗衣机等家用电器的电机控制部件、开关电源、照明控制器、光伏发电控制器、移动电话或移动通信设备。
例如，在汽车应用的情况下，半导体芯片CP1是要供应以低电压电源电压的低电压芯片。在这种情况下提供的电源电压是，例如，约5V。另一方面，驱动电路DR的驱动目标(诸如后面说明的逆变器INV)的电源电压是，例如，600V至1000V，或比这更高的电压。高电压可以从驱动目标(诸如后面说明的逆变器INV)供应给半导体芯片CP2。
<关于使用半导体装置的电子系统>
下面，将给出对使用本实施例的半导体封装件(半导体装置)PKG的电子系统(电子装置)的一个示例的描述。图17是示出使用本实施例的半导体封装件PKG的电子系统(电子装置)(这里，电动汽车系统)的一个示例的一个说明性视图(电路框图)。
图17所示的电子系统(这里，电动汽车系统)具有：电机MOT等的负载，逆变器(逆变电路)INV、电源BAT和控制部件(控制电路)CTC。作为电机MOT，例如，可以使用三相电机等。三相电机由相位不同的三相电压来驱动。半导体封装件PKG耦接在控制部件CTC和逆变器INV之间。
在图17的电子系统(这里，电动汽车系统)中，电源BAT经由继电器RY和转换器(升压转换器)CNV耦接到逆变器INV。因此，来自电源BAT的电压(电力)被供应到逆变器INV。转换器CNV设置在电源BAT和逆变器INV之间。因此，来自电源BAT的电压(直流电压)在转换器CNV处被转换(提升)成适于电机驱动的电压，并然后被供应到逆变器INV。继电器RY设置在电源BAT和转换器CNV之间。因此，电源BAT和转换器CNV之间的耦接可以通过继电器在耦接状态和截断状态之间切换。
此外，电机MOT被耦接到逆变器INV。因此，从电源BAT经由转换器CNV供应到逆变器INV的DC电流(DC电力)在逆变器INV处被转换为AC电压(AC电力)，并被供应到电机MOT。电机MOT由从逆变器INV供应的AC电压驱动。
电机可以转动(驱动)汽车等的轮胎(轮子)等。
例如，在混合动力汽车的情况下，电机MOT的输出轴和发动机ENG的输出轴通过动力传递机构BK合成。扭矩被传递到轮轴(axle)SJ。轮轴SJ经由差动器(differential)DF与驱动轮DTR一起操作。当需要大的驱动力时，或在其他情况下，电机MOT和发动机ENG一起被驱动。输出扭矩被功率传递机构BK合成，并经由轮轴SJ传递到驱动轮胎DTR。因此，驱动轮胎DTR可以被驱动。当不需要这么多的驱动力时(例如，当以给定的速度进行行驶时)，以及在其他情况下，发动机ENG被停止，并只有电机MOT可以驱动驱动轮胎DTR。此外，在混合动力汽车的情况下，除了电机MOT，也需要发动机ENG。而在没有发动机的电动汽车的情况下，可以省略发动机ENG。
控制部件(控制器)CTC经由半导体封装件PKG耦连到逆变器INV，从而控制部件CTC控制逆变器INV。即，DC电压(DC电力)从电源BAT被供应到逆变器INV，并被由控制部件CTC控制的逆变器INV转换成供应到电机MOT的AC电压(AC电力)。因此，电机MOT可以被驱动。控制部件CTC由，例如，ECU(电子控制单元)形成，并且其中包括诸如MCU(微控制器单元)的半导体芯片。继电器RY和转换器CNV也可以被控制部件控制。
然而，控制部件CTC和逆变器INV之间不直接传输信号。半导体封装件PKG设置在控制部件CTC和逆变器INV之间。即，半导体封装件PKG被设置用于在控制部件CTC和逆变器之间的信号传输。在图17的电子系统(这里，电动汽车系统)中，图1的控制电路CC对应于图17的控制部件CTC，而图1的负载LOD对应于图17的逆变器INV。半导体封装件PKG的引线LD1耦接到控制部件CTC。半导体封装件PKG的引线LD2耦接到逆变器INV。替代地，当图1的驱动电路DR被包括在半导体封装件PKG外部的半导体芯片内时，该半导体芯片(该半导体芯片内部包括驱动电路DR的)被设置在在图17中的逆变器INV和半导体封装件PKG之间。响应于从控制部件CTC经由发送电路TX1、变压器TR1和接收电路RX1发送到驱动电路DR的信号(控制信号)，驱动电路DR输出用于控制或驱动逆变器INV的信号(控制信号或驱动信号)。该信号(控制信号和驱动信号)被输入到逆变器INV。控制部件CTC可以经由半导体封装件PKG控制逆变器INV。
逆变器INV具有功率半导体元件(功率晶体管)。功率半导体元件的示例可以包括IGBT(绝缘栅双极型晶体管)。例如，当电机MOT是三相电机时，逆变器INV具有与三个相对应的六个IGBT。包括在逆变器INV中的功率半导体元件接收来自驱动电路DR的信号(控制信号和驱动信号)。当包括在逆变器INV中的功率半导体元件是IGBT时，IGBT的栅极接收来自驱动电路DR的信号(控制信号或驱动信号)。控制部件CTC经由半导体封装件PKG控制逆变器INV的功率半导体元件(例如，IGBT)，从而可以控制逆变器INV。
通过由控制部件CTC控制流过逆变器INV的功率半导体元件(例如，IGBT)的电流，电机MOT被驱动(旋转)。即，通过由控制部件CTC控制逆变器INV的功率半导体元件(例如，IGBT)的导通/关断，能够驱动电机MOT。
如上所述，半导体封装件PKG内部包括半导体芯片CP1和CP2。半导体芯片CP1和半导体芯片CP2在电压电平(参考电位)上彼此不同。例如，驱动电路DR被耦接到逆变器INV以驱动或控制逆变器INV。因此，半导体芯片CP2的参考电位(电压电平)可以被提高至大致等于要被驱动的逆变器INV的电源电压VCC的电压。电源电压VCC是相当高的电压(例如，约几百V到几千V)。这也适用于驱动电路DR被包括在与半导体芯片CP2不同的半导体芯片内的情况。出于这个原因，在半导体芯片CP1和半导体芯片CP2之间的电压电平(参考电位)中引起大的差别。换句话说，半导体芯片CP2可以被供应有比从逆变器INV供应到半导体芯片CP1的电源电压(例如，约几V到几十V)高的电压(例如，约几百V到几千V)。
然而，如上所述，只有从半导体芯片CP1中的初级线圈(CL1a)通过电磁感应传输到半导体芯片CP2中的次级线圈(CL1b)的信号，或从半导体芯片CP2中的初级线圈(CL2b)通过电磁感应传输到半导体芯片CP1中的次级线圈(CL2a)的信号在半导体芯片CP1和半导体芯片CP2之间电传输。出于这个原因，即使当半导体芯片CP1的电压电平(参考电位)和半导体芯片CP2的电压电平(参考电位)彼此不同时，也可以确实防止半导体芯片CP2的电压电平(参考电位)被输入到半导体芯片CP1，或半导体芯片CP1的电压电平(参考电位)被输入到半导体芯片CP2。即，即使当半导体芯片CP2的参考电位(电压电平)被升高到大约等于要被驱动的逆变器INV的电源电压VCC(例如，约几百V到几千V)时，也可以确实防止半导体芯片CP2的参考电位被输入到半导体芯片CP1。出于这个原因，能够在电压电平(参考电位)彼此不同的半导体芯片CP1和CP2之间准确地传输电信号。
而在电动汽车系统中，当环境温度重复增大和减小时，需要防止绝缘片ZS和半导体芯片CP(CP1和CP2)因热应力彼此剥离。例如，在根据质量标准AEC-Q100的环境温度测试中，在温度循环测试中样品需要在-65℃至150℃具有500个周期或更多后期的耐久性。在本实施例中，即使在这样的环境下，也可以绝缘片ZS和半导体芯片CP(CP1和CP2)防止彼此剥离。
此外，能够增强半导体芯片CP1和半导体芯片CP2的可靠性。此外，可以提高半导体封装件PKG的可靠性。另外，能够提高使用半导体封装件PKG的电子装置的可靠性。
信号在半导体芯片之间使用磁耦合的线圈来传输。因此，能够实现半导体封装件PKG的小型化。
而当电源电压VCC增加时，半导体封装件PKG的击穿电压，即，半导体封装件PKG中的半导体芯片CP1和半导体芯片CP2之间的击穿电压需要相应地增加。形成对比的是，在本实施例中，如后面所描述的，能够提高半导体封装件PKG中的半导体芯片CP1和半导体芯片CP2之间的击穿电压。因此，可以提高半导体封装件PKG的击穿电压。可以提高半导体封装件PKG的击穿电压(在半导体芯片CP1和CP2之间的击穿电压)。这使得能够增加在转换器CNV处转换并供应到逆变器INV的电源电压VCC。因此，要被供应到逆变器INV的电源电压VCC的增加可以导致要通过电机MOT的电流的增加。因此，能够提高电机MOT的速度(旋转速度)。
<关于半导体芯片的结构>
图18是示意性地示出本实施例的半导体芯片(半导体装置)CP的截面结构的示意图。图19是本实施例的半导体芯片(半导体装置)的平面图。图19示出了在半导体芯片CP中的最上层布线层(这里，第四布线层)处的金属图案。这里，最上层布线层(这里，第四布线层)的金属图案由后面描述的导电膜CD形成。
图18和19中所示的半导体芯片CP是与半导体芯片CP1或半导体芯片CP2对应的半导体芯片。即，图18和19中所示的半导体芯片的配置适用于半导体芯片CP1和半导体芯片CP2两者。
本实施例的半导体芯片CP是使用由单晶硅等形成的半导体衬底SB形成的半导体芯片。
如图18所示，在由单晶硅等形成的半导体衬底SB处形成半导体元件，诸如MISFET(金属绝缘体半导体场效应晶体管)，形成本实施例的半导体芯片(半导体装置)CP。
例如，在半导体衬底SB1中，形成p型阱PW和n型阱NW。在p型阱PW之上，隔着栅绝缘膜GF形成用于n沟道型的MISFET的栅电极G1。在n型阱NW之上，隔着栅绝缘膜GF形成用于p沟道型MISFET的栅电极G2。栅绝缘膜GF由，例如，氧化硅膜形成。栅电极G1和G2每个由，例如，掺杂有杂质的多晶硅膜(掺杂多晶硅膜)形成。
在半导体衬底SB中p型阱PW中，形成用于n沟道型MISFET的源/漏的n型半导体区NS。在半导体衬底SB中n型阱NW中，形成用于p沟道型MISFET的源/漏的p型半导体区PS。栅电极G1、在栅电极G1之下的栅绝缘膜GF、以及在栅电极G1的相对侧上的n型半导体区NS(源/漏区)形成n沟道型MISFET Qn。而栅电极G2、在栅电极G2之下的栅绝缘膜GF、以及在栅电极G2的相对侧上的p型半导体区PS(源/漏区)形成p沟道型MISFET Qn。n型半导体区NS也可以形成在LDD(轻掺杂漏)结构中。在这种情况下，在栅电极G1的每个侧壁上，形成也被称为侧壁间隔物的侧壁绝缘膜。类似地，p型半导体区PS也可以形成在LDD结构中。在这种情况下，在每个栅电极G1的侧壁上，形成也被称为侧壁间隔物的侧壁绝缘膜。
顺便提及，这里，已经以MISFET为例描述了在半导体衬底SB处形成的半导体元件。然而除此之外，可以形成电容元件、电阻元件、存储器元件、或具有其它配置的晶体管。当半导体芯片CP是半导体芯片CP1时，形成在半导体衬底SB处的半导体元件形成发送电路TX1和接收电路RX2。当半导体芯片CP是半导体芯片CP2时，形成在半导体衬底SB处的半导体元件形成发送电路TX2、接收电路RX1和驱动电路DR。
此外，这里，已经以单晶硅衬底作为示例描述了半导体衬底SB。然而作为另一种形式，SOI(绝缘体上硅)衬底等也可以被用作半导体衬底SB。
在半导体衬底SB之上，形成包括一个或多个布线层的布线结构。优选地，多层布线结构由多个层间绝缘膜和多个布线层形成。
即，在半导体衬底SB之上，形成多个层间绝缘膜IL1、IL2、IL3和IL4。在多个层间绝缘膜IL1、IL2、IL3和IL4中，形成插塞V1，通孔部件V2、V3和V4，以及导线M1、M2、M3和M4。
具体地，在半导体衬底SB之上，层间绝缘膜IL1被以覆盖MISFET的方式形成作为绝缘膜。在层间绝缘膜IL1之上，形成导线M1。导线M1为第一布线层(最低层布线层)的导线。在层间绝缘膜IL1之上，层间绝缘膜IL2被以覆盖导线M1的方式形成作为绝缘膜。在层间绝缘膜IL2之上，形成导线M2。导线M2是作为比第一布线层的布线层高一层的布线层的第二布线层的导线。在层间绝缘膜IL2之上，层间绝缘膜IL3被以覆盖导线M2的方式形成作为绝缘膜。在层间绝缘膜IL3之上，形成导线M3。导线M3是作为比第二布线层高一层的布线层的第三布线层的导线。在层间绝缘膜IL3之上，层间绝缘膜IL4被以覆盖导线M3的方式形成作为绝缘膜。在层间绝缘膜IL4之上，形成导线M4。导线M4是作为比第三布线层高一层的布线层的第四布线层的导线。第四布线层是最上层布线层。
插塞V1由导体形成，并形成在导线M1的下层中，即，以穿透层间绝缘膜1的方式形成在层间绝缘膜IL1中。因此，插塞V1的顶面与导线M1的底面接触，使插塞V1与导线M1电耦接。此外，插塞VI的底部与形成在半导体衬底SB中的各种半导体区(例如，n型半导体区NS或p型半导体区PS)、栅电极G1和G2等耦接。结果，导线MI经由插塞V1与形成在半导体衬底SB中的各种半导体区、栅电极G1和G2等耦接。
通孔部件V2由导体形成，形成在导线M2和导线M1之间，即，形成在层间绝缘膜IL2中，并耦接导线M2和导线M1。通孔部件V2也可以与导线M2一体地形成。而通孔部件V3由导体形成，形成在导线M3和导线M2之间，即，形成在层间绝缘膜IL3中，并耦接导线M3和导线M2。通孔部件V3也可以与导线M3一体地形成。通孔部件V4由导体形成，形成在导线M4和导线M3之间，即，形成在层间绝缘膜IL4中，并耦接导线M4和导线M3。通孔部件V4也可以与导线M4一体地形成。
在图18和19所示的半导体芯片中，第四布线层是最上层布线层，而导线M4是最上层导线。第一布线层(导线M1)、第二布线层(导线M2)、第三布线层(导线M3)和第四布线层(导线M4)在半导体衬底SB处形成的半导体元件(例如，MISFET)之间建立期望的连接，这使得能够实现其期望的操作。
作为最上层导线的第四布线层形成垫盘(垫盘电极或接合垫盘)PD。即，垫盘PD形成在与导线M4相同的层处。换句话说，导丝M4和垫盘PD是通过相同的步骤由处在相同的层的导电层形成的。出于这个原因，与导线M4一样，垫盘PD也形成在层间绝缘膜IL4之上。
另一方面，作为最上层布线层的第四布线层形成线圈CL1和CL2。即，线圈CL1和CL2(用于线圈CL1的线圈导线CW和用于线圈Cl2的线圈导线CW)形成在与垫盘PD和导线M4相同的层处。换句话说，导线M4、垫盘PD和线圈CL1和CL2(用于线圈CL1的线圈导线CW和用于线圈CL2的线圈导线CW)每一个是通过相同的步骤由处在相同的层的导电层形成的。出于这个原因，与导线M4和垫盘PD一样，线圈CL1和CL2(用于线圈CL1的线圈导线CW和用于线圈Cl2的线圈导线CW)也形成在层间绝缘膜IL4之上。线圈CL1(用于线圈CL1的线圈导线CW)和线圈CL2(用于线圈CL2的线圈导线CW)形成在相同的层。
此外，在本实施例中，作为最上层布线层的第四布线层形成伪导线DM。即，伪导线DM形成在与垫盘PD、导线M4、以及线圈CL1和CL2相同的层处。换句话说，导线M4、垫盘PD、线圈CL1和CL2、以及伪导线DM是通过相同的步骤由处在相同层的导电层形成的。出于这个原因，与导线M4、垫盘PD、以及线圈CL1和CL2一样，伪导线DM也形成在层间绝缘膜IL4之上。
顺便提及，在图18中，为了使得伪导线可区分，仅用点影线示出了伪导线DM。而图19是平面图。为了便于理解附图，作为最上层布线层的第四布线层金属图案被画了影线。然而也在图19中，为了使伪导线可区分，在第四布线层的金属图案中，仅用点影线示出了伪导线DM，其他被给以斜影线。
伪导线DM不是传递电流(或施加电压)所需的导线(金属图案)。即，伪导线DM不起到导线的功能，也不起到垫盘的功能，并也不起到元件(例如，线圈)的功能，而是作为伪金属图案。换句话说，伪导线是就电路配置而言不需要的导线(金属图案)。伪导线是浮动电位图案。也就是说，伪导线DM是电浮动(处在浮动电位)的金属图案。
出于这个原因，伪导线DM不是用于形成在半导体芯片CP处形成的电路(例如，发送电路TX1和TX2、接收电路RX1和RX2、以及驱动电路DR)所必需的金属图案，此外也不是被形成用于耦接垫盘PD与电路的导线，此外还不是被形成用于耦接电路和线圈CL1或线圈CL2的导线。在本实施例中，尽管后面有具体描述，但形成伪导线DM是为了增强半导体芯片CP中最上层的绝缘层的前表面(这里，绝缘膜PA的顶表面，即，树脂膜PA2的顶表面)的平坦度。伪导线DM是隔离的图案。在图19中，伪导线DM被形成为长方形图案，但是也可以被形成线形图案。
如此，在本实施例的半导体芯片中，在半导体衬底SB之上形成包括一个或多个布线层(更优选地，多个布线层)的布线结构。在包括在布线结构中的布线层的最上层布线层(这里，第四布线层)处，形成垫盘PD、导线M4、线圈CL1和CL2(线圈导线CW)和伪导线DM。例如，当形成在层间绝缘膜IL4之上的导电膜(对应于后面描述的导电膜CD)被图案化，从而形成导线M4时，在图案化导电膜时不仅可以形成导线M4，也可以形成垫盘PD、线圈CL1和CL2(线圈导线CW)、以及伪导线DM。
线圈CL1对应于线圈CL1a或线圈CL1b。线圈CL2对应于线圈CL2a或线圈CL2b。垫盘PD对应于垫盘PD1或垫盘PD2。即，当半导体芯片CP是半导体芯片CP1时，线圈CL1对应于线圈CL1a，线圈CL2对应于线圈CL2a，而垫盘PD对应于垫盘PD1。当半导体芯片CP是半导体芯片CP2时，线圈CL1对应于线圈CL1b，线圈CL2对应于线圈CL2b，而垫盘PD对应于垫盘PD2。
线圈CL1和线圈Cl2每个由以螺旋形式(卷曲形式或环形式)环绕在层间绝缘膜IL4之上的线圈导线(卷曲线)CW形成。线圈导线CW可被视为用于线圈的导线。即，线圈CL1由用于线圈CL1的线圈导线CW形成，线圈CL2由用于线圈CL2的线圈导线CW形成。用于线圈CL1的线圈导线CW和用于线圈CL2的线圈导线CW彼此不连接，并彼此分离并间隔开。
导线M4、线圈CL1和CL2(线圈导线CW)、以及伪导线DM被覆盖有绝缘膜(保护膜或表面保护膜)PA，并且不暴露。相反，每个垫盘PD至少部分地从绝缘膜PA的开口暴露。然而，垫盘PD的一部分被覆盖有绝缘膜PA。即，虽然垫盘PD从开口PO暴露，但在平面图中与开口OP不重叠的垫盘PD的部分覆盖有绝缘膜PA。具体地，垫盘的PD的中间部分不覆盖有绝缘膜PA，而垫盘PD的外周部分覆盖有绝缘膜PA。
垫盘PD与半导体芯片CP的内部导线电耦接。例如，提供与垫盘PD一体地形成的导线M4。与垫盘PD一体地形成的导线M4通过设置在导线M4之之正下方的通孔部件V4与导线M3耦接。因此，垫盘PD可以与导线M3电耦接。替代地，以下也是可以接受的：通孔部件V4设置在垫盘PD之正下方，以及垫盘PD通过通孔部件V4与导线M3电耦接。
顺便提及，半导体芯片CP的内部导线是形成在半导体衬底SB之上的多层布线结构中的导线，并这里其包括M1、M2、M3和M4。
线圈CL1和CL2分别与半导体芯片CP的内部导线电耦接，并经由半导体芯片CP的内部导线与形成在半导体芯片CP中的电路耦接。例如，通孔部件V4设置在线圈CL1的一端之正下方，使得线圈CL1的一端可以通过该通孔部件V4与导线M3电耦接。而另一个通孔部件V4设置在线圈CL1的另一端之正下方，使得线圈CL1的另一端可以经由该通孔部件V4与另一个导线M3电耦接。另一方面，例如，通孔部件V4设置在线圈CL2的一端之正下方，使得线圈CL2的一端可以通过该通孔部件V4与导线M3电耦接。此外，另一个通孔部件V4设置在线圈CL2的另一端之正下方，使得线圈CL2的另一端可以通过该通孔部件V4与另一个导线M3电耦接。
此外，图18和19每个示出了形成在半导体衬底之上的布线层的数量为4的情况(总共四层导线M1、M2、M3和M4的情况)。然而，布线层的数量不限于4，并可以被不同地改变，但优选是2或更大。
如图18所示，在层间绝缘膜IL4之上，绝缘膜PA形成以覆盖导线M4以及线圈CL1和CL2。绝缘膜PA是半导体芯片的最上层膜(绝缘膜)。绝缘膜PA可以作为半导体芯片CP的表面保护膜。绝缘膜PA覆盖并保护导线M4、线圈CL1和CL2、伪导线DM。替代地，绝缘膜PA也可以被视为钝化膜。
绝缘膜PA优选由氮化硅膜PA1和在氮化硅膜之上的树脂膜PA2的叠层膜形成。树脂膜PA2优选是聚酰亚胺膜(聚酰亚胺树脂膜)。聚酰亚胺膜是在重复单元处包括酰亚胺键的聚合物，并是一种有机绝缘膜。作为树脂膜PA2，除了其他聚酰亚胺膜之外，也可以使用环氧型、PBO型、丙烯酸型、WRP型树脂等的其他有机绝缘膜。聚酰亚胺型树脂是优选用于需耐热到200℃或更高的装置的有机树脂，并可以根据材料的机械强度(诸如热膨胀系数和延展性)固化温度等被不同的使用。半导体芯片CP的最上层(最外表面)膜被设置为树脂膜PA2。这也可以提供诸如半导体芯片CP的容易使用(易操作处理)的优点。
氮化硅膜PA1和树脂膜PA2每个都是绝缘膜。因此，绝缘膜PA也可以被视为多个堆叠的绝缘膜(具体地，氮化硅膜PA1和树脂膜PA2的两个绝缘薄膜)的叠层绝缘膜。顺便提及，在本申请中，叠层绝缘膜意指多个堆叠绝缘膜的叠层膜。如上所述，垫盘PD从绝缘膜PA的开口暴露。另一方面，导线M4、线圈CL1和CL2、以及伪导线DM覆盖有绝缘膜PA，并因此不暴露。
绝缘膜PA其中有用于暴露每个垫盘PD的至少一部分的开口。绝缘膜PA是氮化硅膜PA1和树脂膜PA2的叠层膜。因此，绝缘膜PA中的开口OP由树脂膜PA2中的开口OP2以及氮化硅膜中的开口OP1形成。
垫盘PD从绝缘膜PA中的开口暴露。即，开口OP设置在垫盘PD之上，使得垫盘PD从绝缘膜PA的开口OP暴露。出于这个原因，从绝缘膜PA的开口暴露的垫盘PD可以与导电耦接件(诸如导线BW)耦接。
当半导体芯片CP是半导体芯片CP1时，发送电路TX1、接收电路RX2、以及线圈CL1和CL2(对应于线圈CL1a和CL2a)形成在半导体芯片CP(CP1)中。在这种情况下，线圈CL1(对应于线圈CL1a)经由半导体芯片CP(CP1)的内部导线耦接到半导体芯片CP(CP1)中的发送电路TX1。线圈CL2(对应于线圈CL2a)经由半导体芯片CP(CP1)的内部导线耦接到半导体芯片CP(CP1)的接收电路RX2。
当半导体芯片CP是半导体芯片CP2时，接收电路RX1、发送电路TX2、以及线圈CL1和CL2(对应于线圈CL1b和CL2b)形成在半导体芯片CP(CP2)中。在这种情况下，线圈CL1(对应于线圈CL1a)经由半导体芯片CP(CP2)的内部导线耦接到半导体芯片CP(CP2)中的接收电路RX1。线圈CL2(对应于线圈CL2b)经由半导体芯片CP(CP2)的内部导线耦接到半导体芯片CP(CP2)中的发送电路TX2。
此外，如图18和19所示，密封环SR形成在半导体芯片CP的外周部分处。密封环也可称为保护环。密封环SR以在平面图中沿着半导体芯片CP的外周成环的方式形成在半导体芯片CP的外周部分处。因此，在平面图中，密封环SR沿着半导体芯片CP以环形形成。半导体芯片CP的外部形状大体是矩形形状。根据此，密封环SR的外部形状可以被设置大体矩形形状、通过对矩形倒角而获得的形状，或通过去除矩形的角而得到的形状。在半导体芯片CP中，在平面图中，在被密封环SR所包围的区域中形成各种电路和半导体元件。因此，在平面图中，n沟道型MISFET Qn，p沟道型MISFET Qp，导线M1、M2、M3和M4，垫盘PD，线圈CL1和CL2(线圈导线CW)，以及伪导线DM，形成(布置)在半导体芯片CP中被密封环SR围绕的区域中。
密封环SR由密封环导线(金属图案)M1a、M2a、M3a和M4a，以及密封环通孔部件(金属图案)V1a、V2a、V3a和V4a形成。密封环导线M1a是由通过与用于导线M1的相同的步骤在相同层处以相同的材料形成的。密封环导线M2a是由通过与用于导线M2的相同的步骤在相同层处以相同的材料形成的。密封环导线M3a是由通过与用于导线M3的相同的步骤在相同层处以相同的材料形成的。密封环导线M4a是由通过与用于导线M4的相同的步骤在相同层处以相同的材料形成的。而密封环通孔部件V1a是由与用于插塞V1的相同的步骤在相同的层处以相同的材料形成的。密封环通孔部件V2a是由与用于插塞V2的相同的步骤在相同的层处以相同的材料形成的。密封环通孔部件V3a是由与用于插塞V3的相同的步骤在相同的层处以相同的材料形成的。密封环通孔部件V4a是由与用于插塞V4的相同的步骤在相同的层处以相同的材料形成的。
密封环SR通过密封环导线M1a、M2a、M3a和M4a以及密封环通孔部件V1a、V2a、V3a和V4a以金属壁形状形成。即，密封环SR以由密封环导线M4a、通孔部件V4a、导线M3a、通孔部件V3a、导线M2a、通孔部件V2a，导线M1a和通孔部件V1a的垂直阵列形成的金属壁形状形成。换句话说，密封环通孔部件V1a、导线M1a、通孔部件V2a、导线M2a、通孔部件V3a、导线M3a、通孔部件V4a和导线M4a形成在不同层处，并以此顺序从底部到顶部堆叠，从而形成密封圈SR整体。因此，密封环通孔部件V1a、导线M1a、通孔部件V2a、导线M2a、通孔部件V3a、导线M3a、通孔部件V4a和导线M4a以在平面图中沿着半导体芯片CP的外周成环的方式形成在半导体芯片CP的外周部分处。
提供了密封环SR。因此，当在半导体芯片CP的制造期间在切割步骤(切削步骤)中通过切割刀切割表面中引起裂纹时，裂纹的扩展可以被密封环停止。此外，可以通过密封环阻止通过半导体芯片CP的切割表面(侧表面)的水分的渗透。
出于这个原因，密封环导线M1a、M2a、M3a和M4a，以及密封环通孔部件V1a、V2a、V3a和V4a，不是为建立元件或电路之间的耦接而形成的，而是为形成密封环而形成的。
此外，图18示出了诸如MISFET的元件(半导体元件)不是形成在线圈CL1和CL2之正下方的情况。在这种情况下，可以抑制或防止诸如MISFET的元件(半导体元件)受到在线圈CL1和CL2产生的磁场的影响。作为另一种形式，诸如MISFET的元件(半导体元件)也可以形成在线圈CL1和CL2之正下方。这种情况有利于半导体芯片的小型化(面积的减少)。
<关于半导体芯片的制造步骤>
下面，将给出本实施例的半导体芯片(半导体装置)CP的制造步骤的描述。图18和19的半导体芯片CP是通过如下的制造步骤制造的。
图20至32每个是在制造步骤期间的本实施例的半导体芯片(半导体器件)CP的基本部分截面图。图20至32各示出对应于图18的的截面图。
首先，如图20所示，提供具有例如约1到10Ωcm的电阻率并由p型单晶硅形成的半导体衬底(半导体晶片)SB。在这个阶段，半导体衬底SB处于半导体晶片状态。
然后，在半导体衬底SB的主表面中，通过，例如，STI(浅沟槽隔离)方法形成元件隔离区ST。每个元件隔离区是通过如下形成：在半导体衬底SB中形成沟槽，并在沟槽中嵌入绝缘膜。在半导体衬底SB中，MISFET形成在由元件隔离区ST定义(分隔)的有源区中，如后面所描述的。
然后，如图21所示，在半导体衬底SB的(有源区)中，形成诸如MISFET的半导体元件。
即，采用离子注入法，形成p型阱PW和n型阱NW。在p型阱PW和n型阱NW之上，隔着栅极绝缘膜GF形成栅电极G1和G2。采用离子注入法，形成n型半导体区NS和p型半导体区PS。因此，在半导体衬底形成n沟道型MISFET Qn和p沟道型MISFET Qp。然后，还可以通过硅化物：自对准硅化物技术，在n型半导体区NS、p型半导体区PS、以及栅电极G1和G2的各自的顶部(外层部分)处形成低电阻金属硅化物层(未示出)。
然后，如图22所示，在半导体衬底SB的主表面(整个主表面)之上，形成层间绝缘膜IL1以覆盖MISFET Qn和Qp。层间绝缘膜IL1由例如氧化硅膜的单膜，或氮化硅膜和比氮化硅膜厚的氧化硅膜的叠层膜(氮化硅膜在较低层侧，而氧化硅膜在较高层侧)形成。在层间绝缘膜IL1的沉积后，如果需要，通过CMP(化学机械抛光)方法对层间绝缘膜IL1的前表面(顶表面)抛光。作为这种或其他程序的结果，也可以平坦化层间绝缘膜IL1的顶表面。
使用利用光刻工艺形成在层间绝缘膜IL1之上的光致抗蚀剂层(未示出)作为刻蚀掩模，干法刻蚀层间绝缘膜IL1。因此，在层间绝缘膜IL1中形成接触孔(通孔或孔)。然后，将导电膜嵌入在每个接触孔中，从而形成导电插塞(耦接导体部件)V1。在该步骤，还形成密封环通孔部件V1a。
为了形成插塞V1，例如，在层间绝缘膜IL1之上包括在每个接触孔内部(在底部和侧壁上)，通过溅射方法、等离子体CVD方法等形成阻挡导体膜(例如，钛膜、氮化钛膜、或其叠层膜)。然后，通过CVD方法等以填充接触孔的方式在阻挡导体膜之上形成由钨薄膜等形成的主导体膜。然后通过CMP方法、回刻方法等去除在接触孔外部(在层间绝缘膜IL1之上)的主导体膜和阻挡导体膜的不需要的部分。从而，层间绝缘膜IL1的顶表面被暴露。嵌入并保留在层间绝缘膜IL1中的接触孔中的阻挡导体膜和主导体膜形成插塞V1。在图22中，为了简化附图，示出了插塞V1，其主导体膜和阻挡导体膜的插塞V1以整体形式示出。插塞V1在其底部与n型半导体区NS、p型半导体区PS、栅电极G1、栅电极G2等耦接。
然后，如图23所示，在包含嵌入其中的插塞V1的层间绝缘膜IL1之上，形成第一布线层(其作为最低层布线层)的导线M1。为了形成导线M1，首先，在包含嵌入其中的插塞V1的层间绝缘膜IL1之上，形成用于第一布线层的导电膜。用于第一布线层的导电膜由，例如，从底部起依次为阻挡导体膜(例如，钛膜或氮化钛膜或其叠层膜)、铝膜、和阻挡导体膜(例如，钛膜或氮化钛膜或其叠层膜)的叠层膜形成，且可以使用溅射方法等形成。在用于第一布线层的导电膜中的铝膜可以视为用于形成导线M1的铝膜。然后，利用光刻技术和刻蚀技术图案化用于第一布线层的导电膜。结果，能够形成导线M1。在该步骤，也形成密封环导线M1a。插塞V1在其顶表面与导线M1接触，从而与导线M1电耦接。
用于形成导线M1的铝膜并不局限于纯铝膜。可以使用包含铝作为主要成分的导电材料膜(只要表现出金属导电性的导电材料膜即可)。例如，Al(铝)和Si(硅)的复合物膜或合金膜、Al(铝)和Cu(铜)的复合物膜或合金膜、或者Al(铝)、Si(硅)和Cu(铜)的复合物膜或合金膜，可以优选地用作用于形成导线M1的铝膜。此外，铝膜中的Al(铝)的组分比优选大于50at％(原子％)(即，为富铝)。这还不仅适用于形成导线M1的铝膜，而且适用于用于形成导线M2的铝膜、用于形成导线M3的铝膜，以及用于形成导线M4的铝膜。
此外，在这里，已经对于通过图案化导电膜的过程形成导线M1的情况给出了描述。作为另一种形式，导线M1也可以通过镶嵌式(damscene)方法形成。在这种情况下，在包含嵌入其中的插塞V1的层间绝缘膜IL1之上，形成绝缘膜。然后，在绝缘膜中形成导线沟槽，并在导线沟槽中嵌入导电膜。结果，能够形成作为嵌入式导线(例如，嵌入式铜线)的导线M1。这也适用于后面形成的导线M2和导线M3。
然后，如图24所示，在半导体衬底SB的主表面(整个主表面)之上，即，在层间绝缘膜IL1之上，以覆盖导线M1的方式形成层间绝缘膜IL2。层间绝缘膜IL2由氧化硅膜等形成，并可以利用CVD方法等形成。在层间绝缘膜IL2沉积后，通过CMP方法抛光层间绝缘膜IL2的前表面(顶表面)。由于这种或其他过程，也能提高层间绝缘膜IL2的顶表面的平坦度。
然后，使用利用光刻工艺形成在层间绝缘膜IL2之上的光致抗蚀剂层(未示出)作为刻蚀掩模，干法刻蚀层间绝缘膜IL2。结果，在层间绝缘膜IL2中形成接触孔(通孔或孔)。然后，将导电膜嵌入在每个通孔中，从而形成导电插塞(耦接导体部件)V2。在该步骤，也形成密封环通孔部件V2a。通孔部件V2也可以被视为导电插塞。可以通过与用于插塞V1相同的过程形成通孔部件V2。然而，通孔部件V2也可以以与插塞V1不同的用于导电膜的材料制作。例如，以下也是可以接受的：插塞V1包括作为主体的钨膜，以及通孔部件V2包括作为主体的铝膜。
然后，如图25所示，在包含嵌入其中的通孔部件V2的层间绝缘膜IL2之上，形成第二布线层的导线M2。为了形成导线M2，首先，在包含嵌入其中的通孔部件V2的层间绝缘膜IL2之上，形成用于第二布线层的导电膜。对于用于第二布线层的导电膜，可以使用与用于第一布线层的导电膜的相同材料。然后，利用光刻技术和刻蚀技术图案化用于第二布线层的导电膜。结果，能够形成导线M2。在该步骤，也形成密封环导线M2a。通孔部件V2在其底表面与导线M1接触，从而与导线M1电耦接，并在其顶表面与导线M2接触，从而与导线M2电耦接。即，通孔部件V2将导线M1和导线M2电耦接。
然后，如图26所示，在半导体衬底SB的主表面(整个主表面)之上，即，在层间绝缘膜IL2之上，以覆盖导线M2的方式形成层间绝缘膜IL3。层间绝缘膜IL3由氧化硅膜等形成，并可以利用CVD方法等形成。在层间绝缘膜IL3沉积后，通过CMP方法抛光层间绝缘膜IL3的前表面(顶表面)。由于这种或其他过程，还可以提高层间绝缘膜IL3的顶表面的平坦度。
然后，使用利用光刻工艺形成在层间绝缘膜IL3之上的光致抗蚀剂层(未示出)作为刻蚀掩模，干法刻蚀层间绝缘膜IL3。结果，通孔(孔)形成在层间绝缘膜IL3中。然后，将导电膜嵌入在每个通孔中，从而形成导电通孔部件(耦接导体部件)V3。在该步骤，也形成密封环通孔部件V3a。通孔部件V3也可以被视为导电插塞。通孔部件V3可以由与通孔部件V2相同的导电材料以相同的方式形成。
然后，如图27所示，在包含嵌入其中的通孔部件V3的层间绝缘膜IL3之上，形成第三布线层的导线M3。为了形成导线M3，首先，在包含嵌入其中的通孔部件V3的层间绝缘膜IL3之上，形成用于第三布线层的导电膜。对于用于第三布线层的导电膜，可以使用与用于第一布线层的导电膜或者与用于第二布线层的导电膜的相同材料。然后，利用光刻技术和刻蚀技术图案化用于第三布线层的导电膜。结果，能够形成导线M3。在该步骤，也形成密封环导线M3a。通孔部件V3在其底表面与导线M2接触，从而与导线M2电耦接，并在其顶表面与导线M3接触，从而与导线M3电耦接。即，通孔部件V3将导线M2和导线M3电耦接。
然后，如图28所示，在半导体衬底SB的主表面(整个主表面)之上，即，在层间绝缘膜IL3之上，以覆盖导线M3的方式形成层间绝缘膜IL4。层间绝缘膜IL4由氧化硅膜等形成，并可以利用CVD方法等形成。在层间绝缘膜IL4沉积后，通过CMP方法抛光层间绝缘膜IL4的前表面(顶表面)。由于这种或其他过程，也能提高层间绝缘膜IL4的顶表面的平坦度。
然后，使用利用光刻工艺形成在层间绝缘膜IL4之上的光致抗蚀剂层(未示出)作为刻蚀掩模，干法刻蚀层间绝缘膜IL4。结果，通孔(孔)形成在层间绝缘膜IL4中。然后，将导电膜嵌入在每个通孔中，从而形成导电通孔部件(耦接导体部件)V4。在该步骤，也形成密封环通孔部件V4a。通孔部件V4也可以视为导电插塞。通孔部件V4可以由与通孔部件V3相同的导电材料以相同的方式形成。
然后，在包含嵌入其中的通孔部件V4的层间绝缘膜IL4之上，形成第四布线层的导线M4、垫盘PD、线圈CL1和CL2(形成线圈CL1和CL2的线圈导线CW)以及伪导线DM。为了形成导线M4、垫盘PD、线圈CL1和CL2，以及伪导线DM，首先，如图29所示，在包含嵌入其中的通孔部件V4的层间绝缘膜IL4之上，形成用于第四布线层的导电膜CD。导电膜CD例如由从底部起依次为阻挡导体膜(例如，钛膜、氮化钛膜、或其叠层膜)、铝膜、和阻挡导体膜(例如，钛膜、氮化钛膜或其叠层膜)的叠层膜形成，且可以使用溅射方法等形成。导电膜CD是用于第四布线层的导电膜，并且也用作用于形成导线M4的导电膜，用于形成形成垫盘PD的导电膜，用于形成线圈CL1和CL2(线圈导线CW)的导电膜，用于形成伪导线DM的导电膜，以及用于形成密封环导线M4a的导电膜。然后，利用光刻技术和刻蚀技术图案化导电膜CD。结果，如图30所示，能够形成导线M4、垫盘PD、线圈CL1和CL2(线圈导线)、伪导线DM、以及密封环导线M4a。导线M4、垫盘PD、线圈CL1(形成线圈CL1的线圈导线CW)、线圈CL2(形成线圈CL2的线圈导线CW)、伪导线DM、以及密封环导线M4a，每一个均由图案化的导电膜CD形成。顺带提及，在图30中，为了使得伪导线DM可辨识，只有伪导线DM用点影线示出。
通孔部件V4在其底表面与导线M3接触，从而与导线M3电耦接，并在其顶表面与导线M4、垫盘PD、线圈CL1(形成线圈CL1的线圈导线CW)、或线圈CL2(形成线圈CL2的线圈导线CW)接触，从而与导线M4、垫盘PD、线圈CL1、或线圈CL2电耦接。即，通孔部件V4将导线M3和导线M4电耦接，将导线M3和垫盘PD电耦接，将导线M3和线圈CL1(形成线圈CL1的线圈导线CW)电耦接，或者将导线M3和线圈CL2(形成线圈CL2的线圈导线CW)电耦接。顺带提及，伪导线DM不用作在元件之间或者电路之间建立耦接的导线。由于该原因，通孔部件V4不需要被直接设置在伪导线DM下面。
当半导体芯片CP对应于半导体芯片CP1时，线圈CL1和线圈CL2分别是线圈CL1a和线圈CL2a，而垫盘PD是垫盘PD1。当半导体芯片CP对应于半导体芯片CP2时，线圈CL1和线圈CL2分别是线圈CL1b和线圈CL2b，而垫盘PD是垫盘PD2。
这里，已经对于通过分开的步骤形成通孔部件V4和导线M4的情况给出了描述。作为另一种形式，也可以通过与导线M4、垫盘PD、以及线圈CL1和CL2(形成线圈CL1和CL2的线圈导线CW)相同的步骤形成通孔部件V4。在这种情况下，通孔部件V4与导线M4、垫盘PD、线圈CL1(形成线圈CL1的线圈导线CW)、或线圈CL2(形成线圈CL2的线圈导线CW)一体形成。在这种情况下，在层间绝缘膜IL4中形成用于通孔部件V4的通孔。然后，导电膜CD以填充通孔的形式形成在层间绝缘膜IL4之上。然后，利用光刻技术和刻蚀技术图案化导电膜CD，从而形成导线M4、垫盘PD、线圈CL1和线圈CL2(线圈导线CW)、以及伪导线DM。结果，形成导线M4、垫盘PD、线圈CL1和线圈CL2(线圈导线CW)、以及伪导线DM。此外，也形成与导线M4、垫盘PD、线圈CL1(形成线圈CL1的线圈导线CW)、或线圈CL2(形成线圈CL2的线圈导线CW)一体形成的通孔部件V4。
此外，通孔部件V2和导线M2也可以通过相同的步骤形成。在这种情况下，通孔部件V2与导线M2一体形成。而通孔部件V3和导线M3也可以通过相同的步骤形成。在这种情况下，通孔部件V3与导线M3一体形成。
垫盘PD的平面结构可以设定为，例如，具有比导线M4的导线宽度大的边的大体上为矩形的平面结构。该垫盘PD优选为铝垫盘，包含铝作为主体。导线M4优选为铝导线，包含铝作为主体。
顺带提及，作为用在铝垫盘和铝导线中的铝膜，可以优选地使用Al(铝)和Si(硅)的复合物膜或合金膜，Al(铝)和Cu(铜)的复合物膜或合金膜，Al(铝)、Si(硅)和Cu(铜)的复合物膜或合金膜等。Al(铝)的组分比优选大于50at％(即，为富铝)。
然后，如图31所示，在半导体衬底SB的主表面(整个主表面)之上，即，在层间绝缘膜IL4之上，以覆盖导线M4、垫盘PD、线圈CL1和线圈CL2(线圈导线CW)、伪导线DM、以及密封环导线M4a的方式形成氮化硅膜PA1。氮化硅膜PA1可以通过CVD方法等形成。作为氮化硅膜PA1的沉积方法，HDP(高密度等离子体)CVD方法是特别优选的。氮化硅膜PA1的厚度(形成的膜厚)可以设置在，例如，大约0.3微米。
在氮化硅膜PA1沉积之前的阶段，使导线M4、垫盘PD、线圈CL1和线圈CL2(线圈导线CW)、伪导线DM、以及密封环导线M4a暴露。然后，在氮化硅膜PA1沉积时，利用氮化硅膜PA1覆盖并因此不再暴露导线M4、垫盘PD、线圈CL1和线圈CL2(线圈导线CW)、伪导线DM、以及密封环导线M4a。
然后，在氮化硅膜PA1中形成开口OP1。开口OP1通过选择性地去除在垫盘PD之上的氮化硅膜PA1而形成。开口OP1以以在平面视图中被内部地包括在垫盘PD中的方式形成。例如，在氮化硅膜PA1沉积后，再氮化硅膜PA1之上，利用光刻工艺形成光致抗蚀剂图案(未示出)。利用光致抗蚀剂图案作为刻蚀掩模，干法刻蚀氮化硅膜PA1。结果，可以在氮化硅膜PA1中形成开口OP1。开口OP1以穿透通过氮化硅膜PA1的方式形成。因此，垫盘PD的至少一部分从开口OP1暴露。另外，当在氮化硅膜PA1中形成开口OP1时，优选地去除划线区中的氮化硅膜PA1。
此外，当垫盘PD由前面所述的阻挡导体膜、在其上的铝膜、以及在其上的阻挡导体膜的叠层膜形成时，优选地，通过刻蚀去除暴露于开口OP1的阻挡导体膜(上层侧阻挡导体膜)，使得形成垫盘PD的铝膜暴露于开口OP1。
替代地，在使形成垫盘PD的铝膜暴露于开口OP1后，也可以在暴露于开口OP1的铝膜之上形成基底金属膜(未示出)。该基底金属膜例如由镍(Ni)膜和在该镍(Ni)膜之上的金(Au)膜的叠层膜形成。基底金属膜的形成导致基底金属膜与导线BW之间的耦接。这能够有助于导线BW的耦接。
然后，如图32所示，在半导体衬底SB的主表面(整个主表面)之上，即，在氮化硅膜PA1之上，形成树脂膜PA2。该树脂膜PA2完全地形成在半导体衬底SB的主表面之上，并因此形成在氮化硅膜PA1之上，以及形成在暴露于在氮化硅膜PA1中的开口OP1的垫盘PD之上。作为树脂膜PA2，聚酰亚胺膜等可以被优选使用。树脂膜PA2可以通过，例如，涂覆方法形成。树脂膜PA2的厚度(形成的膜厚)大于氮化硅膜PA1的厚度(形成的膜厚)，并可以设置在例如大约3微米。
树脂膜PA2完全地形成在半导体衬底SB的主表面之上，并因此形成在氮化硅膜PA1之上，以及形成在暴露于在氮化硅膜PA1中的开口OP1的垫盘PD之上。在树脂膜PA2沉积之前的阶段，垫盘PD被暴露于氮化硅膜PA1中的开口OP1。在树脂膜PA2沉积时，被暴露于氮化硅膜PA1中的开口OP1的垫盘PD被该树脂膜PA2覆盖，并因此不再被暴露。
然后，在树脂膜PA2中形成开口OP2。开口OP2可以例如以如下方式形成。即，树脂膜PA2被形成为光敏树脂膜。由光敏树脂形成的树脂膜PA2经受曝光和显影。结果，树脂膜PA2的将成为开口OP2的部分被选择性地去除，从而形成树脂膜PA2中的开口OP2。然后，执行热处理，使得树脂膜PA2固化。开口OP2以穿透通过树脂膜PA2的方式形成。结果，垫盘PD的至少一部分暴露于开口OP2。
替代地，作为另一种方式，以下也是可以接受的：使用利用光刻工艺形成在树脂膜PA2之上的光致抗蚀剂层作为刻蚀掩模，干法刻蚀树脂膜PA2；结果，开口OP2被形成在树脂膜PA2中。在这种情况下，树脂膜PA2不需要为光敏树脂膜。
树脂膜PA2中的开口OP2被形成为以至在平面视图中内部地包括在氮化硅膜PA1中的开口OP1。由于这样的原因，在树脂膜PA2中的开口OP2形成后，氮化硅膜PA1中的开口OP1的内壁不被树脂膜PA2覆盖，并且是暴露的。此外，当在树脂膜PA2中形成开口OP2时，优选去除划线区中的树脂膜PA2。
以这样的方式形成具有用于暴露垫盘PD的至少一部分的开口OP的绝缘膜PA。绝缘膜PA由氮化硅膜PA1和树脂膜PA2形成。绝缘膜PA具有用于暴露垫盘PD的至少一部分的开口OP。然而，开口OP由树脂膜PA2中的开口OP2和氮化硅膜PA1中的开口OP1形成。绝缘膜PA中的开口OP的内壁由树脂膜PA2中的开口OP2的内壁、氮化硅膜PA1中的开口OP1的内壁、以及处在开口OP1的内壁与开口OP2的内壁之间的氮化硅膜PA1的顶表面形成，并没有被树脂膜PA2覆盖。
然后，如果需要的话，将半导体衬底SB的背面侧研磨或抛光，从而减小半导体衬底的厚度。然后，半导体衬底SB连同半导体衬底SB上的叠层结构一起被切片(切割)。在该步骤，沿着划线区域对半导体衬底SB以及在半导体衬底SB上的叠层结构进行切片(切割)。结果，从半导体衬底SB(半导体晶片)的每个芯片区域获得半导体芯片。
可以以这样的方式制造半导体芯片(半导体装置)CP。
<关于半导体芯片的堆叠>
图33是示出了放大比例的图9的半导体封装件的一部分的部分放大横截面图。顺带提及，在图33中，为了容易理解附图，没有示出密封树脂部件MR、片芯垫盘DP、以及引线LD。
在图33中，图18的半导体芯片CP的横截面结构被应用到半导体芯片CP1和CP2的横截面结构。即，在图33中，半导体芯片CP1和半导体芯片CP2的每个横截面结构大致与图18的半导体芯片CP的横截面结构相同。而在实际中，根据形成在半导体芯片CP1中的电路与形成在半导体芯片CP2中的电路之间的不同，在半导体元件和导线布线方面，半导体芯片CP1和半导体芯片CP2是不同的。然而，前面就半导体芯片CP的配置和制造方法的前述内容在半导体芯片CP1和半导体芯片CP2之间是共同的。
如图18和33所示，半导体芯片CP1具有包括一层或多层布线层(更优选地，多个布线层)的布线结构、形成在该布线结构中的线圈CL1a和CL2a、以及形成在该布线结构之上的绝缘膜PA。而半导体芯片CP2具有包括一层或多层布线层(更优选地，多个布线层)的布线结构、形成在该布线结构中的线圈CL1b和CL2b、以及形成在该布线结构之上的绝缘膜PA。然后，半导体芯片CP1和半导体芯片CP2以隔着绝缘片ZS的方式一个堆叠在另一个之上，半导体芯片CP1的绝缘膜PA和半导体芯片CP2的绝缘膜PA彼此面对。绝缘片ZS介于半导体芯片CP1的绝缘膜PA与半导体芯片CP2的绝缘膜PA之间。半导体芯片CP1的线圈CL1a与半导体芯片CP2的线圈CL1b在平面视图中互相重叠，且相互磁耦合。而半导体芯片CP1的线圈CL2a与半导体芯片CP2的线圈CL2b在平面视图中互相重叠，且相互磁耦合。
顺带提及，在图33中，为了容易理解附图，用黑色实线填充来示出形成在半导体芯片CP1和CP2中的每个线圈导线CW，并省略其他影线。
半导体芯片CP1的线圈CL1a和半导体芯片CP2的线圈CL1b不是通过导体耦接，而是相互磁耦合。半导体芯片CP1的线圈CL2a和半导体芯片CP2的线圈CL2b不是通过导体耦接，而是相互磁耦合。
半导体芯片CP1的绝缘膜PA、半导体芯片CP2的绝缘膜PA、以及绝缘片ZS被置于半导体芯片CP1的线圈CL1a和半导体芯片CP2的线圈CL1b之间，此二者通过半导体芯片CP1的绝缘膜PA、半导体芯片CP2的绝缘膜PA、以及绝缘片ZS互相绝缘。而半导体芯片CP1的绝缘膜PA、半导体芯片CP2的绝缘膜PA、以及绝缘片ZS被置于半导体芯片CP1的线圈CL2a和半导体芯片CP2的线圈CL2b之间，此二者通过半导体芯片CP1的绝缘膜PA、半导体芯片CP2的绝缘膜PA、以及绝缘片ZS互相绝缘。出于此原因，通过半导体芯片CP1的绝缘膜PA、半导体芯片CP2的绝缘膜PA、以及绝缘片ZS能够确保半导体芯片CP1与半导体芯片CP2之间的击穿电压(电介质击穿电压)。因此，通过半导体芯片CP1的绝缘膜PA、半导体芯片CP2的绝缘膜PA、以及绝缘片ZS能够确保在半导体芯片CP1的线圈CL1a和半导体芯片CP2的线圈CL1b之间的击穿电压(电介质击穿电压)，以及在半导体芯片CP1的线圈CL2a和半导体芯片CP2的线圈CL2b之间的击穿电压(电介质击穿电压)。
此外，在各半导体芯片CP1和CP2中，当绝缘膜PA的厚度设置太大时，半导体晶片变得更可能在半导体芯片的制造期间翘曲。结果，这变得难以执行半导体芯片CP1和CP2的制造步骤。另一方面，绝缘片ZS的厚度易于控制。因此，可以使用具有期望厚度的绝缘片ZS制造半导体封装件PKG。为此，绝缘片ZS的厚度优选大于半导体芯片CP1的绝缘膜PA的厚度，并进一步优选大于半导体芯片CP2的绝缘膜PA的厚度。换言之，半导体芯片CP1的绝缘膜PA的厚度，以及半导体芯片CP2的绝缘膜PA的厚度，均优选小于绝缘片ZS的厚度。这可以抑制或防止半导体晶片在半导体芯片制造步骤中翘曲。结果，这变得更容易执行半导体芯片CP1和CP2的制造步骤。此外，能够给主要通过绝缘片ZS充分确保半导体芯片CP1和半导体芯片CP2之间的击穿电压。
<关于本发明人的研究>
本发明人进行了关于以下技术的研究：如图33或后面将描述的图38中那样，两个半导体芯片被一个堆叠在另一个之上，其间设置绝缘片(ZS)；从而，一个半导体芯片的线圈和另一个半导体芯片的线圈互相磁耦合(电感性耦合)；并且信号通过磁耦合的线圈从一个半导体芯片传输到另一个半导体芯片。
根据该技术，一个半导体芯片和另一个半导体芯片之间的电介质击穿电压可以通过绝缘片(ZS)的厚度调整。例如，当需要高的电介质击穿电压时，设置于两个半导体芯片之间的绝缘片(ZS)的厚度的增加能够增加一个半导体芯片和另一个半导体芯片之间的电介质击穿电压。
本发明人的研究表明，对于如下的半导体封装件(半导体装置)(其中，绝缘片(ZS)被设置于两个半导体芯片之间，允许一个半导体芯片的线圈和另一个半导体芯片的线圈互相重叠，并且一个半导体芯片的线圈和另一个半导体芯片的线圈互相磁耦合，发生以下问题。即，本发明人发现以下现象可能会发生：设置于两个半导体芯片之间的绝缘片(ZS)从半导体芯片剥离，使得一个半导体芯片和另一个半导体芯片之间的击穿电压(电介质击穿电压)减小。下面，将参考图34和35的研究实例给出具体的描述。
图34是由本发明人研究的研究示例的半导体芯片(半导体装置)CP100的横截面图，并对应于本实施例的图18。图35是图34的研究示例的半导体芯片CP100的平面图，并对应于本实施例的图19，其中示出了最上层布线层(在此，第四布线层)的金属图案。
图34和35中所示的半导体芯片CP100不同于图18和19中所示的本实施例的半导体芯片CP之处在于，在图34和35所示的半导体芯片CP100中没有形成伪导线DM的等效物。即，在图18和19中所示的本实施例的半导体芯片中，伪导线DM形成在最上层布线层(在此，第四布线层)。相反，在图34和35中所示的研究示例的半导体芯片CP100中，在最上层布线层(在此，第四布线层)没有形成伪导线DM的等同物。
在图34和35中所示的研究示例的半导体芯片CP100中，在最上层布线层没有形成伪导线DM的等效物。鉴于此，在绝缘膜PA的顶表面(即，树脂膜PA2的顶表面)形成台阶差DS。当最上层的布线层其中包括其中不形成有金属图案的空隙空间，并且该空隙空间的区域大到一定程度时，形成台阶差DS。该台阶差DS的尺寸(高度)大致与在最上层布线层形成的导线M4、线圈导线CW以及垫盘PD的厚度(高度)相同。
在此，将通过参考图36A、36B、37A和37B来描述台阶差DS的形成。图36A、36B、37A和37B均是用于说明台阶差DS的形成的解释视图(横截面图)，并均示出了研究示例的半导体芯片CP100的部分。
图36A和37A均示出了在研究示例的半导体芯片CP100中已经在层间绝缘膜IL4之上形成最上层布线层(在此，第四布线层)的阶段。图36B和37B均示出了其中已经形成最上层绝缘膜的绝缘膜PA的阶段。顺带提及，在图36A、36B、37A和37B中示出的金属图案MP是在最上层布线层形成的金属图案，并对应于图35中示出的垫盘PD、导线M4或线圈导线CW。顺带提及，图36A和36B均示出了其中金属图案互相接近的区域的横截面。图37A和37B均示出了其中金属图案MP互相非常远离的区域的横截面。即，图37A和37B中的金属图案之间的距离显著大于图36A和36B中的金属图案之间的距离。
当如图36A中那样，相邻金属图案之间的距离小到一定程度时，绝缘膜PA的形成导致如下：如图36B那样，在相邻金属图案MP之间的区域中，在绝缘膜PA的顶表面几乎不形成台阶差，使得绝缘膜PA的顶表面变得大致平坦。
然而，当如图37A那样，相邻金属图案MP之间的距离大到一定程度时，绝缘膜PA的形成导致如下：如图37B中那样，在相邻金属图案MP之间的区域中，在绝缘膜PA的顶表面形成台阶差DS，使得绝缘膜PA的顶表面变得不平坦，并具有台阶差DS。台阶差DS的尺寸(高度)h1大约与金属图案MP的厚度(高度)h2相同(h1＝h2)。
在图34和35所示的半导体芯片CP100中，没有形成伪导线DM的等效物。这导致如下的区域的形成，在该区域中相邻金属图案MP之间的距离大，如图37A和37B中那样。结果，在绝缘膜PA的顶表面形成台阶差DS。
图38是以放大比例示出当研究示例的半导体芯片CP100应用于图9的半导体封装件PKG的半导体芯片时半导体封装件的一部分的局部放大横截面图，且对应于图33。如图38所示，两个半导体芯片CP101和CP102被一个堆叠在另一个上面，其间设置有绝缘片ZS。对于半导体芯片CP101和CP102的每个横截面结构，采用图34的研究示例的半导体芯片CP100的横截面结构。因此，在图38的半导体芯片CP101和CP102中，没有形成伪导线DM的等效物。鉴于此，在最上层的绝缘膜PA的顶表面形成台阶差DS。而图39是以放大比例示出图38的台阶差DS的邻近区域的局部放大横截面图。
当两个半导体芯片CP101和CP102被一个堆叠在另一个上面，其间设置有绝缘片ZS时，绝缘片ZS被设置在半导体芯片CP101的绝缘膜PA与半导体芯片CP102的绝缘膜PA之间。当绝缘膜PA的顶表面平坦时，绝缘片ZS能与绝缘膜PA的顶表面紧密接触。而当在绝缘膜PA的顶表面形成台阶差DS时，如图39所示，在邻近台阶差DS的位置，绝缘片ZS不能与绝缘膜PA密切接触，使得在绝缘片ZS和绝缘膜PA之间形成空隙(空间或间隙)VD。
如图39所示，当在绝缘片ZS与绝缘膜PA之间在邻近台阶差DS的位置形成空隙VD时，空隙VD作为起始点，绝缘片ZS变得更可能从半导体芯片CP101或半导体芯片CP102剥离。绝缘片ZS从半导体芯片CP101或半导体芯片CP102剥离导致半导体芯片CP101与半导体芯片CP102之间的击穿电压(电介质击穿电压)降低。尤其是，其剥离导致磁耦合的半导体芯片CP101的线圈与半导体芯片CP102的线圈之间的击穿电压(电介质击穿电压)降低。由此，当半导体装置(半导体封装件)以高电压工作时，半导体装置(半导体封装件)经受电介质击穿或其他故障，引起可靠性劣化。另外，当绝缘片ZS从半导体芯片CP101或半导体芯片CP102剥离时，被剥离部分作为水分等的渗透路径，导致防潮性下降。这在高湿环境下引起半导体装置(半导体封装件)的可靠性(例如电介质击穿)降低。
<关于主要特征和效果>
在本实施例的半导体装置(半导体封装件PKG)中，半导体芯片CP1和半导体芯片CP2被一个堆叠在另一个之上，其间设置有绝缘片ZS；并且半导体芯片CP1中的线圈(CL1a和CL2a)与半导体芯片CP2中的线圈(CL1b和CL2b)分别互相磁耦合。
结果，利用线圈(电感器)之间的磁耦合(电感耦合)能够执行半导体芯片CP1与半导体芯片CP2之间的信号传输。
不同于本实施例，假设形成信号传输变换器的初级线圈和次级线圈被形成在同一半导体芯片中。在这种情况下，通过设置在初级线圈和次级线圈之间的层间绝缘膜确保形成在同一半导体芯片中的初级线圈和次级线圈之间的击穿电压(电介质击穿电压)。然而，当层间绝缘膜的厚度设置过大时，半导体晶片变得更容易在半导体装置(半导体芯片)的制造过程中翘曲。结果，这变得难以执行半导体装置(半导体芯片)的制造步骤。此外，当层间绝缘膜的厚度设置过大时，则难以形成布线结构。这对层间绝缘膜厚度的增加施加了限制。因此，这限制了在同一半导体芯片中形成的初级线圈和次级线圈之间的击穿电压(电介质击穿电压)的增加。
与之相反，在本实施例中，形成信号传输变换器的初级线圈和次级线圈形成在不同的半导体芯片中。即，形成在半导体芯片CP1中的线圈与形成半导体芯片CP2中的线圈互相磁耦合，从而形成信号传输变换器。绝缘片设置在半导体芯片CP1和半导体芯片CP2之间。出于此原因，通过形成在半导体芯片CP1中的线圈(CL1a和CL2a)之上的绝缘膜(PA)、形成在半导体芯片CP2中的线圈(CL1b和CL2b)之上的绝缘膜(PA)、以及设置在半导体芯片CP1和半导体芯片CP2之间的绝缘片，来确保初级线圈和次级线圈之间的击穿电压(电介质击穿电压)。可以根据所需要的击穿电压(电介质击穿电压)选择绝缘片ZS的厚度。出于此原因，能够方便且精确地增加初级线圈和次级线圈之间的击穿电压(电介质击穿电压)。例如，在要求初级线圈和次级线圈之间的高水平的击穿电压(电介质击穿电压)的规格的情况下，根据该规格增加绝缘片ZS的厚度。这可以提供满足该规格的半导体装置(半导体封装件)。
然而，本发明人的研究表明：如参考研究示例所述，在其中半导体芯片CP101和CP102被一个堆叠在另一个之上并且其间设置有绝缘片ZS的半导体封装件中，当台阶差DS造成在邻近该台阶差DS的位置处形成空隙(参见图39)时，绝缘片ZS变得更可能从半导体芯片CP101和CP102剥离。该绝缘片ZS的剥离引起半导体芯片CP101中的线圈与半导体芯片CP102中的线圈之间的击穿电压(电介质击穿电压)减小。这导致半导体装置(半导体封装件)的可靠性下降。
相反，在本实施例中，在半导体芯片CP1的布线结构的最上层布线层形成伪导线DM。类似地，在半导体芯片CP2的布线结构的最上层布线层形成伪导线DM。通过在最上层布线层形成伪导线DM，能够抑制或防止形成台阶差，例如在半导体芯片CP1和CP2各自的最上层处的绝缘膜PA的顶表面处的台阶差。
在半导体芯片的最上层处的绝缘膜PA中，由于以下而形成台阶差：存在其中未形成金属图案的空隙空间，并且该空隙空间是具有较大区域的部分；以及在那里邻近金属图案之间的距离较大。这造成在绝缘膜PA的顶表面处形成台阶差DS。与其中在最上层布线层不形成伪导线DM的研究示例(图34和35)相比，当形成伪导线DM时，在其中未形成垫盘PD、导线M4和线圈导线CW的区域中形成伪导线DM；因此，在最上层布线层的金属图案之间的距离可以被减小到那样的程度。即，在最上层布线层的空隙空间(其中没有形成金属图案的区域)可以被减小到等效于形成伪导线DM的程度。结果，可以减小在最上层布线层的金属图案之间的距离。出于此原因，可以抑制或防止台阶差(例如在绝缘膜PA的顶表面处的台阶差DS)的形成。
在半导体芯片CP1和CP2的每个布线结构的最上层布线层形成伪导线DM的原因如下：抑制或防止在半导体芯片CP1和CP2的每个最上层处的绝缘膜PA的顶表面处形成台阶差(例如台阶差DS)。然后，台阶差例如台阶差DS被抑制或防止形成在绝缘膜PA的顶表面处的原因如下：防止在绝缘片ZS与绝缘膜PA之间邻近台阶差DS的位置形成空隙VD；这防止了绝缘片ZS从半导体芯片(CP1或CP2)剥离。因此，半导体芯片(CP1和CP2)的每个最上层处的绝缘膜PA的顶表面的其中要抑制或防止台阶差例如台阶差DS形成的区域是与绝缘片ZS重叠的区域。在半导体芯片(CP1和CP2)的每个最上层处的绝缘膜PA的顶表面的不与绝缘片ZS重叠的区域中，即使当形成台阶差例如台阶差DS时，也不引起绝缘片ZS与绝缘膜PA之间的空隙VD的形成；因此，不引起绝缘片ZS的剥离。因此，抑制或防止在每个半导体芯片CP1和CP2中的与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处形成台阶差例如台阶差DS是重要的。
出于此原因，在半导体芯片CP1和CP2中的每一个中，为了抑制或防止在与绝缘片ZS重叠的区域中在绝缘膜PA的顶表面处形成台阶差(例如台阶差DS)，在本实施例中，关于伪导线DM的各种想法被实施。更优选，提供以下特征。
在本实施例中，伪导线DM形成在最上层布线层。这抑制或防止了在半导体芯片CP1和CP2的各自最上层的绝缘膜PA的顶表面处形成台阶差例如台阶差DS。从这个角度来看，在各半导体芯片CP1和CP2中，在与绝缘片ZS重叠的区域中，伪导线DM被合适地形成以便防止在绝缘膜PA的顶表面处形成尺寸(高度)等于或大于导线M4的厚度(高度)T1的1/2的台阶差。即，在本实施例中，在半导体芯片CP1和CP2中的每一个中，在最上层布线层形成伪导线DM。结果，合乎期望地，在每个半导体芯片CP1和CP2中，在与绝缘片ZS重叠的区域中，在绝缘膜PA的顶表面处没有形成尺寸(高度)等于或大于导线M4的厚度(高度)T1的1/2的台阶差。
顺带提及，导线M4的厚度(高度)T1以及在绝缘膜PA的顶表面处的台阶差的尺寸(高度)对应于导线M4和绝缘膜PA的在厚度方向(该方法大体上垂直于半导体衬底SB的主表面)的尺寸。导线M4、垫盘PD、线圈导线CW和伪导线DM具有大致相同的厚度。因此，垫盘PD、线圈导线CW和伪导线DM的每个厚度(高度)大致等于导线M4的厚度T1。导线M4的厚度(高度)T1示出在图18中，并等于图37B所示的金属图案MP的厚度(高度)h2(T1＝h2)。绝缘膜PA的台阶差(DS)的尺寸(h1)示出在图37B中。在绝缘膜PA的顶表面处的台阶差的尺寸(高度)对应于在绝缘膜PA的顶表面处的台阶差的高度差。
此外，在绝缘膜PA的顶表面处，没有形成尺寸(高度)等于或大于导线M4的厚度(高度)T1的1/2的台阶差。这相当于如下：当导线M4的厚度T1为3微米时，在绝缘膜PA的顶表面处没有形成尺寸(高度)为1.5微米或更大的台阶差；以及当导线M4的厚度T1为6微米时，在绝缘膜PA的顶表面处没有形成尺寸(高度)为3微米或更大的台阶差。
不同于本实施例，当如在图34和35的研究示例中没有形成伪导线DM时，具有与金属图案MP的厚度(高度)h2可比的尺寸(高度)h1，并因此，具有与导线M4的厚度(高度)T1可比的尺寸(高度)h1的台阶差DS被形成在绝缘膜PA的顶表面处。相反，在本实施例中，形成伪导线DM。这防止在与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处形成具有与导线的厚度T1可比的尺寸h1的台阶差DS。这能造成，在与绝缘片ZS重叠的区域中，在绝缘膜PA的顶表面处没有形成具有等于或大于导线M4的厚度T1的1/2的尺寸的台阶差。这能抑制或防止在绝缘片ZS与绝缘膜PA之间形成间隙例如空隙VD。因此，能够抑制或防止绝缘片ZS从半导体芯片CP1和CP2剥离。因此，能够提高半导体装置(半导体封装件)的可靠性。
替代地，即使在与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处形成细微的台阶差，也不太可能在邻近台阶差的位置处形成绝缘片ZS和绝缘膜PA之间的间隙。因此，不太可能引起绝缘片ZS的剥离。出于这个原因，在绝缘膜PA的顶表面处形成的台阶差的尺寸(高度)的减小对抑制或防止绝缘片ZS从半导体芯片CP1和CP2剥离的现象也是有效的。在本实施例中，通过在最上层布线层处形成伪导线DM，能够减小在与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处形成的台阶差的尺寸(高度)。优选地，能够使在绝缘膜PA的顶表面处形成的台阶差的尺寸(高度)小于导线M4的厚度(高度)T1的1/2。因此，能够抑制或防止绝缘片ZS从半导体芯片CP1和CP2的剥离的现象的发生。这可以提高半导体装置(半导体封装件)的可靠性。
此外，在本实施例中，在半导体芯片CP1和CP2每一个中，形成伪导线DM以防止在与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处形成具有2μm或更大尺寸的台阶差，是期望的。即，布置伪导线DM以防止在与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处形成具有等于或大于导线M4的厚度(高度)T1的1/2的尺寸的台阶差，以及防止形成具有2μm或更大的尺寸(高度)的台阶差，是期望的。换句话说，在本实施例中，在每个半导体芯片CP1和CP2中，符合期望地，伪导线DM的形成导致如下状态：在与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处，未形成具有等于或大于导线M4的厚度(高度)T1的1/2的尺寸的台阶差，以及未形成具有2μm或更大的尺寸(高度)的台阶差。因此，不管导线M4的厚度(高度)T1如何，能够切实抑制或防止绝缘片ZS从半导体芯片CP1和CP2剥离的现象的发生。这可以切实提高半导体装置(半导体封装件)的可靠性。
另一方面，在本实施例中，在半导体芯片(CP1和CP2)的每个最上层布线层处，在密封环导线M4a内侧的区域(即，被成环的密封环导线M4a围绕的区域)中，布置了垫盘PD、导线M4、线圈导线CW和伪导线DM。出于这个原因，通过形成伪导线DM，能够抑制或防止诸如在平面图中在密封环导线M4a内的区域(即，在平面图中被成回环的密封环导线M4a围绕的区域)中的绝缘膜PA的顶表面处形成台阶差(诸如台阶差DS)。从这个角度，在本实施例中，在半导体芯片CP1和CP2每个中，在最上层布线层处形成伪导线DM。结果，符合期望地，在与绝缘片ZS重叠的区域中，以及在平面图中在密封环导线M4a内的区域中，在绝缘膜PA的顶表面处未形成具有等于或大于1/2的导线M4的厚度(高度)T1的尺寸的台阶差。在每个半导体芯片CP1和CP2中，在最上层布线层处形成伪导线DM。结果，进一步合乎期望地，在与绝缘片ZS重叠的区域中，以及在平面图中在密封环导线M4a内的区域中，在绝缘膜PA的顶表面处，未形成具有等于或大于1/2的导线M4的厚度(高度)T1的尺寸的台阶差，也未形成具有2μm或更大的尺寸(高度)的台阶差。结果，在与绝缘片ZS重叠的区域中，以及在平面图中在密封环导线M4a内的区域(即，在平面图中被回环的密封环导线M4a围绕的区域)中，可以抑制或防止在绝缘膜PA的顶表面处诸如台阶差DS的台阶差的形成。这可以抑制或防止绝缘片ZS从半导体芯片CP1和CP2剥离的现象的发生。因此，能够提高半导体装置(半导体封装件)的可靠性。
另一方面，在本实施例中，优选地，在半导体芯片CP1和CP2每个中，在与绝缘片ZS重叠的区域中，伪导线DM均匀地(一致地)布置在未形成导线M4和线圈导线CW的区域中。即，在本实施例中，当每个半导体芯片CP1和CP2中的最上层布线层包括未形成垫盘PD、导线M4和线圈导线CW的区域时，优选在其中均匀地布置伪导线DM。结果，变得容易防止在绝缘膜PA的顶表面处形成台阶差。
此外，优选地，在每个半导体芯片CP1和CP2的最上层布线层处，布置伪导线DM使得邻近的金属图案之间的距离为4μm或更小。即，当最上层布线层包括使得邻近的金属图案之间的距离大于4μm的空隙空间时，伪导线DM优选被布置在那里。从另一角度，优选布置伪导线DM以防止在每个半导体芯片CP1和CP2的最上层布线层处形成这样的位点：从其(该位点)起4μm内完全未形成金属图案。结果，易于防止在绝缘膜PA的顶表面处形成台阶差。这里，金属图案每个由导电膜CD形成，并包括垫盘PD、导线M4、导线线圈CW、密封环导线M4a和伪导线DM。
图40是示出当在绝缘膜PA和绝缘片ZS之间的界面处未引起剥离时金属图案之间的距离(即，邻近的金属图案之间的距离)与绝缘膜PA的台阶差(DS)的尺寸(h1)之间的关系的一个示例的图。如图40所示，随着金属图案之间的距离(即，邻近的金属图案之间的距离)的增加，绝缘膜PA的台阶差(DS)的尺寸(h1)增加。如上所述，绝缘膜PA的台阶差(DS)的尺寸(h1)优选为2μm或更小。而相邻金属图案之间的距离(即，金属图案之间的距离)优选为4μm或更小。结果，在图40的图中，划影线的区域是尤其优选的区域。
另一方面，螺旋线圈导线CW形成在最上层布线处。伪导线DM优选布置在每个线圈导线CW内(见图19)。这可以抑制或防止抑制或防止在线圈导线CW内的位置处的绝缘膜PA的顶表面处形成台阶差，诸如台阶差DS。另一方面，螺旋线圈导线CW形成在最上层布线处。伪导线DM优选以围绕线圈导线CW的方式布置在线圈导线CW外(见图19)。这可以抑制或防止在线圈导线CW外的位置处的绝缘膜PA的顶表面处形成台阶差，诸如台阶差DS。
换句话说，螺旋线圈导线CW形成在最上层布线处。因此，优选地，伪导线DM布置在线圈导线CW内，此外，伪导线DM以围绕线圈导线CW的方式布置在线圈导线CW外。结果，在其中形成线圈导线CW的区域的附近，可以被抑制或防止在绝缘膜PA的顶表面处形成台阶差，诸如台阶差DS。
当在其中形成线圈导线CW的区域的附近的绝缘膜PA的顶表面处形成台阶差DS时，在邻近台阶差DS的位置处的绝缘片ZS和绝缘膜PA之间形成空隙VD。结果，绝缘片ZS的剥离以空隙VD作为起始点发生。这在大大影响了半导体芯片CP1的线圈导线CW和半导体芯片的CP2的线圈导线CW之间的击穿电压。出于这个原因，在最上层布线层处，伪导线DM布置在线圈导线CW内，此外，伪导线DM以围绕线圈导线CW的方式布置在线圈导线CW外。这导致防止在其中形成线圈导线CW的区域的附近的绝缘片ZS的剥离。这对提高半导体芯片CP1的线圈导线CW和半导体芯片的CP2的线圈导线CW之间的击穿电压是尤其有效的。
因此，结合伪导线DW实现了多种构思。结果，能够更加提高半导体装置(半导体封装件)的可靠性。
如上所述，本发明人进行了如在“关于本发明人的研究”的部分中描述的研究。作为结果，这导致了引入伪线DM。通常，半导体芯片的顶表面不需要有平坦度。出于这个原因，没有必要形成伪导线以确保在半导体芯片的最上层布线层处的最上层绝缘膜的平坦度。然而本发明人进行了关于以下技术的研究：两个半导体芯片以在它们之间设置的绝缘片的方式一个堆叠在另一个之上；并分别形成在半导体芯片中的线圈彼此磁耦合用于传输信号。结果，本发明人有如下发现：当在半导体芯片的最上层处的绝缘膜(PA)处台阶差DS时，引起绝缘片(ZS)的剥离，招致半导体装置(半导体封装件)的可靠性的劣化。仅仅是因为发明人发现了这样的问题，他们才注意到以下：防止在半导体芯片的最上层处的绝缘膜(PA)处形成台阶差(诸如接触DS)是重要的。这最终导致在半导体芯片的最上层布线层处的伪线DM的形成。为此，可以说，仅仅由于本发明人认识到了这样的问题，才能够实现伪导线DM的引入。
此外，与本实施例不同的，假设形成信号传输变压器的初级线圈和次级线圈形成在同一半导体芯片中。在这种情况下，形成在同一半导体芯片中的初级线圈和次级线圈之间的电位差可能是相当大的。因此，在同一半导体芯片中存在高电压区域和低电压区域，使得两个区域之间不同的电位可能是相当大的。在这种情况下，由于以下原因在半导体芯片中提供伪导线是不可取的：伪导线的提供减小了在同一半导体芯片中存在的高电压区域和低电压区域之间的击穿电压，导致半导体芯片的可靠性劣化。
作为对比，在本实施例中，形成信号传输变压器的初级线圈和次级线圈形成在不同的半导体芯片中。因此，在同一半导体芯片中不存在彼此磁耦合并且电位彼此很大程度不同的初级线圈和次级线圈。出于这个原因，即使当在半导体芯片中未形成伪导线DM时，也不会引起半导体芯片的可靠性的劣化。
另一方面，在本实施例中，线圈CL1a和线圈CL2a形成在半导体芯片CP1中，而线圈CL1b和线圈CL2b形成在半导体芯片CP2中。半导体芯片CP1的线圈CL1a和半导体芯片CP2的线圈CL1彼此磁耦合。半导体芯片CP1的线圈CL2a和半导体芯片CP2的线圈CL2b彼此磁耦合。即，在半导体芯片CP1和半导体芯片CP2之间的信号传输路径仅仅是通过磁耦合(电感耦合)线圈的路径，并且其包括通过线圈CL1a和CL1b路径以及通过线圈CL2a和CL2b的路径的两条路线。
然而，在半导体芯片CP1和半导体芯片CP2之间的信号传输路径(通过磁耦合线圈的传输路径)不限于两条路线。例如，在半导体芯片CP1中，省略线圈CL2a的形成；并在半导体芯片CP2中，省略线圈CL2b的形成；从而，半导体芯片CP1的线圈CL1a和半导体芯片CP2的线圈CL1b彼此磁耦合；结果，信号通过半导体芯片CP1和半导体芯片CP2之间的磁耦合线圈CL1a和CL1b传输。在这种情况下，在半导体芯片CP1和半导体芯片CP2之间的信号传输路径(通过磁耦合的线圈的传输路径)是一条路线。替代地，以下也是可能的：在半导体芯片CP1中，形成三个或更多个线圈；并在半导体芯片CP2中，形成三个或更多个线圈；从而，半导体芯片CP1中的各线圈与半导体芯片CP2中的各线圈彼此磁耦合；结果，信号经由磁耦合的线圈在半导体芯片CP1和半导体芯片CP2之间传输。在这种情况下，在半导体芯片CP1和半导体芯片CP2之间的信号传输路径(通过磁耦合的线圈的传输路径)包括三条或更多条路线。
第二实施例
图41是本第二实施例的半导体芯片(半导体装置)的平面图，并且与第一实施例的图19对应。如图19中那样，图41示出了在半导体芯片CP中的最上层布线层处的金属图案。为了便于理解附图，在最上层布线层处的金属图案即使在平面图中也被画了阴影线。然而与在图19中一样，在图41中，为了使伪导线DM可区分，在最上层布线层处的金属图案中，仅用点影线示出了伪导线DM，其他被给出斜影线。
本第二实施例不同于第一实施例之处在于以下方面。
即，在第一实施例中，也如图19所示，在半导体芯片CP的最上层布线层处(因此，在每个半导体芯片CP1和CP2的各自的最上层布线层处)，在平面图中与绝缘层ZS重叠的区域和不重叠的区域两者中形成伪导线DM。
相比之下，在本第二实施例中，也如图41所示，在半导体芯片CP的最上层布线层处(即，在半导体芯片CP1和CP2的各自的最上层布线层中每一个处)，在平面图中与绝缘层ZS重叠的区域中形成伪导线DM。然而，在平面图中与绝缘层ZS不重叠的区域中未形成伪导线DM。即，在如图19所示的最上层布线层处的金属图案中布置在平面图中与绝缘层ZS不重叠的区域中的伪导线DM被消除。所得到的图对应于图41。
顺便提及，在图41中，在半导体芯片CP(半导体芯片CP1或CP2)中，与绝缘片ZS重叠的区域RG1被交替的长短划线包围并由其指示。在图41中，伪导线DM布置在与绝缘片ZS重叠的区域RG1中。而伪导线DM未布置在与绝缘片ZS不重叠的区域(即，除了与绝缘片ZS重叠的区域RG1之外的其他区域)中。
除此以外，本第二实施例与第一实施例基本上相同，并因此将省略其重复的描述。
在第二实施例中，在半导体芯片CP(CP1和CP2)的最上层布线层每一个处，尽管在平面图中与绝缘层ZS重叠的区域中形成伪导线DM，但在平面图中与绝缘层ZS不重叠的区域中未形成伪导线DM。出于这个原因，在本第二实施例中，在半导体芯片CP(CP1和CP2)的最上层布线层每个处的绝缘膜PA的顶表面处，在与绝缘片ZS不重叠的区域中形成台阶差，诸如台阶差DS。然而这并没有导致绝缘片ZS和绝缘膜PA之间的空隙VD的形成。因此，不引起绝缘片ZS的剥离。在半导体芯片CP(CP1和CP2)的每个最上层布线层处的在平面图中与绝缘层ZS重叠的区域中形成的伪导线DM在本第二实施例与第一实施例之间是共同的。出于这个原因，在本第二实施例中，也在半导体芯片CP(半导体芯片CP1和CP2)中形成伪导线DM。结果，与第一实施例一样，能够抑制或防止在与绝缘片ZS重叠的区域中的绝缘膜PA的顶表面处形成诸如台阶差DS的台阶差。这可以提供与第一实施例大致相同的效果。
在本第二实施例中，除了在第一实施例中获得的效果外，还可以进一步获得以下效果。
即，在本第二实施例中，在半导体芯片CP(CP1和CP2)的每个最上层布线层处，在平面图中与绝缘层ZS不重叠的区域中未形成伪导线DM。出于这个原因，能够减少由于伪导线DM而在垫盘PD或导线M4处形成的寄生电容。寄生电容可以被减小，这可以使得较小可能地引起信号传输的延迟。结果，类似的，能够更提高半导体装置的性能。
第三实施例
图42是本第三实施例的半导体芯片(半导体装置)CP的截面图，并且对应于第一实施例的图18。如图18中那样，在图42中，为了使得伪导线可区分，也仅用点影线示出了伪导线DM。图43是示出当图42所示的本第三实施例的半导体芯片被应用到图9的半导体封装件PKG的半导体芯片时的放大的半导体封装件的一部分的部分放大截面图，并且其对应于第一实施例的图33。如图43所示，两个半导体芯片以在它们之间设置绝缘片ZS的方式一个堆叠在另一个之上。对于半导体芯片CP1和CP2的每个截面结构，适用图42的本第三实施例的半导体芯片CP的截面结构。顺便提及，在图43中，为了容易理解附图，用黑色实线填充物指示形成在半导体芯片CP1和CP2中的每个线圈导线CW，并省略了其他影线。
本第三实施例与第一实施例的不同之处在于以下方面。
即，在第一实施例中，也如图18和33所示，在每个半导体芯片CP(CP1或CP2)中，形成每个线圈(CL1或CL2)的线圈导线CW形成在最上层布线层处。
相比之下，在本第三实施例中，也如图42和43所示，在每个半导体芯片CP(CP1或CP2)中，形成每个线圈(CL1或CL2)的线圈导线CW形成在多个层布线层处。在图42和43的情况下，在最上层布线层的第四层布线层、下层的第三层布线层和下层的第二布线层的总共三层布线层处分别形成线圈导线CW。三层的线圈导线分别形成线圈CL1和CL2。顺便提及，三层的线圈导线CW可以经由通孔部件V4和V3彼此耦接。
即，在第一实施例中，在每个半导体芯片CP(CP1或CP2)中，每个线圈CL1和CL2由形成在最上层布线层处的导线(线圈导线CW)形成。相比之下，在本第三实施例中，在每个半导体芯片CP(CP1或CP2)中，每个线圈CL1和CL2由形成在多个层布线层处的导线(线圈导线CW)形成。
顺便提及，在本第三实施例中，形成线圈导线CW的布线层的数量不限于三个，并可能期望是两个或更多个。此外，在半导体衬底SB之上形成的布线层的数量不限于四个。
因此，每个半导体芯片CP(CP1或CP2)具有包括多个布线层的布线结构(多层布线结构)。然而，在本第三实施例中，每个线圈CL1和CL2由在形成每个半导体芯片CP(CP1或CP2)的布线结构的多个布线层的两层或更多层布线层处的图案(线圈导线CW)形成。
除此以外，本第三实施例与第一实施例基本上相同，并因此将省略其重复的描述。
此外，在本第三实施例中，与第一实施例一样，通过提供伪导线DM，可以获得与在第一实施例中的那些大致相同的效果。
在本第三实施例中，除了在第一实施例中获得的效果外，还可以进一步获得以下效果。
即，在本第三实施例中，线圈(CL1或CL2)由形成在两层或更多层布线层处的导线(线圈导线CW)形成。出于这个原因，与其中线圈由形成在一层布线层处的导线(线圈导线CW)形成的情况相比，可以增加线圈的匝数。结果，能够更加提高半导体装置的性能。而当线圈的匝数相同时，能够减少用于布置线圈所需的面积。出于这个原因，能够获得半导体芯片的尺寸的减小(面积的减小)。此外，能够获得半导体封装件的尺寸的减小。此外，还能够降低半导体芯片的制造成本，这可以进一步降低半导体封装件的制造成本。
替代地，本第三实施例也可以与第二实施例组合。
第四实施例
图44是本第四实施例的半导体芯片(半导体装置)CP的截面图，并对应于第一实施例的图18。图45是本第四实施例的半导体芯片的平面图，并对应于第一实施例中的图19。与图18中一样，在图44中，为了使得伪导线可区分，也仅用点影线示出了伪导线DM。此外，与在图19中一样，图45示出了在半导体芯片的最上层布线层处的金属图案。为了便于理解附图，在最上层布线层处的金属图案即使在平面图中也被画了影线。然而，与在图19中一样，在图45中，为了使伪导线DM可区分，在最上层布线层处的金属图案中，也仅用点影线示出了伪导线DM，其他被给出斜影线。
本第四实施例与第一实施例的不同之处在于以下方面。
也就是说，在第一实施例中，也如图18和19中所示，在每个半导体芯片CP(CP1或CP2)，线圈CL1和CL2(形成线圈CL1和CL2的线圈导线)形成在最上层布线层处。
相比之下，在本第四实施例中，半导体芯片CP(CP1或CP2)具有包括多个布线层的布线结构(多层布线结构)。也如从图44和45所指示的，在半导体芯片CP(CP1和CP2)中，线圈CL1和CL2(形成线圈CL1和CL2的线圈导线CW)形成在最上层布线层之下的布线层处。即，在本第四实施例中，在半导体芯片CP(CP1或CP2)的布线结构(多层布线结构)中，线圈CL1和CL2(线圈导线CW)形成在最上层布线层之下的层处。
在图44的情况下，线圈CL1和CL2(线圈导线CW)形成在比最上层布线层低一层的布线层处(这里，第三布线层)，但也可以形成在比最上层布线层低两层或更多层的布线层处。
在本第四实施例中，线圈CL1和CL2(线圈导线CW)形成在最上层布线层之下的布线层处。因此，线圈导线CW未形成在最上层布线层处，如图45所述。代之以，在最上层布线层处，伪导线DM也优选形成在线圈CL1和CL2(线圈导线CW)之上的位置处。即，在本第四实施例中，如图19中所示的线圈导线CW形成在最上层布线层之下的布线层处。在图19中其中形成线圈导线CW的区域中，在图45的情况下形成伪导线DM。
除此以外，本第四实施例与第一实施例基本上相同，并因此将省略其重复描述。
此外，在本第四实施例中，与第一实施例一样，通过提供伪导线DM，可以得到与在第一实施例中的那些大致相同的效果。
此外，如第一实施例中那样，当线圈CL1和CL2(线圈导线CW)形成在半导体芯片CP(CP1和CP2)中的最上层布线层处时，可以增加每个线圈CL1和CL2(线圈导线CW)的厚度。这可以提供可以减少线圈CL1和CL2(线圈导线CW)的电阻的优点。这是由于这样的事实在最上层布线层处的导线(金属图案)的厚度大于在最上层布线层之下的布线层处的导线的厚度。
另一方面，如本第四实施例中一样，当线圈CL1和CL2(线圈导线CW)形成在半导体芯片CP(CP1或CP2)的最上层布线层之下的布线层处时，可以提供可以进一步增加半导体芯片CP1的线圈和半导体芯片CP2的线圈之间的击穿电压的优点。
此外，本第四实施例还可以与第二和第三实施例中的任何一个或两个组合。
至此，通过其实施例已经具体描述了由本发明人完成的发明。然而，自然应理解，本发明不限于所述实施例，并且可以在范围内进行各种改变而不偏离其主旨。

Claims (18)

1.一种半导体装置，包括：
第一半导体芯片，具有：包括一层或多层布线层的第一布线结构；形成在所述第一布线结构中的第一线圈；和形成在所述第一布线结构之上的第一绝缘膜；
第二半导体芯片，具有：包括一层或多层布线层的第二布线结构；形成在所述第二布线结构中的第二线圈；和形成在所述第二布线结构之上的第二绝缘膜；和
设置在所述第一半导体芯片的第一绝缘膜和所述第二半导体芯片的第二绝缘膜之间的绝缘片，
其中所述第一半导体芯片和所述第二半导体芯片隔着绝缘片一个堆叠在另一个之上，所述第一半导体芯片的第一绝缘膜和所述第二半导体芯片的第二绝缘膜彼此面对；
所述第一线圈和所述第二线圈彼此磁耦合，
其中在所述第一布线结构的最上层布线层的第一最上层布线层处形成第一导线和第一伪导线，并且
其中在所述第二布线结构的最上层布线层的第二最上层布线层处形成第二导线和第二伪导线，
其中所述第一伪导线位于所述第一线圈内并围绕所述第一线圈，所述第二伪导线位于所述第二线圈内并围绕所述第二线圈，
其中，通过所述第一伪导线，在与所述绝缘片重叠的区域中的所述第一绝缘膜的顶表面处不形成具有第一导线的厚度的1/2或更大的尺寸的台阶差，并且
其中，通过所述第二伪导线，在与所述绝缘片重叠的区域中的所述第二绝缘膜的顶表面处不形成具有第二导线的厚度的1/2或更大的尺寸的台阶差。
2.根据权利要求1的半导体装置，
其中在与所述绝缘片重叠的区域中的所述第一绝缘膜的顶表面处不形成具有2μm或更大的尺寸的台阶差，并且
其中在与所述绝缘片重叠的区域中的所述第二绝缘膜的顶表面处不形成具有2μm或更大的尺寸的台阶差。
3.根据权利要求1的半导体装置，
其中所述第一线圈和所述第二线圈在平面图中彼此重叠。
4.根据权利要求1的半导体装置，
其中所述第一线圈形成在所述第一最上层布线层处，并且
其中所述第二线圈形成在所述第二最上层布线层处。
5.根据权利要求1的半导体装置，
其中所述第一伪导线和所述第二伪导线分别是隔离的图案。
6.根据权利要求1的半导体装置，
其中所述第一伪导线和所述第二伪导线分别是浮动电位图案。
7.根据权利要求1的半导体装置，
其中所述第一半导体芯片具有不面对所述第二半导体芯片并且与所述绝缘片不重叠的第一非面对区域，并且
其中所述第二半导体芯片具有不面对所述第一半导体芯片并且与所述绝缘片不重叠的第二非面对区域。
8.根据权利要求7的半导体装置，
其中在所述第一最上层布线层处形成第一垫盘，
其中在所述第二最上层布线层处形成第二垫盘，
其中所述第一垫盘布置在所述第一半导体芯片的第一非面对区域中，并且
其中所述第二垫盘布置在所述第二半导体芯片的第二非面对区域中。
9.根据权利要求8的半导体装置，
其中所述第一伪导线布置在所述第一最上层布线层处在与所述绝缘片重叠的区域中以及与所述绝缘片不重叠的区域中，并且
其中所述第二伪导线布置在所述第二最上层布线层处在与所述绝缘片重叠的区域中以及与所述绝缘片不重叠的区域中。
10.根据权利要求8的半导体装置，
其中所述第一伪导线布置在所述第一最上层布线层处在与所述绝缘片重叠的区域中并且未布置在与所述绝缘片不重叠的区域中，并且
其中所述第二伪导线布置在所述第二最上层布线层处在与所述绝缘片重叠的区域中并且未布置在与所述绝缘片不重叠的区域中。
11.根据权利要求8的半导体装置，还包括：
芯片安装部，用于在其上安装所述第一半导体芯片；
第一引线和第二引线；
第一导电耦接件，用于将所述第一引线和所述第一半导体芯片的所述第一垫盘电耦接；
第二导电耦接件，用于将所述第二引线和所述第二半导体芯片的所述第二垫盘电耦接；
密封件，用于将所述第一半导体芯片、所述第二半导体芯片、所述绝缘片、所述芯片安装部、所述第一导电耦接件、所述第二导电耦接件、所述第一引线的一部分和所述第二引线的一部分密封。
12.根据权利要求1的半导体装置，
其中所述第一伪导线均匀地布置在所述第一最上层布线层处的与所述绝缘片重叠的区域中的其中未形成有第一线圈和第一导线的区域中，并且
其中所述第二伪导线均匀地布置在所述第一最上层布线层处的与所述绝缘片重叠的区域中的其中未形成有第二线圈和第二导线的区域中。
13.根据权利要求1的半导体装置，
其中所述第一绝缘膜和所述第二绝缘膜每个都是叠层绝缘膜。
14.根据权利要求13的半导体装置，
其中所述第一绝缘膜和所述第二绝缘膜的各自的最上层的膜每一个由树脂材料形成。
15.根据权利要求14的半导体装置，
其中所述第一绝缘膜和所述第二绝缘膜每一个由氮化硅膜和在所述氮化硅膜之上的树脂膜的叠层膜形成。
16.根据权利要求1的半导体装置，
其中所述第一布线结构包括多个布线层，
其中所述第一线圈由在形成所述第一布线结构的所述多个布线层中的两层或更多层布线层处形成的线圈导线形成，
其中所述第二布线结构包括多个布线层，并且
其中所述第二线圈由在形成所述第二布线结构的所述多个布线层中的两层或更多层布线层处形成的线圈导线形成。
17.根据权利要求1的半导体装置，
其中所述第一布线结构包括多个布线层，
其中所述第一线圈形成在所述第一布线结构中的第一最上层布线层之下的层处，
其中所述第二布线结构包括多个布线层，并且
其中所述第二线圈形成在所述第二布线结构中的第二最上层布线层之下的层处。
18.根据权利要求1的半导体装置，
其中信号经由彼此磁耦合的所述第一线圈和所述第二线圈在所述第一半导体芯片和所述第二半导体芯片之间传输。
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