JP6923248B2 - 半導体装置 - Google Patents
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- 入力する電圧を減圧する機能を有する第1のチップと、該第1のチップの出力信号を信号処理する機能を有する第2のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置であって、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第1のリード列と第2のリード列を構成していることと、
前記第1のチップは半導体基板上の絶縁膜上に形成された抵抗素子を主な構成要素としていることと、
前記第2のチップは半導体基板上に形成されたオペアンプを主な構成要素としていることと、
前記第1のリード列のリード端子は2つのリード端子で構成され、該第1のリード列のリード端子は、方形の前記第1のチップ上に形成された抵抗チップ電極であって該第1のチップの前記第1のリード列側の一辺側に配置されている2つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第2のチップ上に形成され前記第1のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第2のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第2のリード列のリード端子に接続し、前記第1のリード列のリード端子に印加される電圧を前記第1のチップに形成された抵抗素子により分圧し、前記第2のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第2のチップで信号処理した出力信号を前記第2のリード列のリード端子から出力することと、
前記第1のリード列の2つのリード端子を、該リード端子に印加される電圧に耐える寸法だけ相互に離して配置することと、
少なくとも前記第1のリード列の2つのリード端子間に前記封止樹脂を充填することと、
前記第1のチップの前記抵抗チップ電極に接続する前記第1のリード列のリード端子と、該第1のリード列のリード端子に入力する電圧より低い電位に接続する前記ダイパッドあるいは前記第2のリード列のリード端子との間に、前記第1のチップと平板状の誘電体部材を配置して、前記抵抗素子の電極パッドおよび該抵抗素子のパターンと、前記第1のチップの前記半導体基板および該半導体基板上に形成された前記絶縁膜を誘電体として含んで形成される前記第1のチップの容量と、前記誘電体部材を誘電体として含んで形成される前記誘電体部材の容量とを直列に接続し、前記第1のリード列のリード端子に印加される電圧を前記第1のチップの容量に加わる電圧と前記誘電体部材の容量に加わる電圧に分圧し、前記第1のチップに加わる電圧を低減することと、を特徴とする半導体装置。 - 入力する電圧を減圧する機能を有する第1のチップと、該第1のチップの出力信号を信号処理する機能を有する第2のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置であって、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第1のリード列と第2のリード列を構成していることと、
前記第1のチップは半導体基板上の絶縁膜上に形成された抵抗素子を主な構成要素とし、該抵抗素子は、第1の分圧抵抗列と、第2の分圧抵抗列と、帰還抵抗とを含んでいることと、
前記第2のチップは半導体基板上に形成されたオペアンプを主な構成要素としていることと、
前記第1のリード列のリード端子は2つのリード端子で構成され、該第1のリード列のリード端子は、方形の前記第1のチップ上に形成された抵抗チップ電極であって該第1のチップの前記第1のリード列側の一辺側に配置されている2つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第1の分圧抵抗列に接続する抵抗チップ電極と、前記2つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第2の分圧抵抗列に接続する抵抗チップ電極にそれぞれ接続し、前記2つの抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第1の分圧抵抗列の第1の分圧電圧を出力する第1の直列接続点となる抵抗チップ電極と、前記第2の分圧抵抗列の第2の分圧電圧を出力する第2の直列接続点となる抵抗チップ電極とを、方形の前記第2のチップ上に形成された前記第1のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第2のチップ上に形成された前記第1のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップの電極は、前記第2のリード列のリード端子に接続し、前記第1のリード列のリード端子に印加される電圧を前記第1の分圧抵抗列あるいは前記第2の分圧抵抗列により分圧し、前記第2のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第2のチップで信号処理した出力信号を前記第2のリード列のリード端子から出力することと、
前記第1のリード列の2つのリード端子を、該リード端子に印加される電圧に耐える寸法だけ相互に離して配置することと、
少なくとも前記第1のリード列の2つのリード端子間に前記封止樹脂を充填することと、
前記第1のチップの前記2つの抵抗チップ電極に接続する前記第1のリード列のリード端子と、該第1のリード列のリード端子に入力する電圧より低い電位に接続する前記ダイパッドあるいは前記第2のリード列のリード端子との間に、前記第1のチップと平板状の誘電体部材を配置して、前記抵抗素子の電極パッドおよび該抵抗素子のパターンと、前記第1のチップの前記半導体基板および該半導体基板上に形成された前記絶縁膜を誘電体として含んで形成される前記第1のチップの容量と、前記誘電体部材を誘電体として含んで形成される前記誘電体部材の容量とを直列に接続し、前記第1のリード列のリード端子に印加される電圧を前記第1のチップの容量に加わる電圧と前記誘電体部材の容量に加わる電圧に分圧し、前記第1のチップに加わる電圧を低減することと、を特徴とする半導体装置。 - 入力する電圧を減圧する機能を有する第1のチップと、該第1のチップの出力信号を信号処理する機能を有する第2のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置であって、
前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第1のリード列と第2のリード列を構成していることと、
前記第1のチップは半導体基板上の絶縁膜上に形成された抵抗素子を主な構成要素としていることと、
前記第2のチップは半導体基板上に形成されたオペアンプを主な構成要素としていることと、
前記第1のチップ上に形成された抵抗チップ電極の1つの抵抗チップ電極が入力端子となり、該入力端子となる抵抗チップ電極は前記第1のリード列の1つのリード端子に接続することと、
前記抵抗チップ電極のうち前記入力端子となる抵抗チップ電極を除く抵抗チップ電極は、前記第2のチップ上に形成されたオペアンプチップ電極の一部のオペアンプチップ電極あるいは前記第2のリード列のリード端子に接続し、前記オペアンプチップ電極のうち前記抵抗チップ電極と接続していない別の前記オペアンプチップ電極は、前記第2のリード列のリード端子に接続し、前記入力端子に接続する前記第1のリード列の一つのリード端子に印加される電圧を前記第1のチップに形成された抵抗素子により減圧して前記第2のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第2のチップで信号処理した出力信号を前記第2のリード列のリード端子から出力することと、
前記第1のチップの前記入力端子に接続する前記第1のリード列の一つのリード端子と、該第1のリード列の一つのリード端子に入力する電圧より低い電位に接続する前記第2のリード列のリード端子との間に、前記第1のチップと平板状の誘電体部材を配置して、前記抵抗素子の電極パッドおよび該抵抗素子のパターンと、前記第1のチップの前記半導体基板および該半導体基板上に形成された前記絶縁膜を誘電体として含んで形成される前記第1のチップの容量と、前記誘電体部材を誘電体として含んで形成される前記誘電体部材の容量とを直列に接続し、前記第1のリード列の一つのリード端子に印加される電圧を前記第1のチップの容量に加わる電圧と前記誘電体部材の容量に加わる電圧に分圧し、前記第1のチップに加わる電圧を低減することと、を特徴とする半導体装置。 - 請求項1乃至3いずれか記載の半導体装置において、前記ダイパッドを前記第1のチップに入力する電圧より低い電位に接続し、前記第1のチップと前記ダイパットとの間に前記誘電体部材を配置して、前記第1のチップの容量と前記誘電体部材の容量とを直列に接続すること、を特徴とする半導体装置。
- 請求項1乃至4いずれか記載の半導体装置において、前記第2のチップ上に形成されたチップ電極の一部が接続する前記第2のリード列のリード端子を前記入力する電圧より低い電位に接続し、前記ダイパッド上に前記誘電体部材を配置し、該誘電体部材上に前記第2のチップを配置して、前記第1のチップの容量と、前記誘電体部材の容量と、前記オペアンプの電極パッドおよび不純物領域と前記第2のチップの前記半導体基板を誘電体として含んで形成される前記第2のチップの容量とを直列に接続すること、を特徴とする半導体装置。
- 請求項1乃至5いずれか記載の半導体装置において、前記誘電体部材は、前記第1のチップあるいは前記第2のチップの裏面に一体形成された絶縁性樹脂層であること、を特徴とする半導体装置。
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JP2017071688A JP6923248B2 (ja) | 2017-03-31 | 2017-03-31 | 半導体装置 |
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