JP6541223B2 - 半導体装置 - Google Patents

Description

本発明は、マルチチップ型の半導体装置に関し、特にリード端子に高電圧が印加される半導体装置に関する。

ハイブリット車や電気自動車では、車両駆動用のバッテリが所定の駆動電圧を出力するように構成されており、バッテリの出力電圧を常に監視する必要がある。例えばハイブリット車の車両駆動用バッテリは出力電圧が２００Ｖ程度で、さらにこれを昇圧して５００Ｖ付近で使用される。そのため、異常電圧を監視するため電圧監視回路が必要となる。また近年では、１０００Ｖを越える異常電圧を監視する高電圧監視回路が求められている。

図８は、モータ駆動装置の一例を示す。モータ駆動装置１００は、車体から絶縁された高電圧のバッテリＢから出力される直流高電圧（例えば２００Ｖ）を昇圧コンバータ１０１により昇圧（例えば６００Ｖに昇圧）し、その昇圧電圧を、平滑コンデンサ１０２を介してインバータ回路１０３によりモータ駆動用の３相交流電圧に変換して車両駆動用のモータＭに供給する構成となっている。この種のモータ駆動回路は、例えば特許文献１に記載されている。

このようなモータ駆動装置では、昇圧電圧を監視するため、電圧検出回路２００を備え、バッテリＢの正側に接続するノードｂ１とバッテリＢの負側に接続するノードｂ２の電圧を検出し、その検出結果に基づき図示しない制御回路から昇圧コンバータ１０１やインバータ回路１０３へ制御信号を出力し、モータ駆動を制御している。ここで電圧検出回路２００は、図９に示すようなオペアンプ２０１と抵抗２０２ａ〜２０２ｅとで構成することができる。

図９に示すように直列に接続された抵抗２０２ａ、抵抗２０２ｂは、バッテリＢの正側の高電圧を分圧するための素子で、図８に示すバッテリＢの正極側に接続するノードｂ１に端子Ｂ１を接続し、他端は車体に接地され、抵抗２０２ａと抵抗２０２ｂの直列接続点は、オペアンプ２０１の非反転入力端子に接続されている。

一方、直列に接続された抵抗２０２ｃ、抵抗２０２ｄは、バッテリＢの負側の高電圧を分圧するための素子で、図８に示すバッテリＢの負極側に接続するノードｂ２に端子Ｂ２を接続し、他端は車体に接地され、抵抗２０２ｃと抵抗２０２ｄの直列接続点は、オペアンプ２０１の反転入力端子に接続されている。

抵抗２０２ｅは、オペアンプ２０１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２０２ｅの一端はオペアンプ２０１の反転入力端子に接続し、他端はオペアンプ２０１の出力端子ＯＵＴに接続されている。電圧検出回路２００から出力される検出信号は図示しない制御回路に入力し、その制御回路から昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。

特開２００９−２０１１９２号公報 特開２０１２−９５４２７号公報

ところで、ハイブリット車や電気自動車のモータ駆動装置に用いられるような高い電圧を検出する電圧検出回路を、通常の半導体装置の製造工程に従いオペアンプと抵抗素子からなる集積回路チップで形成し、リードフレームに実装し、樹脂封止して形成しようとすると、高電圧が印加されるリード間や、近傍に配置している他のリードとの間で放電が発生してしまい使用することができない。そのため、図１０に示すように広い実装面積を確保して高い電圧に耐える構造とする必要があった。具体的には、実装基板３０１上にオペアンプ集積回路３０２と複数のチップ抵抗３０３を図示しない接続配線により接続して形成する方法が採用されている。ここで、６００Ｖ〜１０００Ｖを越える高い電圧が印加される電圧検出回路では、各チップ抵抗３０３の抵抗値が６２０ｋΩとすると、実装される抵抗素子の数は３０〜８０個程度となる。チップ抵抗３０３は、セラミック基板上に金属皮膜からなる抵抗素子が形成されたもので、その大きさは、２ｍｍ×１ｍｍ程度となる。そのため、実装基板の大きさが数〜十数センチメートル角の大きさとなってしまい、小型化することは難しかった。本発明はこのような問題点を解消するため、車両駆動用モータに電源供給するバッテリの電圧検出回路のような、高電圧が印加される条件で利用可能な半導体装置を提供することを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のリード列のリード端子は、前記第１のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第１のチップの別のチップ電極は、前記第２のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２のチップの別のチップ電極は前記第２のリード列のリード端子に接続していることと、前記第１のリード列の各リード端子に前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする。

本願請求項２に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは抵抗素子を主な構成要素としていることと、前記第２のチップはオペアンプを主な構成要素としていることと、前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第２のチップ上に形成され前記第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする。

本願請求項３に係る発明は、入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、前記第１のチップは抵抗素子を主な構成要素とし、該抵抗素子は、第１の分圧抵抗列と、第２の分圧抵抗列と、帰還抵抗とを含んでいることと、前記第２のチップはオペアンプを主な構成要素としていることと、前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第１の分圧抵抗列と、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第２の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の分圧抵抗列の第１の分圧電圧を出力する第１の直列接続点となる抵抗チップ電極と、前記第２の分圧抵抗列の第２の分圧電圧を出力する第２の直列接続点となる抵抗チップ電極とを、方形の前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第２のチップ上に形成された前記第１のチップ側の一辺側の配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップの電極は、前記第２のリード列のリード端子に接続し、前記第１のリード列のリード端子に印加される電圧を前記第１の分圧抵抗列あるいは前記第２の分圧抵抗列により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする。

本願請求項４に係る発明は、請求項１記載の半導体装置において、前記第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、前記第２のチップ上に形成された別のチップ電極と前記第２のリード列のリード端子は、前記補助配線を経由して接続していることを特徴とする

本願請求項５に係る発明は、請求項２または３いずれか記載の半導体装置において、前記第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、前記別のオペアンプチップ電極と前記第２リード列のリード端子は、前記補助配線を経由して接続していることを特徴とする。

本願請求項６に係る発明は、請求項１記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１のチップに形成されたチップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第２のチップに形成されたチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする。

本願請求項７に係る発明は、請求項２または３いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子と前記第１のチップの前記別の抵抗チップ電極、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップの前記別のオペアンプチップ電極は、前記ダイパッド上に搭載された中継チップ経由して接続していることを特徴とする。

本願請求項８に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記第２のリード列に前記ダイパッドの吊りリードが配置されていることを特徴とする。

本願請求項９に係る発明は、請求項１乃至３いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする。

本願請求項１０に係る発明は、請求項２または３いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して前記チップ電極、前記抵抗チップ電極あるいは前記オペアンプチップ電極と接続していることを特徴とする。

本願請求項１１に係る発明は、請求項２または３いずれか記載の半導体装置において、前記第２のチップは、前記オペアンプの他に、別のオペアンプを備えていることと、該別のオペアンプのオペアンプチップ電極は、前記第２のリード列側に配置され、前記第２のリード列に接続していることを特徴とする。

本発明の半導体装置は、第１のリード列に１０００Ｖを越えるような高電圧が印加された場合でも、第１のチップの減圧機能により、第１のチップや主な信号処理を行う第２のチップが破壊したり、第１のリード列のリード端子間あるいは第１のリード列のリード端子と第２のリード列のリード端子との間で放電が生じることがなく、高電圧印加の条件下で使用することが可能となる。

特に第１のリード列と第２のリード列のみにリード端子やダイパッドの吊りリードが配置されていることで、第１のリード列のリード端子はそれぞれ、他のリード端子から十分に離れた位置に配置されることになり、第１のリード列のリード端子に高い電圧を印加できる。リード端子間に封止樹脂が充填することは、放電発生の抑制に効果は大きい。

さらにダイパッドの裏面側が封止樹脂により樹脂封止されていることで、リード端子とダイパッド間の放電を抑制できるという利点もある。

また本発明の半導体装置は、従来の実装基板上に複数のチップ抵抗を実装する構造と比較して大幅に小型化できる。特に本発明の半導体装置は、車両駆動用バッテリの電圧検出回路として求められる高電圧の検出が可能で、車載用部品の小型化の効果は大きい。

本発明の半導体装置は、ダイパッド上に２つのチップが搭載され、それぞれのチップを一方のリードにそれぞれ接続する構成としているが、補助配線を経由してチップ電極とリード端子をワイヤ接続することで、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間に接触が発生するなどの不具合も防止することができる。

本発明の半導体装置は、ダイパッド上に２つのチップが搭載され、それぞれのチップを一方のリードにそれぞれ接続する構成としているが、中継チップを経由してチップ電極とリード端子をワイヤ接続しても、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間に接触が発生するなどの不具合も防止することができる。

また、中継チップにＥＳＤ保護素子を追加する構成とすると、中継チップに接続される電極を静電破壊から効果的に保護できるという利点もある。

さらにまた、第２のチップがオペアンプチップの場合、市場で広く市販されている２回路入りオペアンプをそのまま使用することができ、要求仕様に応じてオペアンプ回路を変更することで所望の特性の半導体装置を設計でき、設計の自由度が増すという利点もある。例えば電圧検出回路として使用しないオペアンプ回路は、電圧検出回路の出力信号の処理回路として使用可能であり、電圧検出回路を含む装置全体の小型化を図ることもできるという利点もある。

本発明の第１の実施例の電圧検出回路のブロック図を示す。 本発明の第１の実施例の電圧検出回路をリードフレームに実装したときの接続状態の説明図である。 本発明の半導体装置の断面構造の説明図である。 本発明の第２の実施例の電圧検出回路をリードフレームに実装したときの接続状態の説明図である。 本発明の第３の実施例の電圧検出回路をリードフレームに実装したときの接続状態の説明図である。 本発明の第４の実施例の電圧検出回路をリードフレームに実装したときの接続状態の説明図である。 本発明の第５の実施例の電圧検出回路をリードフレームに実装したときの接続状態の説明図である。 モータ駆動回路の説明図である。 一般的な電圧検出回路の説明図である。 実装基板上に形成された電圧検出回路の説明図である。

本発明に係る半導体装置は、高電圧が印加可能な半導体装置である。具体的には、１０００Ｖ程度の高電圧を印加することができる半導体装置を実現している。そのため本発明では、直接印加される高電圧の信号を減圧（降圧）する第１のチップと、第１のチップを経由した減圧（降圧）電圧された信号を信号処理する第２のチップに分けたマルチチップ構造としている。高電圧が直接印加するリード端子は、リード端子間で放電が生じないように他のリード端子やダイパッドの吊りリードから離して配置している。チップ電極とリード端子との接続を行うためチップ電極の配置は最適化され、必要に応じて補助電極や中継チップを介してワイヤ接続する。また少なくとも高電圧が印加されるリード端子間には封止樹脂を充填し、放電を防止する。さらに必要に応じてダイパッドの裏面側を封止樹脂で被覆するように樹脂封止することで放電を防止する構成としている。以下、本発明の実施例について、詳細に説明する。

本発明の実施例について、１０００Ｖを越える高電圧を検出する電圧検出回路を例にとり説明する。図１は本発明の第１の実施例の電圧検出回路のブロック図である。図１に示すように本発明の電圧検出回路の回路構成自体は、図９で説明した従来の電圧検出回路の回路構成と大きく異なるものではない。

具体的には、直列に接続された抵抗２ａ、抵抗２ｂは、バッテリＢの正側の高電圧を分圧するための素子で、図８に示すバッテリＢの正極側に接続するノードｂ１に端子Ｂ１が接続し、他端は車体に接地されている。抵抗２ａと抵抗２ｂの直列接続点は、オペアンプ１の非反転入力端子に接続されている。ここで本発明では、抵抗素子が形成されている第１のチップ１０とオペアンプが形成されている第２のチップ２０は、それぞれ別のチップで構成されているため、抵抗２ａと抵抗２ｂの直列接続点とオペアンプ１の非反転入力端子とは、ワイヤ３により接続されることになる。

一方、直列に接続された抵抗２ｃ、抵抗２ｄは、バッテリＢの負側の高電圧を分圧するための素子で、バッテリＢの負極側に接続するノードｂ２に端子Ｂ２が接続し、他端は車体に接地されている。抵抗２ｃと抵抗２ｄの直列接続点は、オペアンプ１の反転入力端子と、ワイヤ３により接続されている。

抵抗２ｅは、オペアンプ１の増幅ゲインを決定するための素子（帰還抵抗）で、抵抗２ｅの一端はオペアンプ１の反転入力端子に接続し、他端はオペアンプ１の出力端子にワイヤ３で接続されている。このオペアンプ１の出力端子ＯＵＴは図示しない制御回路に接続され、その制御回路から図８に示す昇圧コンバータ１０１やインバータ回路１０３の動作を制御する制御信号が出力され、モータＭの駆動を制御することになる。

本発明の抵抗素子を備える第１のチップ１０は、通常の半導体装置の製造工程で形成可能な抵抗素子（いわゆる薄膜抵抗素子）からなり、例えば、抵抗２ａを１２ＭΩ、抵抗２ｂを１４ｋΩ、抵抗２ｃを１２ＭΩ、抵抗２ｄを１８ｋΩ、抵抗２ｅを６０ｋΩとして形成する場合、第１のチップの大きさは、３．０ｍｍ×１．５ｍｍの大きさで形成することができる。

図１に示す電圧検出回路では、第１のチップ１０に形成した補助電極４を経由して出力する構成となっている。この補助電極４は、後述するようにリードフレームに実装した場合に、ワイヤ接続を形成する際に有利となる。詳細は後述する。

図２は、図１で説明した電圧検出回路を、抵抗素子からなる第１のチップ１０とオペアンプからなる第２のチップ２０を用いて形成するためリードフレームに実装したときの接続状態を模式的に示している。

図２に示すように、抵抗素子が形成されている第１のチップ１０とオペアンプが形成されている第２のチップ２０がダイパッド５上に実装されている。このリードフレームは、図面左側に２つのリード端子Ｌ１、Ｌ２（第１のリード列に相当）を備え、図面右側に７つのリード端子Ｌ４〜Ｌ１０とダイパッド５の２つの吊りリードＬ３、Ｌ１１（第２のリード列に相当）を備えている。

リード端子Ｌ１はバッテリＢの正極側に接続するノードｂ１が接続し、リード端子Ｌ２はバッテリＢの負極側に接続するノードｂ２が接続する。抵抗２ａと抵抗２ｂの直列回路は、他端をリード端子Ｌ１０から接地電位、具体的に車体に接続する。抵抗２ａと抵抗２ｂの接続点は、第２のチップ２０に形成されているオペアンプ１の非反転入力端子に、ワイヤ３を用いて接続される。同様に抵抗２ｃと抵抗２ｄの直列回路の他端もリード端子Ｌ１０から接地電位に接続され、抵抗２ｃと抵抗２ｄの接続点は、第２のチップ２０に形成されているオペアンプ１の反転入力端子に、ワイヤ３を用いて接続される。

第２のチップ２０に形成されたオペアンプ１の出力端子は、ワイヤ３により第１のチップ１０に形成されている抵抗２ｅの一端に接続される。この抵抗２ｅの他端は、抵抗２ｃと抵抗２ｄの接続点に接続し、ワイヤ３を用いて第２のチップ２０に形成されているオペアンプ１の反転入力端子に接続することで、抵抗２ｅはオペアンプ１の帰還抵抗となる。

第２のチップ２０には、オペアンプ１の電源端子が形成されており、電源Ｖ＋はリード端子Ｌ５に、電源Ｖ−はリード端子Ｌ９にそれぞれ接続し、各リード端子から電源電圧が供給される。

オペアンプ１の出力端子は、ワイヤ３により出力端子となるリード端子Ｌ４に直接接続することもできるが、オペアンプ１の電源Ｖ＋とリード端子Ｌ５を接続するワイヤ３との接触を避けるため、第１のチップに別に形成した補助電極４を経由してワイヤ３によりリード端子Ｌ４に接続することができる。

さらに本発明では、高電圧が印加するリード端子Ｌ１とＬ２は、所定の沿面距離を確保するため、各リード端子に印加される電圧に応じて所定の寸法だけ離して配置される。本実施例では、第１のリード列に印加される電圧が第２のリード列に印加される電圧より大きいため、第１のリード列のリード端子Ｌ１とリード端子Ｌ２との間の間隔が、第２のリード列のリード端子の間隔より広くなっていることがわかる。

また、リード端子Ｌ１は、リード端子Ｌ２との間の沿面距離を保つだけでなく、他のリード端子Ｌ４〜Ｌ１０との間でも所定の寸法だけ離れた位置に配置される。リード端子Ｌ２と他のリード端子Ｌ４〜Ｌ１０との間でも同様に所定の寸法だけ離れた位置に配置される。同様に沿面距離を保つため、ダイパッド５の吊りリードＬ３、Ｌ１１についても、図２に示すように図面右側（第２のリード列側）に配置されることになる。

さらに、樹脂封止された半導体装置から外部に露出するリード端子Ｌ１とリード端子Ｌ２との間での放電を防止するため、本発明ではリード端子間に、リード端子の厚さに相当する樹脂層６が充填されている。なお図２では、第１のチップ１０、第２のチップ２０、ワイヤ３等を封止樹脂により封止された半導体装置本体から露出するリード端子の間に充填されている樹脂を樹脂層６としている。この樹脂層６の形成は、半導体装置本体の樹脂封止と同時に行うため、図２に示すように第２のリード列側のリード端子間にも樹脂層６が形成される場合を示している。

より高電圧が印加する場合には、この樹脂封止において、ダイパッド５を半導体装置本体から露出しない構造とするのが好ましい。図３はより高電圧が印加される場合に好適なで半導体装置の断面構造を模式的に示す。図３に示すように、ダイパッド５の裏面が封止樹脂から露出しないように吊りリードを内部に入り込むように加工することで容易にダイパッド５を半導体装置本体７内に封止することが可能となる。

このように本発明の半導体装置は、高電圧が印加される第１のチップ１０に接続するリード端子Ｌ１、Ｌ２が印加する電圧に応じた沿面距離を保つことができるように、これらのリード端子を他のリード端子と対向する位置に配置し、しかも端子間に樹脂層６を形成することで高電圧の印加に耐える構造となり、さらにダイパッドの裏面を露出しない構造とすることで、より高電圧の印加に耐える半導体装置を実現することが可能となった。

なお、図２では、リード端子Ｌ６〜Ｌ８が未接続となっているが、補助電極４を用いない接続を実現するために使用しても良い。また、リード端子Ｌ６〜Ｌ８の無いリードフレーム構造としても何ら問題ない。

次に第２の実施例について説明する。本実施例は、上述の第１の実施例と第２のチップ２０の構成が相違する。即ち本実施例では、第２のチップ２０にオペアンプが２回路形成されている。このような２回路入りオペアンプ回路は、汎用半導体装置として広く流通しており、その供給者毎に特有の特性を有している。一方それらはピンコンパチ品と呼ばれるように、リードフレームに実装した場合、外部に露出するリード端子の機能は、どの供給者から供給されるものでも一致している。つまり内部に実装されている半導体チップ上に形成されているチップ電極は、図４に示すようにそれぞれのオペアンプの電極が一方の辺側に引き出された形状となっている。

このような２回路入りオペアンプ回路を第２のチップ２０として用いると、オペアンプ１ａは第１の実施例で説明した接続が形成可能で、オペアンプ１ｂは非反転入力端子をリード端子Ｌ７に、反転入力端子をリード端子Ｌ８に、出力端子をリード端子Ｌ６にそれぞれワイヤ３により接続することができる。

このように形成された電圧検出回路は、その出力としてリード端子Ｌ４から出力された信号に必要な処理を施し、再度オペアンプ１ｂに入力して信号処理を行うことが可能となる。例えば、オペアンプ１ｂをバッファ回路として使用してインピーダンス変換を行った後、オペアンプ１ｂの出力信号を制御回路に入力したり、フィルタとして使用して高周波ノイズを除去する等に利用することができる。

オペアンプ１ａ、１ｂを備える構成では、内部の接続を形成するワイヤ３の本数が多くなり様々な不具合が生じやすくなるが、本発明の補助電極４を経由して接続を形成することで、ワイヤ間の寸法を確保することができるようになり、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形したり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間が接触するという不具合の発生を防止することができる。

次に第３の実施例について説明する。上述の第１の実施例および第２の実施例では、第１のチップ１０に形成されるチップ電極と第２のリード列のリード端子を直接ワイヤ３で接続する構造とした例を説明したが、ワイヤ３の長さが長くなると、樹脂封止の際にワイヤ３に圧力が加わり、他のワイヤ３に接触する等の不具合が発生する場合がある。そこで本実施例では、図５に示すように中継チップ３０を経由して第１のチップ１０上に形成されたチップ電極と第２のリード列のリード端子Ｌ４、Ｌ１０とを接続している点が異なる。

中継チップ３０は、図５に示すように第１のチップ１０上に形成した補助配線４と同様の補助配線４を形成した構造とすることができる。具体的には、中継チップ３０の表面に補助配線４とその両端に接続のためのチップ電極を形成した構造とすることができる。補助配線４を備えると、ワイヤ３の長さは短くなり、第１のチップ１０と接続するワイヤの接続点やリード端子Ｌ４、Ｌ１０と接続するワイヤの接続点を自由に設計できるという利点がある。また中継チップ３０の搭載位置も適宜選択することで、ワイヤボンディング時にワイヤボンディング用冶具が接触してワイヤが変形してしたり、樹脂封止時に注入される封止樹脂の圧力でワイヤ間が接触するという不具合の発生を防止することができる。なお中継チップ３０の形状は、このような形状に限定されるものではなく、ワイヤ３の中継のための電極のみを備える構造としても良い。また図５に示すように複数の中継チップ３０を用いる場合に、その形状をそれぞれ変えて形成することも可能である。さらにまた一部の接続は、第１のチップ１０から第２のリード列のリード端子に直接ワイヤ接続する構造とすることも可能である。

なお図５では、上記第２の実施例で説明した構造について中継チップ３０を備えた構造を説明したが、上記第１の実施例で説明した構造に中継チップ３０を備えて構造とすることも可能である。

次に第４の実施例について説明する。中継チップ３０は、第１のチップ１０と第２のリード列のリード端子との間の接続に使用するとは限らない。例えば図６に示すように、上記実施例３同様、中継チップ３０を経由して第１のチップ１０と第２のリード列のリード端子Ｌ４、Ｌ１０を接続するのに加え、第２のチップ２０と第２のリード列のリード端子との間の接続も中継チップ３０を経由することが可能である。図６では、上記第１乃至第３の実施例で説明した例と第２のチップ２０の電源Ｖ＋と電源Ｖ−の配置が異なる場合を示しており、第２のチップ２０の電源（Ｖ−）とリード端子Ｌ９を、中継チップ３０を経由して接続している。

中継チップ３０の形状は、上記実施例３同様変更可能であり、図６に示すように１つの中継チップ３０に複数の補助配線４を形成する代わりに別の中継チップ３０を用いることも可能である。中継チップ３０の搭載位置、中継チップ３０を経由した接続と経由しない接続の混載等も適宜設定することができ、上記実施例３で説明した場合と同様の効果が期待できる。本実施例においても、上記第１の実施例で説明した構造に中継チップ３０を備えた構造とすることが可能である。

次に第５の実施例について説明する。本発明の半導体装置は、一般的な半導体装置同様、静電気等のサージ電圧が印加されると内部の回路が破壊されてしまう。そこで、ＥＳＤ保護素子を備える構造とするのが好ましい。ところで、第２のチップ２０にはオペアンプ回路の形成と同時にＥＳＤ保護素子を第２のチップ２０上に形成するのは容易である。しかし、第１のチップ１０は、高電圧が印加するため、配線周辺の絶縁性を十分に保つ必要があり通常の半導体装置より厚い絶縁膜が形成されている。具体的には、一般的な半導体装置では表面に形成する酸化膜が０．７μｍ程度であるのに対し、１０００Ｖを越える高電圧を印加するために本発明の半導体装置では、５μｍ以上の厚い酸化膜を形成する必要がある。そのため、酸化膜の下の半導体基板にＥＳＤ保護素子を形成した場合には、ＥＳＤ保護素子との接続は、厚い酸化膜を除去して形成する必要ある。

そこで本実施例では、ＥＳＤ保護素子８を中継チップ３０上に形成している。中継チップ３０は、一般的な半導体装置の製造工程により形成可能であるので、その表面に形成される酸化膜は厚くする必要はなく、ＥＳＤ保護素子８を形成するのに好適である。

図７に示す構造の電圧検出回路では、第２のリード列のリード端子Ｌ１０にサージ電圧が印加した場合、第１のチップ１０の抵抗素子の破壊を招いてしまうが、図７に示すようにＥＳＤ保護素子８を備える構造とすることで、抵抗素子の破壊を防止することが可能となる。

なおＥＳＤ保護素子８は、上記第３，第４の実施例においても追加することが可能である。

１、２０１：オペアンプ、２、２０２：抵抗、３：ワイヤ、４：補助電極、５：ダイパッド、６：樹脂層、７：半導体装置本体、８：ＥＳＤ保護素子、１０：第１のチップ、２０：第２のチップ、３０：中継チップ、１００：モータ駆動回路、１０１：昇圧コンバータ、１０２：平滑コンデンサ、１０３：インバータ回路、２００：電圧検出回路、３０１：実装基板、３０２：オペアンプ集積回路、３０３：チップ抵抗

Claims (11)

1. 入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
   前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
   前記第１のリード列のリード端子は、前記第１のチップ上に形成されたチップ電極の中の一部のチップ電極に接続し、該第１のチップの別のチップ電極は、前記第２のチップ上に形成されたチップ電極の中の一部のチップ電極あるいは前記第２のリード列のリード端子に接続し、前記第２のチップの別のチップ電極は前記第２のリード列のリード端子に接続していることと、
   前記第１のリード列の各リード端子に前記第２のリード列の各リード端子に印加される電圧より高い電圧が印加可能となるように、該第１のリード列のリード端子間の寸法が前記第２のリード列のリード端子間の寸法より広く設定されていることと、
   少なくとも前記第１のリード列のリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。
2. 入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
   前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
   前記第１のチップは抵抗素子を主な構成要素としていることと、
   前記第２のチップはオペアンプを主な構成要素としていることと、
   前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極は、方形の前記第２のチップ上に形成され前記第１のチップ側の一辺側に配置されているオペアンプチップ電極あるいは前記第２のリード列のリード端子に接続し、別の前記オペアンプチップ電極は、前記第２のリード列のリード端子に接続し、前記第１のリード列のリード端子に印加される電圧を前記第１のチップに形成された抵抗素子により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
   前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、
   少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。
3. 入力する電圧を減圧する機能を有する第１のチップと、該第１のチップの出力信号を信号処理する機能を有する第２のチップが、ダイパッド上に搭載され、各チップ電極間および各チップ電極と外部引出用のリード端子とがワイヤ接続され、封止樹脂により封止されている半導体装置において、
   前記リード端子は、前記ダイパッドを挟んで対向して配置された複数のリード端子からなる第１のリード列と第２のリード列を構成していることと、
   前記第１のチップは抵抗素子を主な構成要素とし、該抵抗素子は、第１の分圧抵抗列と、第２の分圧抵抗列と、帰還抵抗とを含んでいることと、
   前記第２のチップはオペアンプを主な構成要素としていることと、
   前記第１のリード列のリード端子は２つのリード端子で構成され、該第１のリード列のリード端子は、方形の前記第１のチップ上に形成された抵抗チップ電極であって該第１のチップの前記第１のリード列側の一辺側に配置されている２つの抵抗チップ電極の一方の抵抗チップ電極に印加される電圧を分圧するための第１の分圧抵抗列と、前記２つの抵抗チップ電極の別の抵抗チップ電極に印加される電圧を分圧するための第２の分圧抵抗列にそれぞれ接続し、該抵抗チップ電極より前記一辺側と対向する別の一辺側に配置されている別の抵抗チップ電極のうち、前記第１の分圧抵抗列の第１の分圧電圧を出力する第１の直列接続点となる抵抗チップ電極と、前記第２の分圧抵抗列の第２の分圧電圧を出力する第２の直列接続点となる抵抗チップ電極とを、方形の前記第２のチップ上に形成された前記第１のチップ側の一辺側に配置されているオペアンプチップ電極のうち、前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかとなるオペアンプチップ電極にそれぞれ接続し、前記第２のチップ上に形成された前記第１のチップ側の一辺側の配置されているオペアンプチップ電極のうち、前記オペアンプの出力端子となるオペアンプチップ電極と前記反転入力端子となるオペアンプチップ電極との間に前記帰還抵抗を接続し、別の前記オペアンプチップの電極は、前記第２のリード列のリード端子に接続し、前記第１のリード列のリード端子に印加される電圧を前記第１の分圧抵抗列あるいは前記第２の分圧抵抗列により分圧し、前記第２のチップに形成された前記オペアンプの反転入力端子あるいは非反転入力端子のいずれかに出力し、前記第２のチップで信号処理した出力信号を前記第２のリード列のリード端子から出力することと、
   前記第１のリード列の２つのリード端子は、該リード端子に印加される電圧に耐える寸法だけ相互に離れて配置されていることと、
   少なくとも前記第１のリード列の２つのリード端子間に前記封止樹脂が充填されていることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、
   前記第２のチップ上に形成された別のチップ電極と前記第２のリード列のリード端子は、前記補助配線を経由して接続していることを特徴とする半導体装置。
5. 請求項２または３いずれか記載の半導体装置において、
   前記第１のチップ上の前記第２のリード列側の表面に、補助配線が配置されていることと、
   前記別のオペアンプチップ電極と前記第２リード列のリード端子は、前記補助配線を経由して接続していることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、
   前記第２のリード列のいずれかのリード端子と前記第１のチップに形成されたチップ電極、あるいは前記第２リード列のいずれかのリード端子と前記第２のチップに形成されたチップ電極は、前記ダイパッド上に搭載された中継チップを経由して接続していることを特徴とする半導体装置。
7. 請求項２または３いずれか記載の半導体装置において、
   前記第２のリード列のいずれかのリード端子と前記第１のチップの前記別の抵抗チップ電極、あるいは前記第２のリード列のいずれかのリード端子と前記第２のチップの前記別のオペアンプチップ電極は、前記ダイパッド上に搭載された中継チップ経由して接続していることを特徴とする半導体装置。
8. 請求項１乃至３いずれか記載の半導体装置において、前記第２のリード列に前記ダイパッドの吊りリードが配置されていることを特徴とする半導体装置。
9. 請求項１乃至３いずれか記載の半導体装置において、前記ダイパッドの裏面側は、前記封止樹脂により樹脂封止されていることを特徴とする半導体装置。
10. 請求項２または３いずれか記載の半導体装置において、前記第２のリード列のいずれかのリード端子は、前記ダイパッド上に搭載されたＥＳＤ保護素子を備えた中継チップを経由して前記チップ電極、前記抵抗チップ電極あるいは前記オペアンプチップ電極と接続していることを特徴とする半導体装置
11. 請求項２または３いずれか記載の半導体装置において、
    前記第２のチップは、前記オペアンプの他に、別のオペアンプを備えていることと、
    該別のオペアンプのオペアンプチップ電極は、前記第２のリード列側に配置され、前記第２のリード列に接続していることを特徴とする半導体装置。

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