WO2023153188A1 - 半導体装置 - Google Patents

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WO2023153188A1
WO2023153188A1 PCT/JP2023/001892 JP2023001892W WO2023153188A1 WO 2023153188 A1 WO2023153188 A1 WO 2023153188A1 JP 2023001892 W JP2023001892 W JP 2023001892W WO 2023153188 A1 WO2023153188 A1 WO 2023153188A1
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WO
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terminal
semiconductor device
terminals
sealing resin
semiconductor element
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Application number
PCT/JP2023/001892
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English (en)
French (fr)
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文悟 田中
敏行 金谷
Original Assignee
ローム株式会社
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
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    • H01—ELECTRIC ELEMENTS
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N

Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 discloses an example of a circuit for monitoring the voltage of a battery mounted on an electric vehicle and controlling an inverter. This circuit can prevent overvoltage from being supplied to the inverter for driving the motor.
  • the circuits necessary for monitoring the voltage of the battery mounted on the electric vehicle are the resistance voltage detection circuit and the high voltage battery detection circuit. These two circuits are composed of multiple ICs. Here, if these two circuits are integrated with as few ICs as possible and a single semiconductor device having a plurality of terminals electrically connected to the ICs is used, the circuit disclosed in Patent Document 1 is more compact. become something. However, a high voltage is applied to a plurality of terminals connected to the battery among the plurality of terminals of the semiconductor device. Therefore, if an attempt is made to further reduce the size of the semiconductor device, the intervals between the terminals become shorter, and discharge may occur between the terminals to which a high voltage is applied.
  • An object of the present disclosure is to provide a semiconductor device that is improved over conventional semiconductor devices.
  • an object of the present disclosure is to provide a semiconductor device capable of suppressing discharge between a plurality of terminals while miniaturizing the device.
  • a semiconductor device provided by a first aspect of the present disclosure includes: a first semiconductor element; a first terminal electrically connected to the first semiconductor element; electrically connected to the first semiconductor element; A second terminal located away from one terminal, and a sealing resin covering a part of each of the first terminal and the second terminal and the first semiconductor element.
  • the sealing resin has a first side surface facing a second direction orthogonal to the first direction and located closest to the first terminal and the second terminal in the second direction. The first terminal and the second terminal are spaced from the first side.
  • FIG. 1 is a plan view of a semiconductor device according to a first embodiment of the present disclosure
  • FIG. FIG. 2 is a plan view corresponding to FIG. 1, showing the encapsulating resin through.
  • 3 is a bottom view of the semiconductor device shown in FIG. 1.
  • FIG. 4 is a left side view of the semiconductor device shown in FIG. 1.
  • FIG. 5 is a right side view of the semiconductor device shown in FIG. 1.
  • FIG. 6 is a cross-sectional view taken along line VI-VI of FIG.
  • FIG. 7 is a cross-sectional view along line VII-VII of FIG.
  • FIG. 10 is a plan view of a semiconductor device according to a second embodiment of the present disclosure, showing through a sealing resin.
  • 11 is a bottom view of the semiconductor device shown in FIG. 10.
  • FIG. 12 is a cross-sectional view taken along line XII-XII in FIG. 10.
  • FIG. 13 is a cross-sectional view taken along line XIII-XIII in FIG. 10.
  • FIG. 14 is a plan view of a semiconductor device according to a third embodiment of the present disclosure, showing through a sealing resin.
  • 15 is a bottom view of the semiconductor device shown in FIG. 14.
  • FIG. 16 is a cross-sectional view taken along line XVI--XVI of FIG. 14.
  • FIG. 17 is a cross-sectional view along line XVII-XVII of FIG. 14.
  • FIG. 18 is a plan view of a semiconductor device according to a fourth embodiment of the present disclosure
  • FIG. 19 is a bottom view of the semiconductor device shown in FIG. 18.
  • FIG. 20 is a left side view of the semiconductor device shown in FIG. 18.
  • FIG. 21 is a cross-sectional view taken along line XXI-XXI of FIG. 18.
  • FIG. 22 is a cross-sectional view along line XXII-XXII of FIG. 18.
  • FIG. 23 is a plan view of a semiconductor device according to a fifth embodiment of the present disclosure;
  • FIG. FIG. 24 is a plan view corresponding to FIG. 23, showing the sealing resin through.
  • 25 is a cross-sectional view taken along line XXV--XXV of FIG. 24.
  • FIG. 26 is a cross-sectional view taken along line XXVI--XXVI of FIG. 24.
  • FIG. 27 is a cross-sectional view along line XXVII-XXVII of FIG
  • FIG. 1 A semiconductor device A10 according to the first embodiment of the present disclosure will be described based on FIGS. 1 to 8.
  • the semiconductor device A10 is used, for example, for monitoring the voltage of a battery mounted on an electric vehicle.
  • the package format of the semiconductor device A10 is a QFN (Quad Flat Non-leaded package).
  • the semiconductor device A10 includes a die pad 10, a first terminal 21, a second terminal 22, a plurality of third terminals 23, two fourth terminals 24, a first semiconductor element 31, a second semiconductor element 32, and a sealing resin 50.
  • FIG. 2 shows the encapsulation resin 50 in a transparent manner for convenience of understanding.
  • an imaginary line indicates the outline of the encapsulating resin 50 that is transmitted through.
  • the VI-VI line is indicated by a one-dot chain line.
  • first direction x A direction in which the first terminal 21 and the second terminal 22 are separated is called "first direction x”.
  • second direction y A direction perpendicular to the first direction x is called a “second direction y”.
  • third direction z A direction orthogonal to the first direction x and the second direction y is called a “third direction z”.
  • the third direction z corresponds to the normal direction of the top surface 51 of the sealing resin 50, which will be described later.
  • the sealing resin 50 includes the die pad 10, the first semiconductor element 31, the second semiconductor element 32, the first terminal 21, the second terminal 22, the plurality of third terminals 23, and the It partially covers each of the two fourth terminals 24 .
  • the sealing resin 50 has electrical insulation.
  • Sealing resin 50 includes, for example, black epoxy resin.
  • the sealing resin 50 has a top surface 51 , a bottom surface 52 , a first side surface 531 , a second side surface 532 , a third side surface 533 and a fourth side surface 534 .
  • the bottom surface 52 faces one side in the third direction z.
  • the top surface 51 faces the side opposite to the bottom surface 52 in the third direction z.
  • the first side surface 531 faces one side in the second direction y.
  • the first side surface 531 is located closest to the first terminal 21 and the second terminal 22 in the second direction y.
  • the second side surface 532 faces one side in the first direction x.
  • the second side surface 532 is located closest to the first terminal 21 in the first direction x.
  • the third side surface 533 faces the side opposite to the second side surface 532 in the first direction x.
  • the fourth side surface 534 faces the side opposite to the first side surface 531 in the second direction y.
  • a first side surface 531 , a second side surface 532 , a third side surface 533 and a fourth side surface 534 are connected to the bottom surface 52 .
  • the first side surface 531 , the second side surface 532 , the third side surface 533 and the fourth side surface 534 are also connected to the top surface 51 .
  • the die pad 10 is located between the first terminal 21 and the second terminal 22 in the first direction x, as shown in FIG.
  • Die pad 10 contains a metal element.
  • the metal element is, for example, copper (Cu).
  • the die pad 10, the first terminal 21, the second terminal 22, the plurality of third terminals 23 and the two fourth terminals 24 are obtained from the same terminal frame.
  • die pad 10 has mounting surface 11 and first edge 12 .
  • the mounting surface 11 faces the same side as the top surface 51 of the sealing resin 50 in the third direction z.
  • the first edge 12 extends in the first direction x and is located closest to the first side surface 531 of the sealing resin 50 .
  • the dimension of the die pad 10 in the first direction x increases toward the side opposite to the side on which the first side surface 531 of the sealing resin 50 is located with respect to the first semiconductor element 31 in the second direction y. expands. Furthermore, the portion of the die pad 10 located on the opposite side of the first edge 12 with respect to the first semiconductor element 31 in the second direction y protrudes on both sides of the first edge 12 with respect to the first direction x. As shown in FIGS. 6 and 7 , the die pad 10 is positioned away from the bottom surface 52 of the sealing resin 50 .
  • the first terminal 21 is positioned away from the first side surface 531 of the sealing resin 50, as shown in FIG. As shown in FIGS. 2 and 3, the first terminal 21 is positioned on one side of the first edge 12 of the die pad 10 in the first direction x. In the semiconductor device A10, the first terminal 21 is located on the side opposite to the fourth side surface 534 of the sealing resin 50 with respect to the first edge 12 in the second direction y. Further, the first terminal 21 is located apart from a first extension line L1 extending from one end of the first edge 12 in the first direction x.
  • the first terminal 21 has a first main surface 211, a first back surface 212 and a first end surface 213.
  • the first main surface 211 faces the same side as the top surface 51 of the sealing resin 50 in the third direction z.
  • the first main surface 211 is covered with the sealing resin 50.
  • the first rear surface 212 faces the side opposite to the first main surface 211 in the third direction z.
  • the first rear surface 212 is exposed to the outside from the bottom surface 52 of the sealing resin 50 .
  • the first end surface 213 faces the same side as the second side surface 532 of the sealing resin 50 in the first direction x.
  • the first end surface 213 is exposed to the outside from the second side surface 532 .
  • the second terminal 22 is positioned away from the first side surface 531 of the sealing resin 50, as shown in FIG.
  • the second terminal 22 is positioned apart from the first terminal 21 in the first direction x.
  • the second terminal 22 is located on the opposite side of the first terminal 21 with respect to the first edge 12 of the die pad 10 in the first direction x. Therefore, the first terminal 21 and the second terminal 22 are positioned on both sides of the first edge 12 in the first direction x.
  • the second terminal 22 is located on the side opposite to the fourth side surface 534 of the sealing resin 50 with respect to the first edge 12 in the second direction y. Further, the second terminal 22 is located apart from a second extension line L2 extending from the other end of the first edge 12 in the first direction x.
  • the second terminal 22 has a second main surface 221, a second rear surface 222 and a second end surface 223.
  • the second main surface 221 faces the same side as the top surface 51 of the sealing resin 50 in the third direction z.
  • the second main surface 221 is covered with the sealing resin 50.
  • the second rear surface 222 faces the side opposite to the second main surface 221 in the third direction z.
  • the second rear surface 222 is exposed to the outside from the bottom surface 52 of the sealing resin 50 .
  • the second end surface 223 faces the same side as the third side surface 533 of the sealing resin 50 in the second direction y.
  • the second end surface 223 is exposed outside from the third side surface 533 .
  • the plurality of third terminals 23 are located on the side opposite to the first side surface 531 of the sealing resin 50 with the die pad 10 as a reference in the second direction y.
  • the multiple third terminals 23 are arranged along the first direction x.
  • the interval between two third terminals 23 adjacent in the first direction x is shorter than the interval between the first terminal 21 and the second terminal 22 .
  • the multiple third terminals 23 include an A terminal 23A, a B terminal 23B, two C terminals 23C, and multiple D terminals 23D.
  • the plurality of third terminals 23 have a third main surface 231, a third rear surface 232 and a third end surface 233.
  • the third main surface 231 faces the same side as the top surface 51 of the sealing resin 50 in the third direction z.
  • the third main surface 231 is covered with the sealing resin 50.
  • the third rear surface 232 faces the side opposite to the third main surface 231 in the third direction z.
  • the third back surface 232 is exposed to the outside from the bottom surface 52 of the sealing resin 50 .
  • the third end surface 233 faces the same side as the fourth side surface 534 of the sealing resin 50 in the second direction y. As shown in FIG. 5 , the third end face 233 is exposed outside from the fourth side face 534 .
  • the two fourth terminals 24 are positioned apart from each other in the first direction x and support the die pad 10, as shown in FIG.
  • a plurality of third terminals 23 are positioned between two fourth terminals 24 in the first direction x.
  • the two fourth terminals 24 have a fourth main surface 241, a fourth rear surface 242, a fourth end surface 243 and a connecting surface 244.
  • the fourth main surface 241 faces the same side as the top surface 51 of the sealing resin 50 in the third direction z.
  • the fourth main surface 241 is covered with the sealing resin 50.
  • the fourth rear surface 242 faces the side opposite to the third main surface 231 in the third direction z.
  • the fourth rear surface 242 is exposed to the outside from the bottom surface 52 of the sealing resin 50 .
  • the fourth end surface 243 faces the same side as the fourth side surface 534 of the sealing resin 50 in the second direction y. As shown in FIG.
  • the fourth end surface 243 is exposed to the outside from the fourth side surface 534 .
  • the connecting surface 244 connects the fourth main surface 241 and the mounting surface 11 of the die pad 10 .
  • the connecting surface 244 is inclined with respect to the fourth principal surface 241 and the mounting surface 11 .
  • the connecting surface 244 is covered with the sealing resin 50 .
  • the first semiconductor element 31 and the second semiconductor element 32 are mounted on the mounting surface 11 of the die pad 10, as shown in FIGS. Both the first semiconductor element 31 and the second semiconductor element 32 are integrated circuits (ICs).
  • the second semiconductor element 32 is positioned between the first semiconductor element 31 and the plurality of third terminals 23 in the second direction y. As shown in FIG. 7, the first semiconductor element 31 and the second semiconductor element 32 are bonded to the mounting surface 11 via the bonding layer 39 .
  • the bonding layer 39 is made of, for example, a paste containing silver-containing epoxy resin as a main component (so-called Ag paste).
  • the first semiconductor element 31 has multiple first electrodes 311 .
  • the multiple first electrodes 311 are electrically connected to the circuit configured in the first semiconductor element 31 .
  • the second semiconductor element 32 has a plurality of second electrodes 321 .
  • the multiple second electrodes 321 are electrically connected to the circuit configured in the second semiconductor element 32 .
  • the semiconductor device A10 further includes two first wires 41, a plurality of second wires 42, a plurality of third wires 43, and a plurality of fourth wires 44.
  • the composition of these wires includes gold (Au), for example. These wires are covered with a sealing resin 50 .
  • the two first wires 41 are connected to the two first electrodes 311 of the first semiconductor element 31, the first main surface 211 of the first terminal 21, and the second main surface of the second terminal 22. 221 separately. Thereby, the first terminal 21 and the second terminal 22 are electrically connected to the first semiconductor element 31 .
  • the plurality of second wires 42 are connected to the two first electrodes 311 of the first semiconductor element 31, the third main surface 231 of the A terminal 23A, and the third main surface 231 of the B terminal 23B. are individually bonded to the Thereby, the first semiconductor element 31 is electrically connected to the A terminal 23A and the B terminal 23B.
  • the multiple third wires 43 are individually joined to the multiple first electrodes 311 of the first semiconductor element 31 and the multiple second electrodes 321 of the second semiconductor element 32 .
  • the second semiconductor element 32 is electrically connected to the first semiconductor element 31 .
  • the plurality of fourth wires 44 are connected to the plurality of second electrodes 321 of the second semiconductor element 32, the third main surfaces 231 of the two C terminals 23C, and the third main surfaces 231 of the plurality of D terminals 23D. It is individually bonded to the main surface 231 . Thereby, the second semiconductor element 32 is electrically connected to the two C terminals 23C and the plurality of D terminals 23D.
  • the sealing resin 50 is provided with a plurality of recesses 55.
  • the plurality of recesses 55 are positioned between the first terminal 21 and the second terminal 22 in the first direction x. As shown in FIGS. 6 and 7, the recesses 55 overlap the first terminals 21 and the second terminals 22 when viewed in the first direction x.
  • a plurality of recesses 55 are recessed from the bottom surface 52 and connected to the first side surface 531 .
  • the multiple recesses 55 extend in the second direction y. In the semiconductor device A10, the recesses 55 are located away from the die pad 10 when viewed in the third direction z.
  • the dimension H of each of the plurality of recesses 55 in the third direction z is greater than the dimensions H1 and H2 of each of the first terminal 21 and the second terminal 22 in the third direction z. .
  • a step-down circuit is configured in the first semiconductor element 31 .
  • the step-down circuit includes a plurality of resistive elements.
  • the first terminal 21 and the second terminal 22 are connected to a battery (not shown) to be monitored.
  • the first terminal 21 is a positive electrode.
  • the second terminal 22 is the negative electrode.
  • the voltage of the battery applied to the first terminal 21 and the second terminal 22 is converted into a weak electrical signal by the step-down circuit of the first semiconductor element 31 .
  • the second semiconductor element 32 includes two operational amplifiers OP1 and OP2. However, the second semiconductor element 32 may be configured without the operational amplifier OP2.
  • the operational amplifier OP1 amplifies the weak electric signal converted by the first semiconductor element 31 and outputs the amplified signal to the A terminal 23A through the first semiconductor element 31. FIG. This allows the voltage of the battery to be monitored.
  • the B terminal 23B is for grounding the first semiconductor element 31 .
  • a power supply for driving the second semiconductor element 32 is connected to the two C terminals 23C.
  • a plurality of D terminals 23D are electrically connected to the operational amplifier OP2.
  • An electrical signal generated by another control circuit (not shown) based on the electrical signal output from the A terminal 23A is input to the operational amplifier OP2.
  • high-frequency noise contained in the electrical signal output from the A terminal 23A is removed by the operational amplifier OP2, and monitoring can be performed with higher accuracy.
  • the semiconductor device A10 includes a sealing resin 50 that partially covers each of the first terminals 21 and the second terminals 22, and a second terminal that is electrically connected to the first terminals 21 and the second terminals 22 and covered with the sealing resin 50.
  • 1 semiconductor element 31 The second terminal 22 is positioned apart from the first terminal 21 in the first direction x.
  • the sealing resin 50 has a first side surface 531 facing the second direction y and located closest to the first terminal 21 and the second terminal 22 in the second direction y.
  • the first terminal 21 and the second terminal 22 are located away from the first side surface 531 .
  • the semiconductor device A10 further includes a die pad 10 on which the first semiconductor element 31 is mounted. As viewed in the third direction z, the die pad 10 has a first edge 12 extending in the first direction x. The first edge 12 is positioned closest to the first side surface 531 of the sealing resin 50 . The first terminal 21 and the second terminal 22 are positioned on both sides of the first edge 12 in the first direction x. By adopting this configuration, the distances between the plurality of third terminals 23 and the first terminals 21 and the second terminals 22 are sufficiently secured. It is possible to suppress the discharge between the plurality of third terminals 23 and the first terminals 21 and the second terminals 22 are sufficiently secured. It is possible to suppress the discharge between
  • the sealing resin 50 is provided with a concave portion 55 located between the first terminal 21 and the second terminal 22 in the first direction x.
  • the recess 55 is recessed from the bottom surface 52 of the sealing resin 50 .
  • the concave portion 55 overlaps the first terminal 21 and the second terminal 22 when viewed in the first direction x.
  • the recess 55 extends in the second direction y. Furthermore, the dimension H of the recess 55 in the third direction z is larger than the dimensions H1 and H2 of the first terminal 21 and the second terminal 22 in the third direction z (see FIG. 8). As a result, when viewed in the first direction x, the entirety of each of the first terminal 21 and the second terminal 22 overlaps with the recess 55 (see FIGS. 6 and 7). Therefore, discharge between the first terminal 21 and the second terminal 22 can be suppressed more effectively.
  • the semiconductor device A10 further includes two fourth terminals 24 positioned apart from each other in the first direction x and supporting the die pad 10 .
  • the two fourth terminals 24 are located apart from the second side surface 532 and the third side surface 533 of the sealing resin 50 .
  • a plurality of third terminals 23 are positioned between two fourth terminals 24 in the first direction x.
  • the dimension of the die pad 10 in the first direction x increases toward the side opposite to the side where the first side surface 531 of the sealing resin 50 is located with respect to the first semiconductor element 31 in the second direction y. Furthermore, the portion of the die pad 10 located on the opposite side of the first edge 12 with respect to the first semiconductor element 31 in the second direction y protrudes on both sides of the first edge 12 with respect to the first direction x.
  • the interval between the two fourth terminals 24 can be made longer, so the interval between the two adjacent third terminals 23 can be set longer. This makes it possible to reduce mutual interference of noise in the plurality of third terminals 23 .
  • the first terminal 21 is exposed outside from the second side surface 532 of the sealing resin 50 .
  • the second terminal 22 is exposed outside from the third side surface 533 of the sealing resin 50 .
  • FIG. 10 shows the encapsulation resin 50 in a transparent manner for convenience of understanding.
  • the outline of the encapsulating resin 50 that is transmitted through is indicated by imaginary lines.
  • the semiconductor device A20 differs from the semiconductor device A10 in the configuration of the first terminals 21 and the second terminals 22 and the configuration of the plurality of concave portions 55 provided in the sealing resin 50 .
  • the first terminal 21 when viewed in the third direction z, overlaps the first extension line L1 extending from one end of the first edge 12 of the die pad 10 in the first direction x.
  • the second terminal 22 overlaps the second extension line L2 extending from the other end of the first edge 12 of the die pad 10 when viewed in the third direction z.
  • the recesses 55 overlap the die pad 10 when viewed in the third direction z. As a result, the recesses 55 overlap the first terminals 21 and the second terminals 22 when viewed in the first direction x.
  • the dimension H of each of the plurality of recesses 55 in the third direction z is smaller than the dimensions H1 and H2 of each of the first terminal 21 and the second terminal 22 in the third direction z.
  • the semiconductor device A20 includes a sealing resin 50 that partially covers each of the first terminals 21 and the second terminals 22, and a second terminal that is electrically connected to the first terminals 21 and the second terminals 22 and covered with the sealing resin 50.
  • 1 semiconductor element 31 The second terminal 22 is positioned apart from the first terminal 21 in the first direction x.
  • the sealing resin 50 has a first side surface 531 facing the second direction y and located closest to the first terminal 21 and the second terminal 22 in the second direction y.
  • the first terminal 21 and the second terminal 22 are located away from the first side surface 531 . Therefore, according to this configuration, even in the semiconductor device A20, it is possible to reduce the size of the device while suppressing the discharge between the plurality of terminals. Furthermore, since the semiconductor device A20 has the same configuration as the semiconductor device A10, the semiconductor device A20 also exhibits the effects of the configuration.
  • the first terminal 21 when viewed in the third direction z, overlaps the first extension line L1 extending from one end of the first edge 12 of the die pad 10 in the first direction x.
  • the second terminal 22 overlaps the second extension line L2 extending from the other end of the first edge 12 of the die pad 10 when viewed in the third direction z.
  • the recess 55 overlaps the die pad 10 when viewed in the third direction z.
  • the concave portion 55 overlaps the first terminal 21 and the second terminal 22 when viewed in the first direction x. Therefore, the creeping distance of the sealing resin 50 from the first terminal 21 to the second terminal 22 via the bottom surface 52 is equivalent to the distance of the semiconductor device A10. Discharge between the two terminals 22 can be effectively suppressed.
  • FIG. 14 shows the encapsulation resin 50 in a transparent manner for convenience of understanding.
  • the outline of the encapsulating resin 50 that is transmitted through is indicated by imaginary lines.
  • the XVII-XVII line is indicated by a dashed line.
  • the semiconductor device A30 differs from the semiconductor device A10 in the configuration of the first terminals 21 and the second terminals 22 and the configuration of the plurality of concave portions 55 provided in the sealing resin 50 .
  • the first terminal 21 and the second terminal 22 are located in the second direction y with the first edge 12 of the die pad 10 as a reference. 1 side 531 is located on the opposite side. Therefore, the first terminal 21 is located away from the first extension line L1 extending from one end of the first edge 12 of the die pad 10 in the first direction x.
  • the second terminal 22 is positioned away from the second extension line L2 extending from the other end of the first edge 12 of the die pad 10 .
  • the recesses 55 overlap the die pad 10 when viewed in the third direction z. As a result, the recesses 55 overlap the first terminals 21 and the second terminals 22 when viewed in the first direction x.
  • the dimension H of each of the plurality of recesses 55 in the third direction z is smaller than the dimensions H1 and H2 of each of the first terminal 21 and the second terminal 22 in the third direction z.
  • the semiconductor device A30 includes a sealing resin 50 that partially covers each of the first terminals 21 and the second terminals 22, and a second terminal that is electrically connected to the first terminals 21 and the second terminals 22 and covered with the sealing resin 50.
  • 1 semiconductor element 31 The second terminal 22 is positioned apart from the first terminal 21 in the first direction x.
  • the sealing resin 50 has a first side surface 531 facing the second direction y and located closest to the first terminal 21 and the second terminal 22 in the second direction y.
  • the first terminal 21 and the second terminal 22 are located away from the first side surface 531 . Therefore, according to this configuration, even in the semiconductor device A30, it is possible to reduce the size of the device while suppressing discharge between a plurality of terminals. Further, since the semiconductor device A30 has the same configuration as the semiconductor device A10, the semiconductor device A30 also exhibits the effects of the configuration.
  • the first terminal 21 and the second terminal 22 are aligned with the first side surface 531 of the sealing resin 50 with the first edge 12 of the die pad 10 as a reference in the second direction y. are located on the opposite side.
  • the creepage distance of the sealing resin 50 from the first terminal 21 to the second terminal 22 via the first side surface 531 becomes longer than the configuration of the semiconductor device A20 described above. Therefore, the effect of suppressing discharge between a plurality of terminals becomes even higher than in the case of the semiconductor device A10.
  • FIG. 18 A semiconductor device A40 according to the fourth embodiment of the present disclosure will be described with reference to FIGS. 18 to 22.
  • FIG. 18 the same or similar elements as those of the semiconductor device A10 described above are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • the XXI-XXI line is indicated by a dashed line.
  • the semiconductor device A40 differs from the semiconductor device A10 in the configuration of the plurality of concave portions 55 provided in the sealing resin 50 .
  • the multiple recesses 55 are recessed from the first side surface 531 of the sealing resin 50. As shown in FIGS. The plurality of recesses 55 are connected to the top surface 51 of the sealing resin 50 and the bottom surface 52 of the sealing resin 50 . The recesses 55 overlap the first terminal 21 and the second terminal 22 when viewed in the first direction x.
  • the dimension H of the recesses 55 in the third direction z is greater than the dimensions H1 and H2 of the first terminal 21 and the second terminal 22 in the third direction z.
  • dimension H is equal to the distance between top surface 51 and bottom surface 52 .
  • the semiconductor device A40 includes a sealing resin 50 that partially covers each of the first terminals 21 and the second terminals 22, and a second terminal that is electrically connected to the first terminals 21 and the second terminals 22 and covered with the sealing resin 50.
  • 1 semiconductor element 31 The second terminal 22 is positioned apart from the first terminal 21 in the first direction x.
  • the sealing resin 50 has a first side surface 531 facing the second direction y and located closest to the first terminal 21 and the second terminal 22 in the second direction y.
  • the first terminal 21 and the second terminal 22 are located away from the first side surface 531 . Therefore, according to this configuration, even in the semiconductor device A40, it is possible to reduce the size of the device while suppressing discharge between a plurality of terminals. Further, since the semiconductor device A40 has the same configuration as the semiconductor device A10, the semiconductor device A40 also has the effect of the configuration.
  • FIG. 24 shows the encapsulation resin 50 in a transparent manner for convenience of understanding.
  • the outline of the encapsulation resin 50 seen through is shown by imaginary lines.
  • the XXVI-XXVI line and the XXVII-XXVII line are each indicated by a dashed line.
  • the semiconductor device A50 differs from the semiconductor device A10 in the configuration of the die pad 10, the first terminal 21, the second terminal 22, the plurality of third terminals 23, and the two fourth terminals 24.
  • the package format of the semiconductor device A50 is SOP (Small Outline Package).
  • the plurality of concave portions 55 are not provided in the sealing resin 50. As shown in FIG.
  • the die pad 10 includes a first pad 10A and a second pad 10B.
  • the second pads 10B are positioned between the first pads 10A and the plurality of third terminals 23 in the second direction y.
  • the first semiconductor element 31 is mounted on the mounting surface 11 of the first pad 10A.
  • the second semiconductor element 32 is mounted on the mounting surface 11 of the second pad 10B.
  • the second terminal 22 is connected to the first pad 10A.
  • the two fourth terminals 24 are connected to the second pads 10B.
  • a first edge 12 is included in the first pad 10A.
  • the first terminal 21 protrudes from the second side surface 532 of the sealing resin 50.
  • the second terminal 22 protrudes from the third side surface 533 of the sealing resin 50 .
  • a portion of each of the first terminal 21 and the second terminal 22 protruding from the sealing resin 50 is bent toward the side where the bottom surface 52 of the sealing resin 50 is located in the third direction z.
  • a part of each of the first main surface 211 of the first terminal 21 and the second main surface 221 of the second terminal 22 is covered with the sealing resin 50 .
  • the plurality of third terminals 23 and the two fourth terminals 24 protrude from the fourth side surface 534 of the sealing resin 50. As shown in FIG. Portions of each of the plurality of third terminals 23 and the two fourth terminals 24 protruding from the sealing resin 50 are bent toward the side where the bottom surface 52 of the sealing resin 50 is located in the third direction z.
  • the first terminals 21 and the second terminals 22 are located apart from the first side surface 531 of the sealing resin 50 . Also in the semiconductor device A50, the first terminal 21 and the second terminal 22 are positioned on both sides of the first edge 12 of the first pad 10A in the first direction x. Further, in the semiconductor device A50, the first terminal 21 and the second terminal 22 are located on the opposite side of the first side surface 531 with the first edge 12 as a reference in the second direction y.
  • the semiconductor device A50 includes a sealing resin 50 that partially covers each of the first terminals 21 and the second terminals 22, and a second terminal that is electrically connected to the first terminals 21 and the second terminals 22 and covered with the sealing resin 50.
  • 1 semiconductor element 31 The second terminal 22 is positioned apart from the first terminal 21 in the first direction x.
  • the sealing resin 50 has a first side surface 531 facing the second direction y and located closest to the first terminal 21 and the second terminal 22 in the second direction y.
  • the first terminal 21 and the second terminal 22 are located away from the first side surface 531 . Therefore, according to this configuration, even in the semiconductor device A50, it is possible to reduce the size of the device while suppressing the discharge between the plurality of terminals. Furthermore, since the semiconductor device A50 has the same configuration as the semiconductor device A10, the semiconductor device A50 also exhibits the effects of the configuration.
  • Appendix 1 a first semiconductor element; a first terminal electrically connected to the first semiconductor element; a second terminal electrically connected to the first semiconductor element and positioned away from the first terminal in a first direction; a part of each of the first terminal and the second terminal, the first semiconductor element, and a sealing resin covering the terminal; the sealing resin has a first side surface facing a second direction orthogonal to the first direction and positioned closest to the first terminal and the second terminal in the second direction; The semiconductor device, wherein the first terminal and the second terminal are located away from the first side surface.
  • the die pad When viewed in a third direction orthogonal to the first direction and the second direction, the die pad extends in the first direction and is located closest to the first side surface in the second direction. having an edge,
  • the semiconductor device according to appendix 1 wherein the first terminal and the second terminal are positioned on both sides of the first edge in the first direction.
  • Appendix 3. The semiconductor device according to appendix 2, wherein the first terminal and the second terminal are positioned on the opposite side of the first side surface with respect to the first edge in the second direction.
  • Appendix 4. The semiconductor device according to appendix 2, wherein the first terminal overlaps a first extension line extending in the first direction from one end of the first edge when viewed in the third direction.
  • the sealing resin has a bottom surface facing the side opposite to the side on which the first semiconductor element is positioned with respect to the die pad, 8.
  • the sealing resin is provided with a recess positioned between the first terminal and the second terminal in the first direction, The semiconductor device according to appendix 8, wherein the recess overlaps the first terminal and the second terminal when viewed in the first direction.
  • Appendix 10 The semiconductor device according to appendix 9, wherein the recess is recessed from the bottom surface and extends in the second direction. Appendix 11.
  • the sealing resin has a second side surface and a third side surface facing opposite to each other in the first direction, The first terminal is exposed to the outside from the second side surface, 4.
  • Appendix 13 The first terminal protrudes from the second side surface, 13.
  • the semiconductor device according to any one of appendices 2 to 13, wherein the first semiconductor element includes a step-down circuit including a plurality of resistance elements.
  • Appendix 15. a second semiconductor device including an operational amplifier; further comprising a plurality of third terminals electrically connected to the second semiconductor element; the second semiconductor element is electrically connected to the first semiconductor element; a part of each of the plurality of third terminals and the second semiconductor element are covered with the sealing resin; 15.
  • Appendix 16. 16 The semiconductor device according to appendix 15, wherein the second semiconductor element is mounted on the die pad. Appendix 17.

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Abstract

半導体装置は、第１半導体素子と、前記第１半導体素子に導通する第１端子と、前記第１半導体素子に導通するとともに、第１方向において前記第１端子から離れて位置する第２端子と、前記第１端子および前記第２端子の各々の一部ならびに前記第１半導体素子を覆う封止樹脂と、を備える。前記封止樹脂は、前記第１方向に対して直交する第２方向を向き、かつ前記第２方向において前記第１端子および前記第２端子から最も近くに位置する第１側面を有する。前記第１端子および前記第２端子は、前記第１側面から離れて位置する。

Description

半導体装置
　本開示は、半導体装置に関する。
　近年、電気自動車が普及しつつある。特許文献１には、電気自動車に搭載されたバッテリの電圧をモニタリングし、かつインバータを制御するための回路の一例が開示されている。当該回路により、モータを駆動するためのインバータに過電圧が供給されるのを防止できる。
　特許文献１に開示されている回路のうち、電気自動車に搭載されたバッテリの電圧をモニタリングするために必要な回路は、抵抗電圧検出回路および高電圧バッテリ検出回路である。これら２つの回路は、複数のＩＣで構成される。ここで、これら２つの回路をできるだけ少ない数のＩＣでまとめて、かつ当該ＩＣに導通する複数の端子を具備する単一の半導体装置とすれば、特許文献１に開示されている回路がよりコンパクトなものとなる。しかし、当該半導体装置の複数の端子のうちバッテリに接続される複数の端子には、高電圧が印加されることとなる。したがって、当該半導体装置に対してさらなる小型化を図ろうとすると複数の端子の間隔がより短くなるため、高電圧が印加される複数の端子の間で放電が発生するおそれがある。
特開２０１２－９５４２７号公報
　本開示は、従来よりも改良が施された半導体装置を提供することを一の課題とする。特に本開示は、上記事情に鑑み、装置の小型化を図りつつ、複数の端子の間での放電を抑制することが可能な半導体装置を提供することを一の課題とする。
　本開示の第１の側面によって提供される半導体装置は、第１半導体素子と、前記第１半導体素子に導通する第１端子と、前記第１半導体素子に導通するとともに、第１方向において前記第１端子から離れて位置する第２端子と、前記第１端子および前記第２端子の各々の一部ならびに前記第１半導体素子を覆う封止樹脂と、を備える。前記封止樹脂は、前記第１方向に対して直交する第２方向を向き、かつ前記第２方向において前記第１端子および前記第２端子から最も近くに位置する第１側面を有する。前記第１端子および前記第２端子は、前記第１側面から離れて位置する。
　上記構成によれば、半導体装置の小型化を図りつつ、複数の端子の間での放電を抑制することが可能となる。
　本開示のその他の特徴および利点は、添付図面に基づき以下に行う詳細な説明によって、より明らかとなろう。
図１は、本開示の第１実施形態にかかる半導体装置の平面図である。 図２は、図１に対応する平面図であり、封止樹脂を透過して示している。 図３は、図１に示す半導体装置の底面図である。 図４は、図１に示す半導体装置の左側面図である。 図５は、図１に示す半導体装置の右側面図である。 図６は、図２のＶＩ－ＶＩ線に沿う断面図である。 図７は、図２のＶＩＩ－ＶＩＩ線に沿う断面図である。 図８は、図２のＶＩＩＩ－ＶＩＩＩ線に沿う断面図である。 図９は、図１に示す半導体装置に構成された回路のブロック図である。 図１０は、本開示の第２実施形態にかかる半導体装置の平面図であり、封止樹脂を透過して示している。 図１１は、図１０に示す半導体装置の底面図である。 図１２は、図１０のＸＩＩ－ＸＩＩ線に沿う断面図である。 図１３は、図１０のＸＩＩＩ－ＸＩＩＩ線に沿う断面図である。 図１４は、本開示の第３実施形態にかかる半導体装置の平面図であり、封止樹脂を透過して示している。 図１５は、図１４に示す半導体装置の底面図である。 図１６は、図１４のＸＶＩ－ＸＶＩ線に沿う断面図である。 図１７は、図１４のＸＶＩＩ－ＸＶＩＩ線に沿う断面図である。 図１８は、本開示の第４実施形態にかかる半導体装置の平面図である。 図１９は、図１８に示す半導体装置の底面図である。 図２０は、図１８に示す半導体装置の左側面図である。 図２１は、図１８のＸＸＩ－ＸＸＩ線に沿う断面図である。 図２２は、図１８のＸＸＩＩ－ＸＸＩＩ線に沿う断面図である。 図２３は、本開示の第５実施形態にかかる半導体装置の平面図である。 図２４は、図２３に対応する平面図であり、封止樹脂を透過して示している。 図２５は、図２４のＸＸＶ－ＸＸＶ線に沿う断面図である。 図２６は、図２４のＸＸＶＩ－ＸＸＶＩ線に沿う断面図である。 図２７は、図２４のＸＸＶＩＩ－ＸＸＶＩＩ線に沿う断面図である。
　本開示を実施するための形態について、添付図面に基づいて説明する。
　第１実施形態：
　図１～図８に基づき、本開示の第１実施形態にかかる半導体装置Ａ１０について説明する。半導体装置Ａ１０は、たとえば、電気自動車に搭載されたバッテリの電圧のモニタリングに使用される。半導体装置Ａ１０のパッケージ形式は、ＱＦＮ（Quad Flat Non-leaded package）である。半導体装置Ａ１０は、ダイパッド１０、第１端子２１、第２端子２２、複数の第３端子２３、２つの第４端子２４、第１半導体素子３１、第２半導体素子３２および封止樹脂５０を備える。ここで、図２は、理解の便宜上、封止樹脂５０を透過して示している。図２において透過した封止樹脂５０の外形を想像線（二点鎖線）で示している。図２において、ＶＩ－ＶＩ線を一点鎖線で示している。
　半導体装置Ａ１０の説明においては、便宜上、第１端子２１と第２端子２２とが離れる方向を「第１方向ｘ」と呼ぶ。第１方向ｘに対して直交する方向を「第２方向ｙ」と呼ぶ。第１方向ｘおよび第２方向ｙに対して直交する方向を「第３方向ｚ」と呼ぶ。第３方向ｚは、後述する封止樹脂５０の頂面５１の法線方向に相当する。
　封止樹脂５０は、図６～図８に示すように、ダイパッド１０、第１半導体素子３１および第２半導体素子３２と、第１端子２１、第２端子２２、複数の第３端子２３、および２つの第４端子２４の各々の一部ずつとを覆っている。封止樹脂５０は、電気絶縁性を有する。封止樹脂５０は、たとえば黒色のエポキシ樹脂を含む。図１および図３に示すように、封止樹脂５０は、頂面５１、底面５２、第１側面５３１、第２側面５３２、第３側面５３３および第４側面５３４を有する。
　図６～図８に示すように、底面５２は、第３方向ｚの一方側を向く。頂面５１は、第３方向ｚにおいて底面５２とは反対側を向く。
　図６および図７に示すように、第１側面５３１は、第２方向ｙの一方側を向く。第１側面５３１は、第２方向ｙにおいて第１端子２１および第２端子２２から最も近くに位置する。第２側面５３２は、第１方向ｘの一方側を向く。第２側面５３２は、第１方向ｘにおいて第１端子２１から最も近くに位置する。第３側面５３３は、第１方向ｘにおいて第２側面５３２とは反対側を向く。第４側面５３４は、第２方向ｙにおいて第１側面５３１とは反対側を向く。第１側面５３１、第２側面５３２、第３側面５３３および第４側面５３４は、底面５２につながっている。さらに第１側面５３１、第２側面５３２、第３側面５３３および第４側面５３４は、頂面５１にもつながっている。
　ダイパッド１０は、図２に示すように、第１方向ｘにおいて第１端子２１と第２端子２２との間に位置する。ダイパッド１０は、金属元素を含む。当該金属元素は、たとえば銅（Ｃｕ）である。ダイパッド１０、第１端子２１、第２端子２２、複数の第３端子２３、および２つの第４端子２４は、同一の端子フレームから得られる。図１および図２に示すように、ダイパッド１０は、搭載面１１および第１縁１２を有する。搭載面１１は、第３方向ｚにおいて封止樹脂５０の頂面５１と同じ側を向く。第３方向ｚに視て、第１縁１２は、第１方向ｘに延び、かつ封止樹脂５０の第１側面５３１から最も近くに位置する。
　図２に示すように、第２方向ｙにおいて第１半導体素子３１を基準として封止樹脂５０の第１側面５３１が位置する側とは反対側に向かうほど、ダイパッド１０の第１方向ｘの寸法が拡大する。さらに、第２方向ｙにおいて第１半導体素子３１を基準として第１縁１２とは反対側に位置するダイパッド１０の部位は、第１縁１２を基準として第１方向ｘの両側にはみ出している。図６および図７に示すように、ダイパッド１０は、封止樹脂５０の底面５２から離れて位置する。
　第１端子２１は、図１に示すように、封止樹脂５０の第１側面５３１から離れて位置する。図２および図３に示すように、第１端子２１は、ダイパッド１０の第１縁１２の第１方向ｘの一方側に位置する。半導体装置Ａ１０においては、第１端子２１は、第２方向ｙにおいて第１縁１２を基準として封止樹脂５０の第４側面５３４とは反対側に位置する。さらに第１端子２１は、第１縁１２の一端から第１方向ｘに延びる第１延長線Ｌ１から離れて位置する。
　図２、図３および図８に示すように、第１端子２１は、第１主面２１１、第１裏面２１２および第１端面２１３を有する。第１主面２１１は、第３方向ｚにおいて封止樹脂５０の頂面５１と同じ側を向く。半導体装置Ａ１０においては、第１主面２１１は、封止樹脂５０に覆われている。第１裏面２１２は、第３方向ｚにおいて第１主面２１１とは反対側を向く。第１裏面２１２は、封止樹脂５０の底面５２から外部に露出している。第１端面２１３は、第１方向ｘにおいて封止樹脂５０の第２側面５３２と同じ側を向く。第１端面２１３は、第２側面５３２から外部に露出している。
　第２端子２２は、図１に示すように、封止樹脂５０の第１側面５３１から離れて位置する。第２端子２２は、第１方向ｘにおいて第１端子２１から離れて位置する。図２および図３に示すように、第２端子２２は、第１方向ｘにおいてダイパッド１０の第１縁１２を基準として第１端子２１とは反対側に位置する。したがって、第１端子２１および第２端子２２は、第１縁１２の第１方向ｘの両側に位置する。第２端子２２は、第２方向ｙにおいて第１縁１２を基準として封止樹脂５０の第４側面５３４とは反対側に位置する。さらに第２端子２２は、第１縁１２の他端から第１方向ｘに延びる第２延長線Ｌ２から離れて位置する。
　図２、図３および図８に示すように、第２端子２２は、第２主面２２１、第２裏面２２２および第２端面２２３を有する。第２主面２２１は、第３方向ｚにおいて封止樹脂５０の頂面５１と同じ側を向く。半導体装置Ａ１０においては、第２主面２２１は、封止樹脂５０に覆われている。第２裏面２２２は、第３方向ｚにおいて第２主面２２１とは反対側を向く。第２裏面２２２は、封止樹脂５０の底面５２から外部に露出している。第２端面２２３は、第２方向ｙにおいて封止樹脂５０の第３側面５３３と同じ側を向く。第２端面２２３は、第３側面５３３から外部に露出している。
　複数の第３端子２３は、図２に示すように、第２方向ｙにおいてダイパッド１０を基準として封止樹脂５０の第１側面５３１とは反対側に位置する。複数の第３端子２３は、第１方向ｘに沿って配列されている。第１方向ｘにおいて隣り合う２つの第３端子２３の間隔は、第１端子２１と第２端子２２との間隔よりも短い。複数の第３端子２３は、Ａ端子２３Ａ、Ｂ端子２３Ｂ、２つのＣ端子２３Ｃ、および複数のＤ端子２３Ｄを含む。
　図２、図３および図７に示すように、複数の第３端子２３は、第３主面２３１、第３裏面２３２および第３端面２３３を有する。第３主面２３１は、第３方向ｚにおいて封止樹脂５０の頂面５１と同じ側を向く。半導体装置Ａ１０においては、第３主面２３１は、封止樹脂５０に覆われている。第３裏面２３２は、第３方向ｚにおいて第３主面２３１とは反対側を向く。第３裏面２３２は、封止樹脂５０の底面５２から外部に露出している。第３端面２３３は、第２方向ｙにおいて封止樹脂５０の第４側面５３４と同じ側を向く。図５に示すように、第３端面２３３は、第４側面５３４から外部に露出している。
　２つの第４端子２４は、図２に示すように、第１方向ｘにおいて互いに離れて位置し、かつダイパッド１０を支持している。複数の第３端子２３は、第１方向ｘにおいて２つの第４端子２４の間に位置する。
　図２、図３および図６に示すように、２つの第４端子２４は、第４主面２４１、第４裏面２４２、第４端面２４３および連結面２４４を有する。第４主面２４１は、第３方向ｚにおいて封止樹脂５０の頂面５１と同じ側を向く。半導体装置Ａ１０においては、第４主面２４１は、封止樹脂５０に覆われている。第４裏面２４２は、第３方向ｚにおいて第３主面２３１とは反対側を向く。第４裏面２４２は、封止樹脂５０の底面５２から外部に露出している。第４端面２４３は、第２方向ｙにおいて封止樹脂５０の第４側面５３４と同じ側を向く。図５に示すように、第４端面２４３は、第４側面５３４から外部に露出している。連結面２４４は、第４主面２４１と、ダイパッド１０の搭載面１１とにつながっている。連結面２４４は、第４主面２４１および搭載面１１に対して傾斜している。連結面２４４は、封止樹脂５０に覆われている。
　第１半導体素子３１および第２半導体素子３２は、図２および図７に示すように、ダイパッド１０の搭載面１１に搭載されている。第１半導体素子３１および第２半導体素子３２は、ともに集積回路（ＩＣ）である。第２半導体素子３２は、第２方向ｙにおいて第１半導体素子３１と、複数の第３端子２３との間に位置する。図７に示すように、第１半導体素子３１および第２半導体素子３２は、接合層３９を介して搭載面１１に接合されている。接合層３９は、たとえば、銀を含むエポキシ樹脂を主剤としたペースト（いわゆるＡｇペースト）からなる。
　図２に示すように、第１半導体素子３１は、複数の第１電極３１１を有する。複数の第１電極３１１は、第１半導体素子３１に構成された回路に導通している。図２に示すように、第２半導体素子３２は、複数の第２電極３２１を有する。複数の第２電極３２１は、第２半導体素子３２に構成された回路に導通している。
　図２に示すように、半導体装置Ａ１０は、２つの第１ワイヤ４１、複数の第２ワイヤ４２、複数の第３ワイヤ４３、および複数の第４ワイヤ４４をさらに備える。これらのワイヤの組成は、たとえば金（Ａｕ）を含む。これらのワイヤは、封止樹脂５０に覆われている。
　図２に示すように、２つの第１ワイヤ４１は、第１半導体素子３１の２つの第１電極３１１と、第１端子２１の第１主面２１１、および第２端子２２の第２主面２２１とに個別に接合されている。これにより、第１端子２１および第２端子２２は、第１半導体素子３１に導通している。
　図２に示すように、複数の第２ワイヤ４２は、第１半導体素子３１の２つの第１電極３１１と、Ａ端子２３Ａの第３主面２３１、およびＢ端子２３Ｂの第３主面２３１とに個別に接合されている。これにより、第１半導体素子３１は、Ａ端子２３ＡおよびＢ端子２３Ｂに導通している。
　図２に示すように、複数の第３ワイヤ４３は、第１半導体素子３１の複数の第１電極３１１と、第２半導体素子３２の複数の第２電極３２１とに個別に接合されている。これにより、第２半導体素子３２は、第１半導体素子３１に導通している。
　図２に示すように、複数の第４ワイヤ４４は、第２半導体素子３２の複数の第２電極３２１と、２つのＣ端子２３Ｃの第３主面２３１、および複数のＤ端子２３Ｄの第３主面２３１とに個別に接合されている。これにより、第２半導体素子３２は、２つのＣ端子２３Ｃ、および複数のＤ端子２３Ｄに導通している。
　図１、図３および図４に示すように、封止樹脂５０には、複数の凹部５５が設けられている。複数の凹部５５は、第１方向ｘにおいて第１端子２１と第２端子２２との間に位置する。図６および図７に示すように、第１方向ｘに視て、複数の凹部５５は、第１端子２１および第２端子２２に重なる。複数の凹部５５は、底面５２から凹み、かつ第１側面５３１につながっている。複数の凹部５５は、第２方向ｙに延びている。半導体装置Ａ１０においては、第３方向ｚに視て、複数の凹部５５は、ダイパッド１０から離れて位置する。
　図４および図８に示すように、複数の凹部５５の各々の第３方向ｚの寸法Ｈは、第１端子２１および第２端子２２の各々の第３方向ｚの寸法Ｈ１，Ｈ２よりも大きい。
　次に、図９に基づき、半導体装置Ａ１０の回路構成について説明する。
　第１半導体素子３１には、降圧回路が構成されている。当該降圧回路は、複数の抵抗素子を含む。第１端子２１および第２端子２２は、モニタリングの対象となるバッテリ（図示略）に接続される。第１端子２１は、正極である。第２端子２２は、負極である。第１端子２１および第２端子２２に印加されたバッテリの電圧は、第１半導体素子３１の降圧回路により微弱な電気信号に変換される。
　図９に示すように、第２半導体素子３２は、２つのオペアンプＯＰ１，ＯＰ２を含む。ただし、第２半導体素子３２は、オペアンプＯＰ２を含まない構成でもよい。オペアンプＯＰ１は、第１半導体素子３１により変換された微弱な電気信号を増幅して第１半導体素子３１を介してＡ端子２３Ａに出力する。これにより、バッテリの電圧がモニタリングされる。
　Ｂ端子２３Ｂは、第１半導体素子３１の接地である。２つのＣ端子２３Ｃは、第２半導体素子３２を駆動するための電源が接続される。複数のＤ端子２３Ｄは、オペアンプＯＰ２に導通している。オペアンプＯＰ２には、Ａ端子２３Ａから出力された電気信号を基に他の制御回路（図示略）により作成された電気信号が入力される。これにより、Ａ端子２３Ａから出力された電気信号に含まれる高周波ノイズをオペアンプＯＰ２により除去し、より精度が高いモニタリングを行うことができる。
　次に、半導体装置Ａ１０の作用効果について説明する。
　半導体装置Ａ１０は、第１端子２１および第２端子２２の各々の一部を覆う封止樹脂５０と、第１端子２１および第２端子２２に導通し、かつ封止樹脂５０に覆われた第１半導体素子３１とを備える。第２端子２２は、第１方向ｘにおいて第１端子２１から離れて位置する。封止樹脂５０は、第２方向ｙを向き、かつ第２方向ｙにおいて第１端子２１および第２端子２２から最も近くに位置する第１側面５３１を有する。第１端子２１および第２端子２２は、第１側面５３１から離れて位置する。本構成をとることにより、第１端子２１から第１側面５３１を経由して第２端子２２に至る封止樹脂５０の沿面距離（封止樹脂５０の表面に沿った距離）がより長くなる。これにより、第１端子２１と第２端子２２との第１方向ｘの間隔を縮めつつ、第２端子２２に対して高い電圧が第１端子２１に印加された場合であっても、第１端子２１から第２端子２２への放電が発生しにくくなる。したがって、本構成によれば、半導体装置Ａ１０において、装置の小型化を図りつつ、複数の端子の間での放電を抑制することが可能となる。
　半導体装置Ａ１０は、第１半導体素子３１が搭載されたダイパッド１０をさらに備える。第３方向ｚに視て、ダイパッド１０は、第１方向ｘに延びる第１縁１２を有する。第１縁１２は、封止樹脂５０の第１側面５３１から最も近くに位置する。第１端子２１および第２端子２２は、第１縁１２の第１方向ｘの両側に位置する。本構成をとることにより、複数の第３端子２３と第１端子２１および第２端子２２との間隔が十分に確保されたものとなるため、第１端子２１と複数の第３端子２３との間での放電を抑制できる。
　封止樹脂５０には、第１方向ｘにおいて第１端子２１と第２端子２２との間に位置する凹部５５が設けられている。凹部５５は、封止樹脂５０の底面５２から凹んでいる。第１方向ｘに視て、凹部５５は、第１端子２１および第２端子２２に重なる。本構成をとることにより、第１端子２１から底面５２を経由して第２端子２２に至る封止樹脂５０の沿面距離がより長くなるため、第１端子２１と第２端子２２との間での放電を効果的に抑制できる。
　凹部５５は、第２方向ｙに延びている。さらに凹部５５の第３方向ｚの寸法Ｈは、第１端子２１および第２端子２２の各々の第３方向ｚの寸法Ｈ１，Ｈ２よりも大きい（図８参照）。これにより、第１方向ｘに視て、第１端子２１および第２端子２２の各々の全体が凹部５５に重なる構成が得られる（図６および図７参照）。したがって、第１端子２１と第２端子２２との間での放電をさらに効果的に抑制できる。
　半導体装置Ａ１０は、第１方向ｘにおいて互いに離れて位置し、かつダイパッド１０を支持する２つの第４端子２４をさらに備える。２つの第４端子２４は、封止樹脂５０の第２側面５３２および第３側面５３３から離れて位置する。複数の第３端子２３は、第１方向ｘにおいて２つの第４端子２４の間に位置する。これにより、第１側面５３１および第２側面５３２からは、第１端子２１および第２端子２２のみが外部に露出する構成が得られる。したがって、第１端子２１と複数の第３端子２３との間での放電を効果的に抑制できる。
　第２方向ｙにおいて第１半導体素子３１を基準として封止樹脂５０の第１側面５３１が位置する側とは反対側に向かうほど、ダイパッド１０の第１方向ｘの寸法が拡大する。さらに、第２方向ｙにおいて第１半導体素子３１を基準として第１縁１２とは反対側に位置するダイパッド１０の部位は、第１縁１２を基準として第１方向ｘの両側にはみ出している。本構成をとることにより、２つの第４端子２４の間隔をより長くすることができるため、隣り合う２つの第３端子２３の間隔をより長く設定できる。これにより、複数の第３端子２３におけるノイズの相互干渉を低減することが可能となる。
　第１端子２１は、封止樹脂５０の第２側面５３２から外部に露出している。第２端子２２は、封止樹脂５０の第３側面５３３から外部に露出している。本構成をとることにより、半導体装置Ａ１０を配線基板に実装する際、第２側面５３２から外部に露出する第１端子２１の部位（第１端面２１３）と、第３側面５３３から外部に露出する第２端子２２の部位（第２端面２２３）とにハンダフィレットが形成されやすくなる。したがって、配線基板に対する半導体装置Ａ１０の接合強度の向上を図ることができる。
　第２実施形態：
　図１０～図１３に基づき、本開示の第２実施形態にかかる半導体装置Ａ２０について説明する。本図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１０は、理解の便宜上、封止樹脂５０を透過して示している。図１０において透過した封止樹脂５０の外形を想像線で示している。
　半導体装置Ａ２０は、第１端子２１および第２端子２２の構成と、封止樹脂５０に設けられた複数の凹部５５の構成とが、半導体装置Ａ１０の当該構成と異なる。
　図１０および図１１に示すように、第３方向ｚに視て、第１端子２１は、ダイパッド１０の第１縁１２の一端から第１方向ｘに延びる第１延長線Ｌ１に重なる。第３方向ｚに視て、第２端子２２は、ダイパッド１０の第１縁１２の他端から延びる第２延長線Ｌ２に重なる。
　図１１～図１３に示すように、第３方向ｚに視て、複数の凹部５５は、ダイパッド１０に重なる。これにより、第１方向ｘに視て、複数の凹部５５は、第１端子２１および第２端子２２に重なる。
　図１３に示すように、複数の凹部５５の各々の第３方向ｚの寸法Ｈは、第１端子２１および第２端子２２の各々の第３方向ｚの寸法Ｈ１，Ｈ２よりも小さい。
　次に、半導体装置Ａ２０の作用効果について説明する。
　半導体装置Ａ２０は、第１端子２１および第２端子２２の各々の一部を覆う封止樹脂５０と、第１端子２１および第２端子２２に導通し、かつ封止樹脂５０に覆われた第１半導体素子３１とを備える。第２端子２２は、第１方向ｘにおいて第１端子２１から離れて位置する。封止樹脂５０は、第２方向ｙを向き、かつ第２方向ｙにおいて第１端子２１および第２端子２２から最も近くに位置する第１側面５３１を有する。第１端子２１および第２端子２２は、第１側面５３１から離れて位置する。したがって、本構成によれば、半導体装置Ａ２０においても、装置の小型化を図りつつ、複数の端子の間での放電を抑制することが可能となる。さらに半導体装置Ａ２０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ２０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ２０においては、第３方向ｚに視て、第１端子２１は、ダイパッド１０の第１縁１２の一端から第１方向ｘに延びる第１延長線Ｌ１に重なる。第３方向ｚに視て、第２端子２２は、ダイパッド１０の第１縁１２の他端から延びる第２延長線Ｌ２に重なる。本構成をとることにより、第１端子２１から第１側面５３１を経由して第２端子２２に至る封止樹脂５０の沿面距離が半導体装置Ａ１０の構成よりも長くなる。したがって、複数の端子の間での放電を抑制する効果が半導体装置Ａ１０の場合よりも高くなる。
　さらに半導体装置Ａ２０においては、第３方向ｚに視て、凹部５５は、ダイパッド１０に重なる。本構成をとることにより、第１方向ｘに視て、凹部５５が第１端子２１および第２端子２２に重なる。したがって、第１端子２１から底面５２を経由して第２端子２２に至る封止樹脂５０の沿面距離が半導体装置Ａ１０の当該距離と同等となるため、半導体装置Ａ２０においても第１端子２１と第２端子２２との間での放電を効果的に抑制できる。
　第３実施形態：
　図１４～図１７に基づき、本開示の第３実施形態にかかる半導体装置Ａ３０について説明する。本図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図１４は、理解の便宜上、封止樹脂５０を透過して示している。図１４において透過した封止樹脂５０の外形を想像線で示している。図１４において、ＸＶＩＩ－ＸＶＩＩ線を一点鎖線で示している。
　半導体装置Ａ３０は、第１端子２１および第２端子２２の構成と、封止樹脂５０に設けられた複数の凹部５５の構成とが、半導体装置Ａ１０の当該構成と異なる。
　図１４および図１５に示すように、第３方向ｚに視て、第１端子２１および第２端子２２は、第２方向ｙにおいてダイパッド１０の第１縁１２を基準として封止樹脂５０の第１側面５３１とは反対側に位置する。したがって、第１端子２１は、ダイパッド１０の第１縁１２の一端から第１方向ｘに延びる第１延長線Ｌ１から離れて位置する。第３方向ｚに視て、第２端子２２は、ダイパッド１０の第１縁１２の他端から延びる第２延長線Ｌ２から離れて位置する。
　図１５～図１７に示すように、第３方向ｚに視て、複数の凹部５５は、ダイパッド１０に重なる。これにより、第１方向ｘに視て、複数の凹部５５は、第１端子２１および第２端子２２に重なる。
　図１７に示すように、複数の凹部５５の各々の第３方向ｚの寸法Ｈは、第１端子２１および第２端子２２の各々の第３方向ｚの寸法Ｈ１，Ｈ２よりも小さい。
　次に、半導体装置Ａ３０の作用効果について説明する。
　半導体装置Ａ３０は、第１端子２１および第２端子２２の各々の一部を覆う封止樹脂５０と、第１端子２１および第２端子２２に導通し、かつ封止樹脂５０に覆われた第１半導体素子３１とを備える。第２端子２２は、第１方向ｘにおいて第１端子２１から離れて位置する。封止樹脂５０は、第２方向ｙを向き、かつ第２方向ｙにおいて第１端子２１および第２端子２２から最も近くに位置する第１側面５３１を有する。第１端子２１および第２端子２２は、第１側面５３１から離れて位置する。したがって、本構成によれば、半導体装置Ａ３０においても、装置の小型化を図りつつ、複数の端子の間での放電を抑制することが可能となる。さらに半導体装置Ａ３０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ３０においても当該構成にかかる作用効果を奏する。
　半導体装置Ａ３０においては、第３方向ｚに視て、第１端子２１および第２端子２２は、第２方向ｙにおいてダイパッド１０の第１縁１２を基準として封止樹脂５０の第１側面５３１とは反対側に位置する。本構成をとることにより、第１端子２１から第１側面５３１を経由して第２端子２２に至る封止樹脂５０の沿面距離が先述した半導体装置Ａ２０の構成よりも長くなる。したがって、複数の端子の間での放電を抑制する効果が半導体装置Ａ１０の場合よりもさらに高くなる。
　第４実施形態：
　図１８～図２２に基づき、本開示の第４実施形態にかかる半導体装置Ａ４０について説明する。本図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。図１８において、ＸＸＩ－ＸＸＩ線を一点鎖線で示している。
　半導体装置Ａ４０は、封止樹脂５０に設けられた複数の凹部５５の構成が、半導体装置Ａ１０の当該構成と異なる。
　図１８～図２１に示すように、複数の凹部５５は、封止樹脂５０の第１側面５３１から凹んでいる。複数の凹部５５は、封止樹脂５０の頂面５１と、封止樹脂５０の底面５２とにつながっている。第１方向ｘに視て、複数の凹部５５は、第１端子２１および第２端子２２に重なる。
　図２０および図２２に示すように、複数の凹部５５の第３方向ｚの寸法Ｈは、第１端子２１および第２端子２２の各々の第３方向ｚの寸法Ｈ１，Ｈ２よりも大きい。半導体装置Ａ４０においては、寸法Ｈは、頂面５１と底面５２との間隔に等しい。
　次に、半導体装置Ａ４０の作用効果について説明する。
　半導体装置Ａ４０は、第１端子２１および第２端子２２の各々の一部を覆う封止樹脂５０と、第１端子２１および第２端子２２に導通し、かつ封止樹脂５０に覆われた第１半導体素子３１とを備える。第２端子２２は、第１方向ｘにおいて第１端子２１から離れて位置する。封止樹脂５０は、第２方向ｙを向き、かつ第２方向ｙにおいて第１端子２１および第２端子２２から最も近くに位置する第１側面５３１を有する。第１端子２１および第２端子２２は、第１側面５３１から離れて位置する。したがって、本構成によれば、半導体装置Ａ４０においても、装置の小型化を図りつつ、複数の端子の間での放電を抑制することが可能となる。さらに半導体装置Ａ４０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ４０においても当該構成にかかる作用効果を奏する。
　第５実施形態：
　図２３～図２７に基づき、本開示の第５実施形態にかかる半導体装置Ａ５０について説明する。本図において、先述した半導体装置Ａ１０と同一または類似の要素には同一の符号を付して、重複する説明を省略する。ここで、図２４は、理解の便宜上、封止樹脂５０を透過して示している。図２４において透過した封止樹脂５０の外形を想像線で示している。図２４において、ＸＸＶＩ－ＸＸＶＩ線、およびＸＸＶＩＩ－ＸＸＶＩＩ線をそれぞれ一点鎖線で示している。
　半導体装置Ａ５０は、ダイパッド１０、第１端子２１、第２端子２２、複数の第３端子２３、および２つの第４端子２４の構成が、半導体装置Ａ１０の当該構成と異なる。半導体装置Ａ５０のパッケージ形式は、ＳＯＰ（Small Outline Package）である。半導体装置Ａ５０においては、封止樹脂５０には複数の凹部５５が設けられていない。
　図２３、図２４および図２６に示すように、ダイパッド１０は、第１パッド１０Ａおよび第２パッド１０Ｂを含む。第２パッド１０Ｂは、第２方向ｙにおいて第１パッド１０Ａと複数の第３端子２３との間に位置する。第１半導体素子３１は、第１パッド１０Ａの搭載面１１に搭載されている。第２半導体素子３２は、第２パッド１０Ｂの搭載面１１に搭載されている。第２端子２２は、第１パッド１０Ａにつながっている。２つの第４端子２４は、第２パッド１０Ｂにつながっている。第１縁１２は、第１パッド１０Ａに含まれる。
　図２３および図２７に示すように、第１端子２１は、封止樹脂５０の第２側面５３２から突出している。第２端子２２は、封止樹脂５０の第３側面５３３から突出している。第１端子２１および第２端子２２の各々の封止樹脂５０から突出する部分は、第３方向ｚにおいて封止樹脂５０の底面５２が位置する側に折り曲げられている。第１端子２１の第１主面２１１と、第２端子２２の第２主面２２１との各々の一部は、封止樹脂５０に覆われている。
　図２３および図２５に示すように、複数の第３端子２３、および２つの第４端子２４は、封止樹脂５０の第４側面５３４から突出している。複数の第３端子２３、および２つの第４端子２４の各々の封止樹脂５０から突出する部分は、第３方向ｚにおいて封止樹脂５０の底面５２が位置する側に折り曲げられている。
　図２４に示すように、半導体装置Ａ５０においても、第１端子２１および第２端子２２は、封止樹脂５０の第１側面５３１から離れて位置する。半導体装置Ａ５０においても、第１端子２１および第２端子２２は、第１パッド１０Ａの第１縁１２の第１方向ｘの両側に位置する。さらに半導体装置Ａ５０においては、第１端子２１および第２端子２２は、第２方向ｙにおいて第１縁１２を基準として第１側面５３１とは反対側に位置する。
　次に、半導体装置Ａ５０の作用効果について説明する。
　半導体装置Ａ５０は、第１端子２１および第２端子２２の各々の一部を覆う封止樹脂５０と、第１端子２１および第２端子２２に導通し、かつ封止樹脂５０に覆われた第１半導体素子３１とを備える。第２端子２２は、第１方向ｘにおいて第１端子２１から離れて位置する。封止樹脂５０は、第２方向ｙを向き、かつ第２方向ｙにおいて第１端子２１および第２端子２２から最も近くに位置する第１側面５３１を有する。第１端子２１および第２端子２２は、第１側面５３１から離れて位置する。したがって、本構成によれば、半導体装置Ａ５０においても、装置の小型化を図りつつ、複数の端子の間での放電を抑制することが可能となる。さらに半導体装置Ａ５０が半導体装置Ａ１０と同様の構成を具備することによって、半導体装置Ａ５０においても当該構成にかかる作用効果を奏する。
　本開示は、先述した実施形態に限定されるものではない。本開示の各部の具体的な構成は、種々に設計変更自在である。
　本開示は、以下の付記に記載された実施形態を含む。
　付記１．
　第１半導体素子と、
　前記第１半導体素子に導通する第１端子と、
　前記第１半導体素子に導通するとともに、第１方向において前記第１端子から離れて位置する第２端子と、
　前記第１端子および前記第２端子の各々の一部と、前記第１半導体素子と、覆う封止樹脂と、を備え、
　前記封止樹脂は、前記第１方向に対して直交する第２方向を向き、かつ前記第２方向において前記第１端子および前記第２端子から最も近くに位置する第１側面を有し、
　前記第１端子および前記第２端子は、前記第１側面から離れて位置する、半導体装置。
　付記２．
　前記第１半導体素子が搭載されたダイパッドをさらに備え、
　前記第１方向および前記第２方向に対して直交する第３方向に視て、前記ダイパッドは、前記第１方向に延び、かつ前記第２方向において前記第１側面から最も近くに位置する第１縁を有し、
　前記第１端子および前記第２端子は、前記第１縁の前記第１方向の両側に位置する、付記１に記載の半導体装置。
　付記３．
　前記第１端子および前記第２端子は、前記第２方向において前記第１縁を基準として前記第１側面とは反対側に位置する、付記２に記載の半導体装置。
　付記４．
　前記第３方向に視て、前記第１端子は、前記第１縁の一端から前記第１方向に延びる第１延長線に重なる、付記２に記載の半導体装置。
　付記５．
　前記第３方向に視て、前記第２端子は、前記第１縁の他端から前記第１方向に延びる第２延長線に重なる、付記４に記載の半導体装置。
　付記６．
　前記第２方向において前記第１半導体素子を基準として前記第１側面が位置する側とは反対側に向かうほど、前記ダイパッドの前記第１方向における寸法が拡大する、付記２ないし５のいずれかに記載の半導体装置。
　付記７．
　前記第２方向において前記第１半導体素子を基準として前記第１縁とは反対側に位置する前記ダイパッドの部位は、前記第１縁を基準として前記第１方向の両側にはみ出している、付記６に記載の半導体装置。
　付記８．
　前記ダイパッドの少なくとも一部は、前記封止樹脂に覆われており、
　前記封止樹脂は、前記ダイパッドを基準として前記第１半導体素子が位置する側とは反対側を向く底面を有し、
　前記第１端子および前記第２端子は、前記底面から外部に露出している、付記２ないし７のいずれかに記載の半導体装置。
　付記９．
　前記封止樹脂には、前記第１方向において前記第１端子と前記第２端子との間に位置する凹部が設けられており、
　前記第１方向に視て、前記凹部は、前記第１端子および前記第２端子に重なる、付記８に記載の半導体装置。
　付記１０．
　前記凹部は、前記底面から凹み、かつ前記第２方向に延びている、付記９に記載の半導体装置。
　付記１１．
　前記ダイパッドは、前記底面から離れて位置しており、
　前記第３方向に視て、前記凹部は、前記ダイパッドに重なる、付記１０に記載の半導体装置。
　付記１２．
　前記封止樹脂は、前記第１方向において互いに反対側を向く第２側面および第３側面を有し、
　前記第１端子は、前記第２側面から外部に露出しており、
　前記第２端子は、前記第３側面から外部に露出している、付記２または３に記載の半導体装置。
　付記１３．
　前記第１端子は、前記第２側面から突出しており、
　前記第２端子は、前記第３側面から突出している、付記１２に記載の半導体装置。
　付記１４．
　前記第１半導体素子には、複数の抵抗素子を含む降圧回路が構成されている、付記２ないし１３のいずれかに記載の半導体装置。
　付記１５．
　オペアンプを含む第２半導体素子と、
　前記第２半導体素子に導通する複数の第３端子と、をさらに備え、
　前記第２半導体素子は、前記第１半導体素子に導通しており、
　前記複数の第３端子の各々の一部と、前記第２半導体素子は、前記封止樹脂に覆われており、
　前記複数の第３端子は、前記第２方向において前記ダイパッドを基準として前記第１側面とは反対側に位置する、付記１４に記載の半導体装置。
　付記１６．
　前記第２半導体素子は、前記ダイパッドに搭載されている、付記１５に記載の半導体装置。
　付記１７．
　前記第１方向において互いに離れて位置し、かつ前記ダイパッドを支持する２つの第４端子をさらに備え、
　前記２つの第４端子の各々の一部は、前記封止樹脂に覆われており、
　前記複数の第３端子は、前記第１方向において前記２つの第４端子の間に位置する、付記１５または１６に記載の半導体装置。
Ａ１０，Ａ２０，Ａ３０，Ａ４０，Ａ５０：半導体装置
１０：ダイパッド　　　１０Ａ：第１パッド
１０Ｂ：第２パッド　　　１１：搭載面
１２：第１縁　　　２１：第１端子
２１１：第１主面　　　２１２：第１裏面
２１３：第１端面　　　２２：第２端子
２２１：第２主面　　　２２２：第２裏面
２２３：第２端面　　　２３：第３端子
２３Ａ：Ａ端子　　　２３Ｂ：Ｂ端子
２３Ｃ：Ｃ端子　　　２３Ｄ：Ｄ端子
２３１：第３主面　　　２３２：第３裏面
２３３：第３端面　　　２４：第４端子
２４１：第４主面　　　２４２：第４裏面
２４３：第４端面　　　２４４：連結面
３１：第１半導体素子　　　３１１：第１電極
３２：第２半導体素子　　　３２１：第２電極
３９：接合層　　　４１：第１ワイヤ
４２：第２ワイヤ　　　４３：第３ワイヤ
４４：第４ワイヤ　　　５０：封止樹脂
５１：頂面　　　５２：底面
５３１：第１側面　　　５３２：第２側面
５３３：第３側面　　　５３４：第４側面
５５：凹部　　　Ｌ１：第１延長線
Ｌ２：第２延長線　　　ｘ：第１方向
ｙ：第２方向　　　ｚ：第３方向

Claims (17)

  1. 　第１半導体素子と、
    　前記第１半導体素子に導通する第１端子と、
    　前記第１半導体素子に導通するとともに、第１方向において前記第１端子から離れて位置する第２端子と、
    　前記第１端子および前記第２端子の各々の一部と、前記第１半導体素子と、覆う封止樹脂と、を備え、
    　前記封止樹脂は、前記第１方向に対して直交する第２方向を向き、かつ前記第２方向において前記第１端子および前記第２端子から最も近くに位置する第１側面を有し、
    　前記第１端子および前記第２端子は、前記第１側面から離れて位置する、半導体装置。
  2. 　前記第１半導体素子が搭載されたダイパッドをさらに備え、
    　前記第１方向および前記第２方向に対して直交する第３方向に視て、前記ダイパッドは、前記第１方向に延び、かつ前記第２方向において前記第１側面から最も近くに位置する第１縁を有し、
    　前記第１端子および前記第２端子は、前記第１縁の前記第１方向の両側に位置する、請求項１に記載の半導体装置。
  3. 　前記第１端子および前記第２端子は、前記第２方向において前記第１縁を基準として前記第１側面とは反対側に位置する、請求項２に記載の半導体装置。
  4. 　前記第３方向に視て、前記第１端子は、前記第１縁の一端から前記第１方向に延びる第１延長線に重なる、請求項２に記載の半導体装置。
  5. 　前記第３方向に視て、前記第２端子は、前記第１縁の他端から前記第１方向に延びる第２延長線に重なる、請求項４に記載の半導体装置。
  6. 　前記第２方向において前記第１半導体素子を基準として前記第１側面が位置する側とは反対側に向かうほど、前記ダイパッドの前記第１方向における寸法が拡大する、請求項２ないし５のいずれかに記載の半導体装置。
  7. 　前記第２方向において前記第１半導体素子を基準として前記第１縁とは反対側に位置する前記ダイパッドの部位は、前記第１縁を基準として前記第１方向の両側にはみ出している、請求項６に記載の半導体装置。
  8. 　前記ダイパッドの少なくとも一部は、前記封止樹脂に覆われており、
    　前記封止樹脂は、前記ダイパッドを基準として前記第１半導体素子が位置する側とは反対側を向く底面を有し、
    　前記第１端子および前記第２端子は、前記底面から外部に露出している、請求項２ないし７のいずれかに記載の半導体装置。
  9. 　前記封止樹脂には、前記第１方向において前記第１端子と前記第２端子との間に位置する凹部が設けられており、
    　前記第１方向に視て、前記凹部は、前記第１端子および前記第２端子に重なる、請求項８に記載の半導体装置。
  10. 　前記凹部は、前記底面から凹み、かつ前記第２方向に延びている、請求項９に記載の半導体装置。
  11. 　前記ダイパッドは、前記底面から離れて位置しており、
    　前記第３方向に視て、前記凹部は、前記ダイパッドに重なる、請求項１０に記載の半導体装置。
  12. 　前記封止樹脂は、前記第１方向において互いに反対側を向く第２側面および第３側面を有し、
    　前記第１端子は、前記第２側面から外部に露出しており、
    　前記第２端子は、前記第３側面から外部に露出している、請求項２または３に記載の半導体装置。
  13. 　前記第１端子は、前記第２側面から突出しており、
    　前記第２端子は、前記第３側面から突出している、請求項１２に記載の半導体装置。
  14. 　前記第１半導体素子には、複数の抵抗素子を含む降圧回路が構成されている、請求項２ないし１３のいずれかに記載の半導体装置。
  15. 　オペアンプを含む第２半導体素子と、
    　前記第２半導体素子に導通する複数の第３端子と、をさらに備え、
    　前記第２半導体素子は、前記第１半導体素子に導通しており、
    　前記複数の第３端子の各々の一部と、前記第２半導体素子は、前記封止樹脂に覆われており、
    　前記複数の第３端子は、前記第２方向において前記ダイパッドを基準として前記第１側面とは反対側に位置する、請求項１４に記載の半導体装置。
  16. 　前記第２半導体素子は、前記ダイパッドに搭載されている、請求項１５に記載の半導体装置。
  17. 　前記第１方向において互いに離れて位置し、かつ前記ダイパッドを支持する２つの第４端子をさらに備え、
    　前記２つの第４端子の各々の一部は、前記封止樹脂に覆われており、
    　前記複数の第３端子は、前記第１方向において前記２つの第４端子の間に位置する、請求項１５または１６に記載の半導体装置。
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* Cited by examiner, † Cited by third party
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JP2016136608A (ja) * 2015-01-16 2016-07-28 新日本無線株式会社 半導体装置

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