JP4144591B2 - 半導体装置 - Google Patents

Description

本発明は、パワー素子と電流検出用の抵抗とを有する半導体装置に関する。

パワーＭＯＳＦＥＴなどのパワー素子からソレノイドなどの負荷に流れる電流は、通常シャント抵抗を用いて検出される。図６は、従来のＩＣチップの素子配置およびＩＣチップとリードフレームの端子との接続態様を示している。また、図７は、当該ＩＣチップに搭載された回路と外部に接続される回路の電気的構成を示している。

ＩＣチップ１には、パワーＭＯＳＦＥＴ２と制御回路３とが形成されており、ＭＯＳＦＥＴ２のドレインに対応したパッド４とソースに対応したパッド５は、それぞれボンディングワイヤ６を介して端子７、８に接続されている。また、ＩＣチップ１には、制御回路３の入力端子に対応してパッド９、１０が形成されており、それぞれボンディングワイヤ６を介して端子１１、１２に接続されている。

このＩＣをハイサイドスイッチとして用いる場合、図７に示すように端子７、８、１２とグランドとの間にそれぞれ電源１３、還流ダイオード１４、ソレノイド１５を接続するとともに、端子８と１１とを接続し、端子１１と１２との間にシャント抵抗１６を接続する。なお、シャント抵抗が内蔵されたＩＣに係る先行技術文献については、先行技術調査により以下の特許文献１をはじめ複数発見されたが、本願発明に直接関連するものは発見されなかった。
特開２００３−２０３８０５号公報

上述した従来のＩＣでは、シャント抵抗１６をＩＣチップ１とは別に設ける必要があり、ＩＣのパッケージサイズの増大、コストの増加などの問題があった。
本発明は上記事情に鑑みてなされたもので、その目的は、電流検出用の抵抗が形成されたＩＣチップを有する半導体装置を提供することにある。

請求項１に記載した手段によれば、同一の半導体基板にパワーＭＯＳＦＥＴやパワートランジスタ等のパワー素子、当該パワー素子の主端子（ソース、ドレイン、エミッタ、コレクタ等）に接続される電流検出用の抵抗およびパワー素子を制御する制御回路を形成する。モノリシックＩＣとすることにより、抵抗（シャント抵抗）をＩＣチップとは別に設ける必要がない。

この構成を採用するには、パワー素子および抵抗に流れる電流に偏りが生じない配置とする必要がある。そこで、本手段では、抵抗を、その電流通過方向に沿った辺がパワー素子のパッド列に直交する向きとなるようにパワー素子に隣接して形成している。この配置によれば、パワー素子から抵抗に流れ込む電流の実効的な電流経路を狭めることがなく、パワー素子および抵抗での電流集中（電流の偏り）を低減することができるので、発熱の増加を抑えられるとともに高い電流検出精度を確保できる。

請求項２に記載した手段によれば、抵抗は、パワー素子の主端子のパッド列長に等しい幅を有し、当該抵抗の一端とパッド列とがその全幅において隣接するように形成されているので、パワー素子から抵抗に流れる電流は、パワー素子内部および抵抗内を均一に流れる。従って、一層発熱の増加を抑えられるとともに高い電流検出精度を確保できる。

請求項３に記載した手段によれば、列状に形成されたパッドのうち等間隔に選択された複数のパッドと半導体チップの外部との間で配線がなされているので、半導体チップ外からパワー素子に流れ込む電流、半導体チップ外から抵抗に流れ込む電流はそれぞれパワー素子、抵抗に均等に流れ、パワー素子のスイッチング状態にかかわらずパワー素子および抵抗での電流の偏りを防止することができる。

請求項４に記載した手段によれば、抵抗は、その幅の中心線とパワー素子のパッド列の中央位置とが一致するように形成されているので、同じパッド列長と抵抗幅の条件の下では、パワー素子から抵抗に流れ込む電流の実効的な電流経路が最も広くなり、且つ、抵抗の幅方向について電流が対称的に流れる。従って、抵抗での発熱の増加を抑えられるとともに高い電流検出精度を確保できる。

請求項５に記載した手段によれば、請求項１または４に記載した構成に加え、パワー素子の列状に形成された主端子のパッドのうち抵抗と隣接する位置に形成されたパッドと半導体チップの外部との間で配線がなされているので、半導体チップ外から抵抗に流れ込む電流が抵抗に均等に流れ、パワー素子のスイッチング状態にかかわらず抵抗での電流の偏りを防止することができる。なお、本手段によれば、半導体チップ外からパワー素子に流れ込む電流もパワー素子に均等に流れ易くなる。

請求項６に記載した手段によれば、抵抗から制御回路への引き出し用配線の少なくとも一方の途中に一対のパッドが設けられ、そのパッド同士は電気的に絶縁されている。この構成によれば、半導体基板単体の状態において制御回路から抵抗が切り離されているため、半導体チップの検査工程において制御回路の入力段の検査（例えばオペアンプのオフセット電圧等の検査）を容易に実施することができる。また、半導体装置の組立工程において第１のパッドと第２のパッドとを同一の端子に接続することにより、制御回路と抵抗とが接続される。

（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、ＩＣチップの素子配置およびＩＣチップとリードフレームの端子との接続態様を示しており、図２は、当該ＩＣチップに搭載された回路と外部に接続される回路の電気的構成を示している。これら図１、図２において、従来技術を示す図６、図７と同一部分には同一符号を付して示している。

ＩＣ２１（半導体装置に相当）は、ＩＣチップ２２（半導体チップに相当）をリードフレームに固定し、ＩＣチップ２２に形成された各パッドとリードフレームの端子７、８、１１、１２とをそれぞれボンディングワイヤ６で接続することにより組み立てられている。このＩＣ２１は、例えば車両のＥＣＵ(Electronic Control Unit) に搭載され、ハイサイドスイッチとして動作して負荷であるソレノイド１５に流れる電流を制御する。

ＩＣチップ２２には、Ｎチャネル型パワーＭＯＳＦＥＴ２（パワー素子に相当）、当該ＭＯＳＦＥＴ２を制御する制御回路３、アルミシャント抵抗２３（電流検出用の抵抗に相当）および図示しないその他の制御回路が形成されている。ＭＯＳＦＥＴ２には、ダイオード２ａが形成されている。ＭＯＳＦＥＴ２のドレイン（主端子）に対応した複数のパッド４とソース（主端子）に対応した複数のパッド５は、それぞれＭＯＳＦＥＴ２の素子形成領域の対向する辺部に沿って一列に形成されている。

シャント抵抗２３は、その電流通過方向に沿った辺（図１では長辺）が上記ＭＯＳＦＥＴ２の一列に並んだパッド５（以下、パッド列と称す）に直交する向きとなるようにＭＯＳＦＥＴ２に隣接して形成されている。シャント抵抗２３の下には他の素子が形成されていないので、正確な抵抗値を持つシャント抵抗２３を作ることができる。

また、シャント抵抗２３を搭載することによりＩＣチップ２２の隅部（図１ではＩＣチップ２２の左下隅部）に無駄なスペースが生じないように、シャント抵抗２３をＩＣチップ２２の左辺に沿って配置している。その結果、シャント抵抗２３は、上記パッド列の中央ではなく左端側に寄って配置されることになる。シャント抵抗２３の一端はＭＯＳＦＥＴ２のソースと電気的に接続され、他端にはパッド２４が形成されている。パッド２４は、ボンディングワイヤ６を介して端子１２に接続されている。

シャント抵抗２３からは、その電流通過方向に所定間隔を隔てた電圧取り出し位置からビア２５、２６を介して配線２７、２８（引き出し用配線に相当）が引き出されている。配線２７、２８は、シャント抵抗２３と制御回路３とを繋ぐもので、このうち配線２８は、直接制御回路３に至るように形成されている。一方、配線２７は、シャント抵抗２３から第１のパッド２９に至る第１の配線２７ａと、第１のパッド２９に近接して形成された第２のパッド３０から制御回路３に至る第２の配線２７ｂとから構成されている。パッド２９、３０は、それぞれボンディングワイヤ６を介して共通の端子１１に接続されている。

制御回路３の入力段は、オペアンプ３１を用いた差動増幅回路であって、配線２７（２７ｂ）は抵抗３２を介してオペアンプ３１の非反転入力端子に接続され、配線２８は抵抗３３を介してオペアンプ３１の反転入力端子に接続されている。オペアンプ３１の反転入力端子と出力端子との間には抵抗３４が接続されている。

ＭＯＳＦＥＴ２のソースのパッド５のうちシャント抵抗２３と相対する位置（パッド列の左端側）に形成された３つのパッド５は、それぞれボンディングワイヤ６を介して端子８に接続されている。一方、ＭＯＳＦＥＴ２のドレインのパッド４のうち、ほぼ中央から右端にかけて等間隔に選択された３つのパッド４は、それぞれボンディングワイヤ６を介して端子７に接続されている。換言すれば、ＭＯＳＦＥＴ２の素子形成領域のほぼ対角付近に位置するパッド４とパッド５に対し、ボンディングワイヤ６が打たれている。

ＩＣ２１を用いる場合、端子７、８、１２とグランドとの間にそれぞれ電源１３、還流ダイオード１４、ソレノイド１５が外付けされる。従来構成とは異なり、外付けのシャント抵抗は不要である。また、端子１１は、ＩＣ２１の組み立て工程においてパッド２９と３０とを接続するために用いられ、ＩＣ２１を実際に使用する際には通常用いられない。ただし、端子１１の電位は端子８の電位と等しいため、端子１１を電圧検出端子として用いることは可能である。

図３は、シャント抵抗２３と配線２７、２８との接続部を示すＩＣチップ２２の縦断面図である。保護膜は省略している。例えば配線層が３層のアルミ配線からなる場合、（ａ）は、配線２７、２８が第２層目のアルミ配線（第２アルミ配線）で形成され、シャント抵抗２３が第３層目のアルミ配線（第３アルミ配線）により形成された場合を示している。（ｂ）は、シャント抵抗２３が第２層目のアルミ配線（第２アルミ配線）により形成され、配線２７、２８が第３層目のアルミ配線（第３アルミ配線）で形成された場合を示している。

図３（ａ）に示す場合、シリコン基板３５（半導体基板に相当）の上に層間膜３６が形成され、その上にアルミ配線２７、２８がパターニングにより形成され、さらに層間膜３７が形成されている。その上にはスパッタによりアルミシャント抵抗２３が形成されている。アルミ配線２７、２８とアルミシャント抵抗２３とは、それぞれビア２５、２６により接続されている。一方、図３（ｂ）に示す場合、シリコン基板３５の上に層間膜３６が形成され、その上にはスパッタによりアルミシャント抵抗２３が形成されている。その上には、層間膜３７が形成され、さらにパターニングによりアルミ配線２７、２８が形成されている。アルミシャント抵抗２３とアルミ配線２７、２８とは、それぞれビア２５、２６により接続されている。

次に、ＩＣ２１の作用および効果について説明する。
図２において、ＩＣ２１をハイサイドスイッチとして用いる場合、制御回路３は、図示しないチャージポンプ回路の出力電圧を用いて、ＭＯＳＦＥＴ２のゲートに駆動電圧を与える。ＭＯＳＦＥＴ２がオンすると、電源１３から端子７、ＭＯＳＦＥＴ２、シャント抵抗２３、端子１２、ソレノイド１５の経路で主回路電流が流れ、ＭＯＳＦＥＴ２がオフすると、還流ダイオード１４、端子８、シャント抵抗２３、端子１２、ソレノイド１５の経路で還流電流が流れる。制御回路３は、シャント抵抗２３から配線２７、２８によって取り出される電圧に基づいて、ソレノイド１５に流れる電流を制御する。

さらに電流の流れを詳しく見ると、ＭＯＳＦＥＴ２がオンしている期間、ＭＯＳＦＥＴ２には、パッド４から流れ込んだ電流が素子全体に分散して対角方向に流れ、シャント抵抗２３へと流れ込む。つまり、シャント抵抗２３と相対する位置にあるパッド５に対しＭＯＳＦＥＴ２の素子形成領域をほぼ対角に隔てた位置にあるパッド４にボンディングすることにより、素子内部での実効的な電流経路が広くなり電流の均一化が図られる。

そして、シャント抵抗２３は、その電流通過方向に沿った辺がＭＯＳＦＥＴ２のパッド列に直角となるように形成されているので、ＭＯＳＦＥＴ２からシャント抵抗２３に流れ込む電流の実効的な電流経路が制限されることがなく、ＭＯＳＦＥＴ２とシャント抵抗２３との接続部付近における電流集中（電流の偏り）を防止することができ、電流がシャント抵抗２３の幅方向に均一に広がって流れる。これにより、発熱の増加が抑えられ、高い電流検出精度を確保できる。

また、シャント抵抗２３と相対する位置に形成されたパッド５と端子８とが接続されているので、ＭＯＳＦＥＴ２がオフしている期間、シャント抵抗２３にはパッド５から流れ込んだ還流電流が幅方向に均等に分散して流れる。従って、還流期間においても、シャント抵抗２３での発熱の増加を抑えられ且つ高い電流検出精度を確保できる。

さらに、ＩＣチップ２２においてシャント抵抗２３から制御回路３への引き出し用の配線２７の途中に一対のパッド２９、３０が設けられており、当該パッド２９と３０は、組立工程において端子１１を介して接続されるようになっている。ＩＣチップ２２単体の検査工程においてオペアンプ３１の検査を行う場合、オペアンプ３１の入力端子からシャント抵抗２３が切り離された状態となるため、検査を容易に実施することができる。また、配線２７、２８はセンシング用の配線であるため電流は殆ど流れない。このため、パッド２９と３０とをボンディングワイヤ６を用いて接続しても検出精度の低下は生じない。

（第２の実施形態）
図４は、本発明の第２の実施形態におけるＩＣチップの素子配置を示している。
ＩＣチップ３８（半導体チップに相当）は、第１の実施形態で説明したＩＣチップ２２に対しシャント抵抗２３の配置が異なっている。すなわち、シャント抵抗２３は、その幅の中心線とＭＯＳＦＥＴ２のパッド列の中央位置とが一致するように形成されている。

このような配置とすることにより、ＭＯＳＦＥＴ２がオンしている期間、ＭＯＳＦＥＴ２内部での実効的な電流経路が広くなり、パッド４から流れ込んだ電流が素子全体に分散して均一に流れ易くなる。また、ＭＯＳＦＥＴ２とシャント抵抗２３との接続部付近における電流集中（電流の偏り）をより一層低減することができる。これにより、発熱の増加を抑えられるとともに高い電流検出精度を確保できる。

なお、ＩＣチップ３８のパッド２４、２９、３０とリードフレームの端子との間で配線を行うと、配線の相互干渉により図４に示す左下隅部Ａに別のパッド（ひいては別の回路）を設けることが難しくなる。従って、左下隅部Ａにも回路を形成して有効に利用するためには、パッドと端子との間の配線方向が基板に対し垂直方向となるＣＳＰ（Chip Scale Package）を用いることが好ましい。

（第３の実施形態）
図５は、本発明の第２の実施形態におけるＩＣチップの素子配置を示している。
ＩＣチップ３９（半導体チップに相当）において、シャント抵抗４０は、ＭＯＳＦＥＴ２のパッド列長に等しい幅を有し、当該シャント抵抗４０とパッド列とがその全幅において相対するように形成されている。このような配置によれば、ＭＯＳＦＥＴ２からシャント抵抗４０に流れ込む電流およびパッド５からシャント抵抗４０に流れ込む還流電流は、ＭＯＳＦＥＴ２の内部およびシャント抵抗４０の内部を均一に流れる。従って、より一層発熱の増加を抑えられるとともに高い電流検出精度を確保できる。

（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
シャント抵抗２３、４０は、その電流通過方向に沿った辺がＭＯＳＦＥＴ２のパッド列に直交する向きとなることが最も好ましい配置であるが、正確に直交する向きでなくても上述した効果を得ることができる。

配線２８についても、配線２７と同様に一対のパッドを介した絶縁部を設けてもよい。また、パッド２９と３０は、必ずしも近接して設けなくてもよい。
シャント抵抗２３、４０と配線２７、２８とを接続するビア２５、２６は、それぞれ複数設けてもよい。
シャント抵抗２３、４０は、アルミニウムに限らず他の金属材料や半導体材料を用いて構成してもよい。

本発明の第１の実施形態に係るＩＣチップの素子配置およびＩＣチップとリードフレームの端子との接続態様を示す図 ＩＣチップの搭載回路と外部に接続される回路の電気的構成を示す図 シャント抵抗と引き出し用配線との接続部を示すＩＣチップの縦断面図 本発明の第２の実施形態に係るＩＣチップの素子配置を示す図 本発明の第３の実施形態を示す図４相当図 従来技術を示す図１相当図 図２相当図

符号の説明

２はパワーＭＯＳＦＥＴ（パワー素子）、３は制御回路、４、５はパッド、２１はＩＣ（半導体装置）、２２、３８、３９はＩＣチップ（半導体チップ）、２３、４０は抵抗、２７、２８は配線（引き出し用配線）、２７ａ、２７ｂは配線（第１、第２の配線）、２９、３０はパッド（第１、第２のパッド）、３５はシリコン基板（半導体基板）である。

Claims (6)

1. 同一の半導体基板にパワー素子、当該パワー素子の主端子に接続される電流検出用の抵抗および前記パワー素子を制御する制御回路が形成された半導体チップを備え、
   前記パワー素子の主端子のパッドは、当該パワー素子の素子形成領域の辺部に沿って列状に形成されており、
   前記抵抗は、その電流通過方向に沿った辺が前記パワー素子のパッド列に直交する向きとなるように前記パワー素子に隣接して形成されていることを特徴とする半導体装置。
2. 前記抵抗は、前記パワー素子の主端子のパッド列長に等しい幅を有し、当該抵抗の一端と前記パッド列とがその全幅において隣接するように形成されていることを特徴とする請求項１記載の半導体装置。
3. 前記列状に形成されたパッドのうち等間隔に選択された複数のパッドと前記半導体チップの外部との間で配線がなされていることを特徴とする請求項２記載の半導体装置。
4. 前記抵抗は、その幅の中心線と前記パワー素子のパッド列の中央位置とが一致するように形成されていることを特徴とする請求項１記載の半導体装置。
5. 前記パワー素子の列状に形成された主端子のパッドのうち前記抵抗と隣接する位置に形成されたパッドと前記半導体チップの外部との間で配線がなされていることを特徴とする請求項１または４記載の半導体装置。
6. 前記抵抗においてその電流通過方向に所定間隔を隔てた位置から前記制御回路に至る一対の引き出し用配線が形成され、
   その引き出し用配線の少なくとも一方は、前記抵抗から第１のパッドに至る第１の配線と、前記第１のパッドと絶縁された第２のパッドから前記制御回路に至る第２の配線とから構成されていることを特徴とする請求項１ないし５の何れかに記載の半導体装置。

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