JP6957892B2 - 半導体装置およびその特性評価方法 - Google Patents

Description

本発明は、例えば負荷をスイッチング駆動する主回路と共に負荷の動作状態を検出するオペアンプを搭載した半導体装置およびその特性評価方法に関する。

自動車に搭載された電力機器等の負荷ＲＬを駆動する半導体装置１として、例えば図５に示すようにＭＯＳ-ＦＥＴ等のパワー半導体素子２を出力段に備え、マイクロコンピュータ等の制御回路（上位機器）ＣＯＮＴから与えられる制御信号に従ってパワー半導体素子２をスイッチング駆動する電流出力回路３を備えて集積回路化されたデバイスが知られている。パワー半導体素子２および電流出力回路３は、半導体装置１の主回路Ｍを構成するもので、負荷ＲＬに一定の駆動電流を供給する役割を担う。また近年では、更に上述した主回路と共に、負荷ＲＬの出力（負荷電流）を検出して制御回路ＣＯＮＴに対するフィードバック信号を生成するオペアンプＯＰを同時集積して１チップ化した、いわゆるＩＰＳ（Intelligent Power Switch）と称される半導体装置１も開発されている。

ちなみにオペアンプＯＰは、負荷ＲＬに直列接続されたシャント抵抗ＳＲの両端間に生じる電圧を正端子（非反転入力端子）ＩＮ＋と負端子（反転入力端子）ＩＮ−との間に入力して負荷ＲＬに流れる電流を検出する。そしてオペアンプＯＰは、正端子ＩＮ＋と負端子ＩＮ−との間に加わる電圧を差動増幅して出力することで、その出力端子ＡＭＰに制御回路ＣＯＮＴに対するフィードバック信号を生成する。前述した制御回路ＣＯＮＴは、オペアンプＯＰの出力端子ＡＭＰに得られるフィードバック信号（出力電圧ＶＡＭＰ）に従って、例えば電流出力回路３に与える制御信号のデューティを変化させることで負荷ＲＬの駆動電流を一定化制御する役割を担う。

ここでこの種の半導体装置１に組み込まれるオペアンプＯＰは、概略的には、例えば図６に示すように正端子ＩＮ＋と負端子ＩＮ−との間に加わる電圧差を増幅する一対のＭＯＳ-ＦＥＴ（Ｍ２,Ｍ３）からなる入力差動回路（ＭＯＳ差動対）１１を備える。またオペアンプＯＰは、対をなすＭＯＳ-ＦＥＴ（Ｍ９,Ｍ１０,Ｍ１１,Ｍ１２）を主体とする入力折り返し型のカスコード増幅回路１２を備える。このカスコード増幅回路１２は、上述した入力差動回路（ＭＯＳ差動対）１１に並列接続され、オペアンプＯＰの増幅利得（ゲイン）を高める役割を担う。更にオペアンプＯＰは、出力抵抗を高めてカスコード増幅回路１２に得られた電圧を出力端子ＡＭＰから出力する為の、ＭＯＳ-ＦＥＴ（Ｍ１６,Ｍ１７,Ｍ１８）からなる出力回路１３を備えて構成される。このように構成されたオペアンプＯＰについては、例えば特許文献１等に詳しく紹介される通りである。

またこの種のオペアンプＯＰには、特許文献１に詳しく紹介されるようにオフセット電圧を調整する為の、例えばＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）からなるトリミング回路１４が組み込まれる（図６を参照）。このトリミング回路１４は、基本的には対をなして設けられたＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）にそれぞれ流れる電流を調整（トリミング）することで、入力差動回路（ＭＯＳ差動対）１１を構成する一対のＭＯＳ-ＦＥＴ（Ｍ２,Ｍ３）間での電流アンバランスを補正する役割を担う。このトリミング回路１４におけるＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）のトリミング調整により、入力差動回路（ＭＯＳ差動対）１１におけるオフセット電圧、ひいては出力端子ＡＭＰに生じるオフセット電圧（出力電圧ＶＡＭＰ）が調整（最小化）される。

尚、トリミング回路１４を構成するＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）のそれぞれは、一般的には並列に設けられて選択的にオン・オフされる複数のＭＯＳ-ＦＥＴからなる。これらの並列に設けられたＭＯＳ-ＦＥＴの選択的なオン・オフにより、トリミング回路１４を構成するＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）にそれぞれ流れる電流が調整される。ちなみにトリミング回路１４におけるトリミングは、例えばＭＯＳ-ＦＥＴ（Ｍ１３）に流れる電流を増やすことでオフセット電圧を高くする＋トリミングが実施され、逆にＭＯＳ-ＦＥＴ（Ｍ１４）に流れる電流を増やすことでオフセット電圧を低くする−トリミングが実施される。このトリミング回路１４の具体的な構成例およびトリミング回路１４によるオフセット電圧（出力電圧ＶＡＭＰ）の調整については、前述した特許文献１に詳しく説明される通りである。

ここでトリミング回路１４によるオフセット電圧の調整について簡単に説明すると、正端子ＩＮ＋と負端子ＩＮ−との間に加わる電圧がゼロ（零）であるときのオペアンプＯＰの出力電圧ＶＡＭＰ（オフセット電圧）は、理想的にはゼロ（零）である。しかし一般的には出力電圧ＶＡＭＰは、オペアンプＯＰの製造上のバラつき等に起因する素子固有の値を有し、しかも出力電圧ＶＡＭＰは素子の温度Ｔｊに応じて変化する。ちなみに出力電圧ＶＡＭＰの温度特性ａが、例えば図７(ａ)に示すように上限値Ｈｉと下限値Ｌｏとにより規定される出力特性の仕様の範囲内に収まる場合には、トリミング回路１４によるオペアンプＯＰのトリミングは実施されない。

しかし、例えば図７(ｂ)に示すように出力電圧ＶＡＭＰの温度特性ｂが下限値Ｌｏを下回る場合には、出力電圧ＶＡＭＰ（オフセット電圧）が出力特性の仕様の範囲に収まるように＋トリミングが実施される。この＋トリミングは、図６におけるＭＯＳ-ＦＥＴ（Ｍ１３）をトリミングし、これによってＭＯＳ-ＦＥＴ（Ｍ１３）に流れる電流を増加させることにより行われる。この＋トリミングは、概念的には図６に示すようにＭＯＳ-ＦＥＴ（Ｍ１３）に新たな電流源（Ｍ１３ａ）を並列に接続することによって実施される。

具体的にはＭＯＳ-ＦＥＴ（Ｍ１３）をトリミングすると、これに伴って該ＭＯＳ-ＦＥＴ（Ｍ３）に流れる電流が増加し、カスコード増幅回路１２におけるＭＯＳ-ＦＥＴ（Ｍ１１）のドレインであるノードＡの電圧が下がる。するとノードＡの電圧低下に伴って出力回路１３におけるＭＯＳ-ＦＥＴ（Ｍ１６）のドレインであるノードＣの電圧が上昇する。この結果、オペアンプＯＰの出力電圧ＶＡＭＰが高くなり、例えば図７(ｂ)に温度特性ｂｔとして示すように出力電圧ＶＡＭＰ（オフセット電圧）が仕様の範囲内に収まるように高く調整される。

またこのような＋トリミング調整を施した場合、常温時に比較して高温時においてＭＯＳ-ＦＥＴ（Ｍ１１）に流れる電流が増加するのでノードＡの電圧が低くなり、またこれに伴ってノードＣの電圧が更に高くなる。この結果、＋トリミング調整後の出力電圧ＶＡＭＰの温度特性ｂｔは、いわゆる正の温度依存性を持つようになる。換言すれば＋トリミングを施す前には負の温度依存性を示したオペアンプＯＰの温度特性ｂが、＋トリミングの実施により正の温度依存性を有する温度特性ｂｔとなる。

一方、例えば図７(ｃ)に示すように出力電圧ＶＡＭＰの温度特性ｂが上限値Ｈｉを上回る場合には、出力電圧ＶＡＭＰ（オフセット電圧）が仕様の範囲に収まるように、−トリミングが実施される。この−トリミングは、図６に示すＭＯＳ-ＦＥＴ（Ｍ１４）をトリミングし、ＭＯＳ-ＦＥＴ（Ｍ１４）に流れる電流を増加させることにより行われる。この−トリミングは、概念的には図６に示すようにＭＯＳ-ＦＥＴ（Ｍ１４）に新たな電流源（Ｍ１４ａ）を並列に接続することによって実施される。

具体的にはＭＯＳ-ＦＥＴ（Ｍ１４）をトリミングすることでＭＯＳ-ＦＥＴ（Ｍ２）に流れる電流が増加する。するとＭＯＳ-ＦＥＴ（Ｍ８,Ｍ１０）のドレイン・ソース間電圧の上昇を伴ってカスコード増幅回路１２におけるＭＯＳ-ＦＥＴ（Ｍ１２）のドレインであるノードＢの電圧が下がる。またこれに相反してカスコード増幅回路１２におけるＭＯＳ-ＦＥＴ（Ｍ１１）のドレインであるノードＡの電圧が上がる。この結果、出力回路１３におけるＭＯＳ-ＦＥＴ（Ｍ１６）のドレインであるノードＣの電圧が下がり、オペアンプＯＰの出力電圧ＶＡＭＰは、図７(ｃ)に温度特性ｃｔとして示すように低く設定される。

ちなみにこのような−トリミング調整を施した場合、常温時に比較して高温時におけるノードＢの電圧が更に低くなる。しかしこの際、―トリミングに伴うＭＯＳ-ＦＥＴ（Ｍ７,Ｍ９）のドレイン・ソース間の電圧上昇とＭＯＳ-ＦＥＴ（Ｍ１３）のドレイン・ソース間の電圧上昇とによってノードＡの電圧の低下が相殺される。この結果、−トリミング調整後の出力電圧ＶＡＭＰの温度特性ｃｔは、−トリミング調整前の温度特性ｃよりも温度変化の少ない略フラットな特性となる。尚、このようなオペアンプＯＰのトリミング調整は、専ら、所定の大きさのウェハ上に上述した構成の複数の半導体装置１を生成した段階で実施される。

特開２０１４−２０４２９１号公報

ところで上述したオペアンプＯＰに対するトリミング調整を施した複数の半導体装置１をウェハから個々に切り出して、いわゆる１チップのオペアンプ搭載ＩＰＳを製作した場合には、個々の半導体装置（オペアンプ搭載ＩＰＳ）１毎に、該半導体装置１に組み込まれたオペアンプＯＰのオフセット電圧が所定の仕様を満たしているか否かの最終検査が行われる。しかしこの最終的な出荷検査に際しては、一般的には前述したオペアンプＯＰをトリミングしたか、更には＋トリミングを施したか、或いは−トリミングを施したかのトリミング状態が不明である。

これ故、オペアンプＯＰの出力電圧ＶＡＭＰは、例えば図７(ｄ)に示すように温度特性ａ,ｂｔ,ｃｔのいずれかを有するが、その実体は不明である。従ってオペアンプＯＰの出力特性を検査するには、所定の温度範囲の全てにおいてオペアンプＯＰの出力電圧ＶＡＭＰ（オフセット電圧）が上限値Ｈｉと下限値Ｌｏとにより規定される範囲内に収まるか否かを計測することが必要となる。

故に、オペアンプＯＰの最終的な特性検査に際しては、半導体装置（オペアンプ搭載ＩＰＳ）１に対して所定の温度範囲の全体に亘る測定温度環境を設定する為の、例えば−５０℃〜１７５℃に亘る設定温度幅の広い恒温槽が必要となる。更には図７(ｂ)に示したように出力電圧ＶＡＭＰの温度特性が不明なので、高精度な電圧測定器を用いて所定の温度範囲に亘ってオペアンプＯＰの出力電圧ＶＡＭＰを計測することが必要となる。従ってオペアンプＯＰの最終的な出力特性の検査に多大な手間と時間が掛かることが否めない。

本発明はこのような事情を考慮してなされたもので、その目的は、制御回路から与えられた制御信号に従って負荷を駆動する主回路と、負荷の出力を検出して制御回路に対するフィードバック信号を生成するオペアンプとを備えて構成される半導体装置において、オペアンプのオフセット電圧を調整するトリミング回路によるトリミングの状態を外部から容易に判定することを可能とし、その判定結果に応じてオペアンプの出力特性を効率的に検査することを可能とする半導体装置およびその特性評価方法を提供することにある。

上述した目的を達成するべく本発明に係る半導体装置は、
制御回路から与えられた制御信号に従って負荷を駆動する主回路と、
前記負荷の出力を検出して前記制御回路に対するフィードバック信号を生成するオペアンプと、
このオペアンプに組み込まれて前記フィードバック信号のオフセット電圧を調整するトリミング回路と、
前記主回路の入力段に設けられて、前記主回路の入力段のクランプ電圧を規定するダイオード群を備え、前記トリミング回路に対するトリミング結果に応じて前記ダイオード群を不可逆的に選択してクランプ電圧を変更するプリセット回路と
を具備し、
前記主回路の入力段に所定電圧を印加したときの前記主回路の入力段のクランプ電圧によりトリミング結果を判定することを特徴としている。
もしくは、
前記プリセット回路は、
前記主回路の入力段に設けられて前記制御信号に対するクランプ電圧を規定するツェナーダイオードと、
互いに異なる段数のダイオードをそれぞれ逆並列に接続した複数組のダイオード群と、
前記トリミング回路のトリミング結果に応じて前記複数組のダイオード群の中の１つを前記ツェナーダイオードに択一的に直列接続して前記クランプ電圧を変更する複数のポリフューズとからなることを特徴としている。

好ましくは前記主回路は、例えばパワー半導体素子を出力段に備え、前記制御信号に従って前記パワー半導体素子をスイッチング駆動して前記負荷に流れる電流を制御する電流出力回路からなる。また前記主回路および前記オペアンプは、同時集積回路化された１チップの素子として実現される。

ちなみに前記制御回路は、前記オペアンプから出力されるフィードバック信号に応じて前記制御信号のデューティを可変して前記負荷の出力を一定化する上位機器としての役割を担う。

具体的には前記複数のポリフューズは、前記複数組のダイオード群にそれぞれ直列接続して設けられ、前記トリミング回路のトリミング結果に応じて切断されて前記複数組のダイオード群の中の１つと前記ツェナーダイオードとの直列回路を択一的に形成して前記制御信号に対するクランプ電圧を変更する役割を担う。ここで前記プリセット回路により変更設定された前記クランプ電圧は、前記オペアンプのトリミング結果の判定に用いられ、半導体装置の特性を評価する際の検査規格の決定に用いられる。ちなみに前記ポリフューズの切断は、例えば外部から与えられて前記トリミング回路のトリミングに用いる信号を利用し、トリミングなし、オフセット電圧を高くする＋トリミング、オフセット電圧を低くする−トリミングのいずれかに応じてポリフューズを選択的に溶断するようにすれば良い。

また本発明に係る半導体装置は、上述した構成に加えて更に、対をなすサージ保護用ダイオードを極性を逆向きにして直列接続して構成された保護回路を前記プリセット回路に並列接続して構成される。この保護回路は、サージ等の印加によって複数のポリフューズの全てが不本意に溶断された場合であっても、その後に加わるサージ等から半導体装置の主回路等を保護する役割を担う。ちなみに前記対をなすサージ保護用ダイオードは、前記プリセット回路における最大順方向降下電圧よりも大きい耐圧を有する一対のツェナーダイオードからなる。

また本発明に係る半導体装置の特性評価方法は、上述した構成の半導体装置における前記オペアンプの所定の温度範囲に亘る出力特性を評価するに際し、
前記プリセット回路の出力から電気的に判定される前記トリミング回路のトリミング結果に応じて、複数の代表的な温度点において前記オペアンプから出力される前記フィードバック信号のオフセット電圧に対する上限値および下限値をそれぞれ設定することを特徴としている。

好ましくは前記オフセット電圧に対する上限値および下限値は、前記オペアンプの出力特性の温度依存性に応じて、予め定められた温度範囲での出力特性仕様を満たす検査規格として設定される。

本発明によれば、主回路とオペアンプとを備えた複数の半導体装置を形成したウェハにおいて各半導体装置のオペアンプをそれぞれトリミングして該オペアンプのオフセット電圧を調整した後、ウェハから切り出して１チップ化した状態の半導体装置において、各半導体装置におけるオペアンプのトリミング結果を前記プリセット回路の出力としてそれぞれ簡易に判定することができる。従って所定の温度範囲における前記オペアンプの電気的特性が予め設定された仕様を満たしているか否かの評価試験を行う上での評価規格を、トリミング結果に伴うオペアンプの温度特性の変化を考慮して、例えば予め定めた代表的な複数の温度点での評価規格として適切に設定することができる。この結果、個々の半導体装置におけるオペアンプの特性評価試験を簡易に実行することが可能となる。

特に本発明においては、前記プリセット回路は、例えば互いに異なる段数のダイオードをそれぞれ逆並列に接続した複数組のダイオード群の中の１つを、ポリフューズを介して主回路の入力段に設けられたツェナーダイオードに択一的に直列接続するように構成される。このような構成のプリセット回路によれば、主回路の機能を損なうことなく、オペアンプのトリミング結果に応じて前記ツェナーダイオードにより規定されるクランプ電圧を不可逆的に容易に変更することができる。

また更に対をなすサージ保護用ダイオードを極性を逆向きにして直列接続して構成されて前記プリセット回路に並列接続された保護回路を備えることで、サージ等によって前記プリセット回路におけるポリフューズの全てが溶断した場合であっても、その後のサージ等から半導体装置における前記主回路等を確実に保護することが可能となる。

故に本発明によれば前記プリセット回路から電気的に検出されるクランプ電圧から前記オペアンプに施されたトリミングの状態（トリミング結果）、具体的にはトリミングなし、＋トリミング、−トリミングを個々の半導体装置において外部から容易に識別することができる。従って上述した如く識別されたトリミング結果に応じて、前記オペアンプの出力特性のトリミングの有無に伴う温度依存性の変化を判定することが可能となる。故に前記オペアンプの動作特性が、予め定められた温度範囲において所定の仕様を満たすか否かを評価するに必要な検査規格を、トリミング結果に基づいて判定された温度依存性に応じて適切に設定することができる。従って、１チップ化された半導体装置におけるオペアンプに対する特性評価試験の効率化と容易化を図ることが可能となる。

本発明の一実施形態に係る半導体装置（オペアンプ搭載ＩＰＳ）の要部概略構成図。 図１に示す半導体装置におけるオペアンプの出力電圧特性の例を示す図。 本発明の別の実施形態に係る半導体装置（オペアンプ搭載ＩＰＳ）の要部概略構成図。 図３に示す半導体装置における保護回路の作用を説明するための図。 主回路およびオペアンプを備えた従来の半導体装置（オペアンプ搭載ＩＰＳ）の概略的な構成例を示す図。 図５に示す半導体装置に一体に組み込まれたオペアンプＯＰの概略構成を示す図。 オペアンプＯＰの出力電圧（オフセット電圧）と、トリミング調整に伴う出力電圧（オフセット電圧）の変化を模式的に示す図。

以下、図面を参照して本発明の一実施形態に係る半導体装置とその特性評価方法について説明する。

図１(ａ)は本発明の一実施形態に係る半導体装置（オペアンプ搭載ＩＰＳ）１の要部概略構成図であり、図５に示した従来装置と同一部分には同一符号を付して示してある。この半導体装置１が特徴とするところは、電流出力回路３の入力段、具体的には半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間に設けられたツェナーダイオード４を利用して、トリミング回路１４のトリミング結果を外部から電気的に確認可能なプリセット回路５を設けた点にある。ツェナーダイオード４は、基本的には制御回路ＣＯＮＴから与えられる制御信号を所定の耐圧電圧Ｖｚでクランプして電流出力回路３を保護する役割を担う。

具体的にはプリセット回路５は、例えば互いに異なる段数のダイオードＤをそれぞれ逆並列に接続した複数組、例えば３組のダイオード群６ａ,６ｂ,６ｃと、トリミング回路１４のトリミング結果に応じてダイオード群６ａ,６ｂ,６ｃの中の１つをツェナーダイオード４に択一的に直列接続するポリフューズ７ａ,７ｂ,７ｃとからなる。

ちなみに第１のダイオード群６ａは、２個のダイオードＤ１,Ｄ２を逆並列に接続して構成される。また第２のダイオード群６ｂは、それぞれ２段ずつ直列に接続したダイオードＤ３,Ｄ４の列とダイオードＤ５,Ｄ６の列とを逆並列に接続して構成される。更に第３のダイオード群６ｃは、それぞれ３段ずつ直列に接続したダイオードＤ７,Ｄ８,Ｄ９の列とダイオードＤ１０,Ｄ１１,Ｄ１２の列とを逆並列に接続して構成される。

ポリフューズ７ａ,７ｂ,７ｃは、これらの第１〜第３のダイオード群６ａ,６ｂ,６ｃを介してツェナーダイオード４にそれぞれ直列に接続され、図１(ｂ)に示すようにトリミング回路１４のトリミング結果に応じて選択的に切断される。ちなみにこれらのポリフューズ７ａ,７ｂ,７ｃの切断は、例えばポリフューズ７ａ,７ｂ,７ｃにそれぞれ接続された端子から選択的に所定の電流を強制的に流すことで、ポリフューズ７ａ,７ｂ,７ｃを溶断することで不可逆的に行われる。

尚、前述したトリミング回路１４を構成するＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４；図６を参照）をトリミングするトリミング制御信号を利用して、或いはトリミング制御信号によってトリミングされたＭＯＳ-ＦＥＴ（Ｍ１３,Ｍ１４）のトリミングの状態に従ってポリフューズ７ａ,７ｂ,７ｃを選択的に切断するようにしても良い。そしてポリフューズ７ａ,７ｂ,７ｃの選択的な切断により、ツェナーダイオード４に第１〜第３のダイオード群６ａ,６ｂ,６ｃの１つが択一的に接続されて制御信号に対するクランプ電圧、即ち、制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧が変更される。

具体的にはオペアンプＯＰに対するトリミングを行わなかった場合、つまりトリミングなしの場合にはポリフューズ７ｂ,７ｃが切断される。この結果、残されたポリフューズ７ａを介してツェナーダイオード４と第１のダイオード群６ａとの直列回路が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に介装される。そしてツェナーダイオード４と第１のダイオード群６ａとにより制御信号に対するクランプ電圧が設定される。この場合における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧は、ツェナーダイオード４の耐圧Ｖｚにダイオード１段分の耐圧Ｖｆを加えた［Ｖｚ＋Ｖｆ］となる。

またオペアンプＯＰに対して＋トリミングを施した場合には、ポリフューズ７ａ,７ｃが切断される。この結果、残されたポリフューズ７ｂを介してツェナーダイオード４と第２のダイオード群６ｂとの直列回路が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に介装される。そしてツェナーダイオード４と第２のダイオード群６ｂとにより制御信号に対するクランプ電圧が設定される。この場合における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧は、ツェナーダイオード４の耐圧Ｖｚにダイオード２段分の耐圧Ｖｆを加えた［Ｖｚ＋２Ｖｆ］となる。

これに対してオペアンプＯＰに対して−トリミングを施した場合には、ポリフューズ７ａ,７ｂが切断される。この結果、残されたポリフューズ７ｃを介してツェナーダイオード４と第３のダイオード群６ｃとの直列回路が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に介装される。そしてツェナーダイオード４と第３のダイオード群６ｃとにより制御信号に対するクランプ電圧が設定される。この場合における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧は、ツェナーダイオード４の耐圧Ｖｚにダイオード３段分の耐圧Ｖｆを加えた［Ｖｚ＋３Ｖｆ］となる。

ちなみにこのようにして変更設定される制御信号入力端子ＩＮと接地端子ＧＮＤとの間の耐圧については、制御信号入力端子ＩＮに所定の電圧を印加したときのクランプ電圧を計測することにより電気的に容易に判定することができる。しかもそのクランプ電圧は、トリミング回路１４のトリミング結果に応じて設定されたものであり、半導体装置１の機能を妨げることなしに計測可能である。

従ってウェハから切り出して１チップ化された個々の半導体装置（オペアンプ搭載ＩＰＳ）１の状態において、ウェハの状態においてオペアンプＯＰに施したトリミングの状態（トリミング結果）を容易に、且つ確実に判定することが可能となる。故に１チップ化された個々の半導体装置１毎に、そこに搭載されたオペアンプＯＰの特性評価試験を、上述した如く判定されるトリミング結果に従って簡易に実施することが可能となる。

即ち、本発明の係る半導体装置１によれば、ウェハの状態において半導体装置１のオペアンプＯＰに施したトリミングの状態を検出することができるので、検出したトリミング結果からオペアンプＯＰの出力特性がどのような温度特性を持っているかを判定することができる。

ちなみに半導体装置１のオペアンプＯＰは、トリミングなしの場合、＋トリミングを施した場合、そして−トリミングを施した場合に応じて、先に図７を参照して説明したように半導体装置１の素子特性に応じた固有の温度特性ａ,ｂｔ,ｃｔを持つ。従ってトリミング結果に応じて定まる温度特性ａ,ｂｔ,ｃｔをシフトすることで、その最大電圧と最小電圧とが所定の電圧範囲に収め得る条件を求めることが可能となる。そしてこの条件に基づいて複数の温度において出力電圧ＶＡＭＰの変化を許容し得る上限値Ｈｉと下限値Ｌｏとをそれぞれ規定することが可能となる。

従って、例えば常温（例えば２５℃）並びに高温（例えば１２５℃）からなる特定の温度でのオペアンプＯＰの出力電圧ＶＡＭＰ（オフセット電圧）を計測し、上述した如く設定された上限値Ｈｉと下限値Ｌｏとにより規定される電圧範囲に含まれるかを評価することで、オペアンプＯＰの出力特性が所定の仕様を満たしているか否かを容易に検査することが可能となる。

換言すれば、例えば２５℃および１２５℃においてそれぞれ計測される出力電圧ＶＡＭＰから、−５０℃〜１７５℃の温度範囲でのトリミング結果に応じた出力電圧ＶＡＭＰの変化の様子を推定することが可能となる。その上で２５℃および１２５℃でそれぞれ計測される出力電圧ＶＡＭＰが、上述した如く設定される当該温度での上限値Ｈｉと下限値Ｌｏとにより規定される電圧範囲に含まれるか否かをそれぞれ判定するだけで、設定温度幅の広い恒温槽を用いることなしに簡易に、且つ効率的にはオペアンプＯＰの最終的な特性評価検査を実施することができる。

特に素子特性の評価基準となる上限値Ｈｉおよび下限値Ｌｏについては、判定した温度特性を考慮することで、素子特性のバラつきや半導体装置１の組み立てに伴う特性シフトに伴う出力電圧ＶＡＭＰの変動を踏まえて、代表的な素子温度における上限値Ｈｉおよび下限値Ｌｏとしてそれぞれ適切に設定することができる。従ってトリミング結果から出力電圧ＶＡＭＰの温度特性が明らかなので、評価基準（上限値Ｈｉおよび下限値Ｌｏ）に余裕を持たせてオペアンプＯＰの出力特性を評価することができる。従ってその特性評価試験を簡易に歩留まり良く実施することが可能となる等の効果が奏せられる。

次に本発明に係る半導体装置の別の実施形態について図３を参照して説明する。図３は半導体装置（オペアンプ搭載ＩＰＳ）１０の要部概略構成図であり、基本的には図１に示した半導体装置１と同様に構成される。従って図１に示した半導体装置１と同一部分には同一符号を付して示してある。

この半導体装置１が特徴とするところは前述した半導体装置１が備える構成に加えて、更にプリセット回路５に対して並列に保護回路１５を設けた点にある。この保護回路１５は、対をなすサージ保護用ダイオード８ａ,８ｂを、その極性を逆向きにして直列接続して構成される。ちなみにサージ保護用ダイオード８ａ,８ｂは、プリセット回路５における最大順方向降下電圧よりも大きい耐圧を有する一対のツェナーダイオードからなる。

具体的には上述した構成の保護回路１５は、電流出力回路３の入力段である半導体装置１０の制御信号入力端子ＩＮと接地端子ＧＮＤとの間に設けられる。この保護回路１５は、例えば静電気放電(ＥＳＤ；Electro-Static discharge)に伴うサージを受けてプリセット回路５におけるポリフューズ７ａ,７ｂ,７ｃの全てが溶断した場合であっても、その後に加わるＥＳＤのサージから半導体装置１０の内部回路、具体的には電流出力回路３等の主回路を保護する役割を担う。

ここで半導体装置１,１０において、例えばオペアンプＯＰに対するトリミングが不要な場合、ポリフューズ７ａ,７ｂがそれぞれ溶断される。換言すればプリセット回路５においては、ポリフューズ７ｃを介する電流路だけが形成される。従ってこの状態において半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間で検出される電圧は、図４(ａ)に示すように正電圧印加時には［Ｖｚ＋Ｖｆ］となり、負電圧印加時には［２Ｖｆ］となる。尚、ここでは説明の徒な複雑化を避けるために、ツェナーダイオード４の耐圧電圧Ｖｚと、サージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂの耐圧電圧Ｖｚ'とが等しい［Ｖｚ＝Ｖｚ'］として説明する。

この状態において半導体装置１にＥＳＤによるサージが加わると、そのサージ電流がプリセット回路５におけるポリフューズ７ｃを介して流れるので、このサージ電流によってポリフューズ７ｃが溶断することがある。そしてポリフューズ７ｃが溶断した後、再度ＥＳＤによるサージが加わるとプリセット回路５自体がポリフューズ７ａ,７ｂ,７ｃの溶断よって回路遮断されているので、半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間にはＥＳＤによるサージがそのまま印加される。従って半導体装置１の内部回路である電流出力回路３等からなる主回路に対するサージ保護対策が損なわれることになる。

これに対して半導体装置１０において、前述したようにプリセット回路５に対して並列に、具体的にはその制御信号入力端子ＩＮと接地端子ＧＮＤとの間に、サージ保護用ダイオード８ａ,８ｂを極性を逆向きにして直列接続した保護回路１５が設けられている。従ってこの保護回路１５により、仮にＥＳＤによるサージによってプリセット回路５におけるポリフューズ７ａ,７ｂ,７ｃの全てが溶断された場合であっても、その後のＥＳＤによるサージから半導体装置１の電流出力回路３等からなる主回路を確実に保護することができる。

ちなみに保護回路１５を備えた半導体装置１０においては、半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間で検出される電圧は、図４(ｂ)に示すように正電圧印加時にはサージ保護用ダイオード（ツェナーダイオード）８ａによる電圧クランプにより［Ｖｚ'］となり、負電圧印加時には［２Ｖｆ］となる。そして負電圧印加時における制御信号入力端子ＩＮと接地端子ＧＮＤとの間の電圧から、そのトリミング結果を判定することが可能となる。

尚、このときブリセット回路５に加わる電圧は、保護回路１５のサージ保護用ダイオード８ａ,８ｂによりクランプされる。従って正電圧印加時には、保護回路１５によりクランプされた電圧が制御信号入力端子ＩＮと接地端子ＧＮＤとの間に生じる。この電圧は、本来、プリセット回路５に生じる電圧［Ｖｚ＋Ｖｆ］よりも低い電圧である。また負電圧印加時には保護回路１５によりクランプされた電圧よりも低く、プリセット回路５における降下電圧［２Ｖｆ］となる。従って制御信号入力端子ＩＮと接地端子ＧＮＤとの間に生じる電圧を計測することでトリミング結果を判定することが可能となる。

ところでこの状態において半導体装置１０にＥＳＤによるサージが加わると、そのサージ電流がプリセット回路５におけるポリフューズ７ｃを介して流れ、このサージ電流によってポリフューズ７ｃが溶断することがある。ちなみにポリフューズ７ｃが溶断した後にはプリセット回路５自体がポリフューズ７ａ,７ｂ,７ｃの溶断よって回路遮断されているので、半導体装置１の制御信号入力端子ＩＮと接地端子ＧＮＤとの間にはＥＳＤによるサージがそのまま印加される。従ってこの場合には、前述した半導体層１と同様に、単にブリセット回路５にはサージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂによりクランプされた電圧が印加されるだけである。尚、サージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂによりクランプされた電圧については、外部から電気的に計測することは困難である。

またこの場合、ＥＳＤによるサージの印加によりポリフューズ７ａ,７ｂ,７ｃの全てが溶断されるので、その後によりＥＳＤによるサージが加わった地合、プリセット回路５において上述したサージから半導体装置１の内部における主回路を保護することが困難となる。この点、半導体装置１０においては、プリセット回路５に対して保護回路１５が並列に設けられているので、この保護回路１５によりＥＳＤによるサージから半導体装置１０の内部回路である電流出力回路３等の主回路Ｍを確実に保護することができる。

具体的には図４(ｂ)に示すように、制御信号入力端子ＩＮと接地端子ＧＮＤとの間に加わる電圧を保護回路１５によりクランプすることが可能となるので、電流出力回路３等の半導体装置１１の内部回路を前述したＥＳＤ等に起因するサージから確実に保護することが可能となる。即ち、プリセット回路５に対して成就した構成の保護回路１５を並列に設けるだけで、サージに対する保護機能を保ちながら、オペアンプＯＰに対するトリミング結果を、外部から電気的に容易に確認することのできる簡易に構成の半導体装置１０を実現することが可能となる。

尚、本発明は上述した実施形態に限定されるものではない。ここではプリセット回路５におけるダイオード群６ａ,６ｂ,６ｃとして、１段のダイオード並びに直列接続した２段および３段のダイオードを用いたが、ダイオードの構成段数について特に限定されない。例えばトリミングなしにおいてはツェナーダイオード４だけでクランプ電圧を規定し、＋トリミングではツェナーダイオード４に２段のダイオードを直列に接続し、更に−トリミングにおいてはツェナーダイオード４に４段のダイオードを直列に接続してクランプ電圧を変更するようにしても良い。

また、例えば特開２０００−６８４５８号公報に開示されるような複数の抵抗と、これらの抵抗を個別に回路接続する複数のポリフューズとからなる固有情報設定回路をプリセット回路として半導体装置１に組み込み、該固有情報設定回路の出力からトリミング結果を検出し得るように構成することも可能である。更にオペアンプＯＰの具体的な構成や、トリミング回路１４の構成についても種々変形可能なことは言うまでもない。

更にはトリミングなし、＋トリミングおよび−トリミングの情報に加えて、トリミングの大きさを示す情報を出力可能なようにプリセット回路を構成することも可能である。この場合、例えばツェナーダイオードに択一的に接続されるダイオード群の数を増やし、プリセット電圧を更に多段階に変更可能なように構成すれば良い。またサージ保護用ダイオード（ツェナーダイオード）８ａ,８ｂの耐圧Ｖｚ'ついては、ツェナーダイオード４およびプリセット回路５において直列に接続されたダイオードＤ７,Ｄ８,Ｄ９の各順方向降下電圧よりも高く設定されたものであれば十分である。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施することができる。

Ｍ 主回路
ＯＰ オペアンプ
ＣＯＮＴ 制御回路
ＲＬ 負荷
ＳＲ シャント抵抗
１，１０ 半導体装置（オペアンプ搭載ＩＰＳ）
２ パワー半導体素子
３ 電圧出力回路
４ ツェナーダイオード
５ プリセット回路
６ａ,６ｂ,６ｃ ダイオード群
７ａ,７ｂ,７ｃ ポリフューズ
８ａ,８ｂ ツェナーダイオード
１１ 入力差動回路（ＭＯＳ差動対）
１２ カスコード増幅回路
１３ 出力回路
１４ トリミング回路
１５ 保護回路

Claims (11)

1. 制御回路から与えられた制御信号に従って負荷を駆動する主回路と、
   前記負荷の出力を検出して前記制御回路に対するフィードバック信号を生成するオペアンプと、
   このオペアンプに組み込まれて前記フィードバック信号のオフセット電圧を調整するトリミング回路と、
   前記主回路の入力段に設けられて、前記主回路の入力段のクランプ電圧を規定するダイオード群を備え、前記トリミング回路に対するトリミング結果に応じて前記ダイオード群を不可逆的に選択してクランプ電圧を変更するプリセット回路と
   を具備し、
   前記主回路の入力段に所定電圧を印加したときの前記主回路の入力段のクランプ電圧によりトリミング結果を判定することを特徴とする半導体装置。
2. 制御回路から与えられた制御信号に従って負荷を駆動する主回路と、
   前記負荷の出力を検出して前記制御回路に対するフィードバック信号を生成するオペアンプと、
   このオペアンプに組み込まれて前記フィードバック信号のオフセット電圧を調整するトリミング回路と、
   前記主回路の入力段に設けられて前記トリミング回路に対するトリミング結果に応じて不可逆的に設定されるプリセット回路と
   を具備し、
   前記プリセット回路は、
   前記主回路の入力段に設けられて前記制御信号に対するクランプ電圧を規定するツェナーダイオードと、
   互いに異なる段数のダイオードをそれぞれ逆並列に接続した複数組のダイオード群と、
   前記トリミング回路のトリミング結果に応じて前記複数組のダイオード群の中の１つを前記ツェナーダイオードに択一的に直列接続して前記クランプ電圧を変更する複数のポリフューズとからなることを特徴とする半導体装置。
3. 前記主回路は、パワー半導体素子を出力段に備え、前記制御信号に従って前記パワー半導体素子をスイッチング駆動して前記負荷に流れる電流を制御する電流出力回路である請求項１または２に記載の半導体装置。
4. 前記主回路および前記オペアンプは、同時集積回路化された１チップの素子からなる請求項１または２に記載の半導体装置。
5. 前記制御回路は、前記オペアンプから出力されるフィードバック信号に応じて前記制御信号のデューティを可変して前記負荷の出力を一定化する役割を担う請求項１または２に記載の半導体装置。
6. 前記複数のポリフューズは、前記複数組のダイオード群にそれぞれ直列接続して設けられ、前記トリミング回路のトリミング結果に応じて選択的に切断されるものである請求項２に記載の半導体装置。
7. 前記プリセット回路により変更設定された前記クランプ電圧は、前記トリミング回路による前記オペアンプのトリミング結果の判定に用いられるものである請求項２に記載の半導体装置。
8. 請求項１〜５のいずれかに記載の半導体装置において、
   更に対をなすサージ保護用ダイオードを極性を逆向きにして直列接続して構成され、前記プリセット回路に並列接続されて前記主回路をサージ電圧から保護する保護回路を備えることを特徴とする半導体装置。
9. 前記対をなすサージ保護用ダイオードは、前記プリセット回路における最大順方向降下電圧よりも大きい耐圧を有する一対のツェナーダイオードである請求項８に記載の半導体装置。
10. 請求項１〜５,８，９のいずれかに記載の半導体装置における前記オペアンプの所定の温度範囲に亘る出力特性を評価するに際し、
    前記プリセット回路の出力から電気的に判定される前記オペアンプのトリミング結果に応じて、複数の温度点において前記オペアンプから出力される前記フィードバック信号のオフセット電圧に対する上限値および下限値をそれぞれ設定することを特徴とする半導体装置の特性評価方法。
11. 前記オフセット電圧に対する上限値および下限値は、前記オペアンプの出力特性の温度依存性に応じて設定されるものである請求項１０に記載の半導体装置の特性評価方法。

Images