JP3383451B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3383451B2
JP3383451B2 JP01240995A JP1240995A JP3383451B2 JP 3383451 B2 JP3383451 B2 JP 3383451B2 JP 01240995 A JP01240995 A JP 01240995A JP 1240995 A JP1240995 A JP 1240995A JP 3383451 B2 JP3383451 B2 JP 3383451B2
Authority
JP
Japan
Prior art keywords
current detection
region
gate
terminal
control electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP01240995A
Other languages
English (en)
Other versions
JPH08203921A (ja
Inventor
典男 川上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP01240995A priority Critical patent/JP3383451B2/ja
Publication of JPH08203921A publication Critical patent/JPH08203921A/ja
Application granted granted Critical
Publication of JP3383451B2 publication Critical patent/JP3383451B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4905—Shape
    • H01L2224/49051—Connectors having different shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、たとえばＭＯＳ（Me
tal Oxide Semiconductor ）型ゲート構造を有する半導
体チップを備えてなる半導体装置、特に電流検出端子付
き（センス型）の絶縁ゲート型バイポーラトランジスタ
を用いてなる電力用素子に使用されるものである。
【０００２】
【従来の技術】図５は、従来の、電流検出端子付きの絶
縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）を用い
てなる電力用素子の構成の要部を概略的に示すものであ
る。すなわち、この電力用素子は、たとえばケース樹脂
１０１に取り付けられたセラミック基板１０２上に、ド
レイン用Ｃｕ電極パターン１０３ａを介して、ＭＯＳ型
半導体ペレット（ＩＧＢＴペレット）１０４およびダイ
オードペレット１０５，１０５が搭載された構成とされ
ている。
【０００３】そして、このＭＯＳ型半導体ペレット１０
４の表面に設けられた、ゲート制御電極取り出し領域１
０４ａが、上記ケース樹脂１０１上に設けられた、ゲー
ト端子電極１０５ａを介してゲート端子１１５ａに、ま
た、電流検出電極取り出し領域１０４ｂが、電流検出端
子電極１０５ｂを介して電流検出端子１１５ｂに、さら
に、複数の共通ソース電極１０４ｃのうちの１つが、ソ
ース電位引き出し端子電極１０５ｃを介してソース電位
引き出し端子１１５ｃに、それぞれ接続されている。
【０００４】この場合、上記ゲート端子電極１０５ａと
上記ゲート制御電極取り出し領域１０４ａとの間は、ボ
ンディング・ワイヤ１２５ａ、上記セラミック基板１０
２上に配されたゲート用Ｃｕ電極パターン１０３ｂ、こ
の電極パターン１０３ｂ上に配置された抵抗ペレット１
０６、およびボンディング・ワイヤ１３５ａをそれぞれ
介して接続されている。
【０００５】上記電流検出端子電極１０５ｂと上記電流
検出電極取り出し領域１０４ｂとの間は、ボンディング
・ワイヤ１２５ｂを介して接続されている。上記ソース
電位引き出し端子電極１０５ｃと上記共通ソース電極１
０４ｃとの間は、ボンディング・ワイヤ１２５ｃを介し
て接続されている。
【０００６】また、ケース樹脂１０１上にはドレイン電
極１０７が設けられており、ボンディング・ワイヤ１０
８を介して、上記ドレイン用Ｃｕ電極パターン１０３ａ
と接続されている。
【０００７】このような電力用素子では、ＭＯＳ型半導
体ペレット１０４を構成する、そのいくつかのセルのエ
ミッタに流れる電流を電流検出電極取り出し領域１０４
ｂより取り出し、電流検出端子１１５ｂを介して検出す
ることで、セル全体の電流検出が行えるようになってい
る。
【０００８】なお、この検出電流は、図示していない閉
ループを介して上記ソース電位引き出し端子１１５ｃに
導かれ、さらに、ソース電位引き出し端子電極１０５
ｃ、ボンディング・ワイヤ１２５ｃ、共通ソース電極１
０４ｃを経て後、ＭＯＳ型半導体ペレット１０４内のセ
ルのコレクタに与えられる。
【０００９】しかしながら、従来のＭＯＳ型半導体ペレ
ット１０４は、製造上の容易さなどから、電流検出電極
取り出し領域１０４ｂがペレット１０４の角部に設けら
れていた。また、ゲート制御電極取り出し領域１０４ａ
は、特性上の問題などから、ペレット１０４のほぼ中心
部に設けられていた。
【００１０】このため、ゲート制御電極取り出し領域１
０４ａからゲート端子１１５ａまでの配線（ボンディン
グ・ワイヤ１２５ａ，１３５ａ）と、共通ソース電極１
０４ｃからソース電位引き出し端子１１５ｃまでの配線
（ボンディング・ワイヤ１２５ｃ）との間に大きな隔た
り（エリア１０９の存在）があった。
【００１１】同様に、共通ソース電極１０４ｃからソー
ス電位引き出し端子１１５ｃまでの配線と、電流検出電
極取り出し領域１０４ｂから電流検出端子１１５ｂまで
の配線（ボンディング・ワイヤ１２５ｂ）との間に大き
な隔たり（エリア１１０の存在）があった。
【００１２】ボンディング・ワイヤ１２５ａ，１３５ａ
およびボンディング・ワイヤ１２５ｃ間の配線の隔た
り、ボンディング・ワイヤ１２５ｃおよびボンディング
・ワイヤ１２５ｂ間の配線の隔たり、特にエリア１１０
の存在は、上記検出電流を増減させる原因となってい
る。
【００１３】すなわち、電流検出端子１１５ｂに現れる
検出電流は、素子自身の主電流や外部装置の電流などの
周囲磁界による影響（誘導）を受けるが、周囲磁界の大
きさは配線間のエリア１１０の面積に大きく左右され
る。
【００１４】したがって、配線間のエリア１１０の面積
が大きい従来の電力用素子にあっては、電流を正確に検
出するのが難しく、これは後段の検出電流増幅回路や過
電流防止負帰還回路（いずれも図示していない）を誤動
作させる結果となっている。
【００１５】
【発明が解決しようとする課題】上記したように、従来
においては、検出電流が素子自身の主電流や外部装置の
電流などの周囲磁界による影響を受けやすく、電流を正
確に検出するのが難しいという問題があった。そこで、
この発明は、電流を正確に検出でき、後段の回路が誤動
作するのを防止することが可能な半導体装置を提供する
ことを目的としている。
【００１６】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体装置にあっては、ＭＯＳ型ゲー
ト構造を有する半導体チップを外囲器上に搭載してなる
ものにおいて、前記半導体チップの表面に、ゲート制御
電極取り出し領域、ソース制御電極取り出し領域、ソー
ス主電流通電電極取り出し領域、および電流検出電極取
り出し領域のうち、少なくとも前記ソース制御電極取り
出し領域および前記電流検出電極取り出し領域が近接し
て配置され、かつ、前記ソース制御電極取り出し領域と
前記外囲器のソース制御外部端子との間、および前記電
流検出電極取り出し領域と前記外囲器の電流検出外部端
子との間をそれぞれ接続する配線が、ほぼ同じ長さで平
行に近接して配置されてなる構成とされている。
【００１７】また、この発明の半導体装置にあっては、
ゲート制御電極取り出し領域、ソース制御電極取り出し
領域、ソース主電流通電電極取り出し領域、および電流
検出電極取り出し領域を表面に備え、かつ、前記ゲート
制御電極取り出し領域、前記ソース制御電極取り出し領
域および前記電流検出電極取り出し領域が近接して配置
されてなるＭＯＳ型ゲート構造を有する半導体チップ
と、前記ゲート制御電極取り出し領域が電気的に接続さ
れるゲート外部端子、前記ソース制御電極取り出し領域
が電気的に接続されるソース制御外部端子、および前記
電流検出電極取り出し領域が電気的に接続される電流検
出外部端子を備え、前記ゲート制御電極取り出し領域と
前記ゲート外部端子との間、前記ソース制御電極取り出
し領域と前記ソース制御外部端子との間、および前記電
流検出電極取り出し領域と前記電流検出外部端子との間
をそれぞれ接続する、ほぼ同じ長さで平行に近接して配
置された配線部を設けてなる外囲器とから構成されてい
る。
【００１８】
【作用】この発明は、上記した手段により、電流検出電
極取り出し領域と外囲器の電流検出外部端子との間、お
よびソース制御電極取り出し領域と外囲器のソース制御
外部端子との間をそれぞれ接続する配線によって形成さ
れるエリアの面積を減少できるようになるため、検出電
流に影響する周囲磁界を小さくすることが可能となるも
のである。
【００１９】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１〜図３は、本発明にかかる電力用
素子の構成を概略的に示すものである。なお、図１は電
力用素子を斜め方向から示す構成図（斜視図）、図２は
同じく上方向から示す構成図、図３（ａ）は同じく要部
の拡大図、図３（ｂ）は同じくＡ−Ａ線に沿う要部の断
面図である。
【００２０】すなわち、外囲器としての金属ベース１１
上には、ドレイン電極１２、ソース電極１３、セラミッ
ク基板１４、および３層ガラス・エポキシ樹脂系基板
（多層配線構造を有する回路基板）１５が設けられてい
る。
【００２１】上記セラミック基板１４上には、ドレイン
用Ｃｕ電極パターン１６を介して、たとえば２つのＭＯ
Ｓ型半導体ペレット（半導体チップ）１７Ａ，１７Ｂが
設けられるとともに、ペレット１７Ａ，１７Ｂのそれぞ
れに２つずつダイオードペレット１８が配置されて設け
られている。
【００２２】上記ＭＯＳ型半導体ペレット１７Ａは、た
とえば複数のＩＧＢＴ（InsulatedGate Bipolar Transi
stor ）セルが並列に接続されてなり、そのいくつかの
セルのエミッタに流れる電流を検出することで、セル全
体の電流検出が可能なセンス型のＩＧＢＴ（電流検出端
子付きの絶縁ゲート型バイポーラトランジスタ）ペレッ
トである。
【００２３】上記ＭＯＳ型半導体ペレット１７Ａは、そ
の表面に、ゲート制御電極取り出し領域２１、ソース制
御電極取り出し領域２２、電流検出電極取り出し領域２
３、およびソース主電流通電電極取り出し領域としての
複数（この場合、４個）の共通ソース電極２４が設けら
れている。
【００２４】上記ペレット１７Ａの場合、たとえば図３
（ａ）に示すように、ソース制御電極取り出し領域２２
に対して、ゲート制御電極取り出し領域２１と電流検出
電極取り出し領域２３とが近接され、かつ、それぞれが
平行に配置されている。
【００２５】上記ＭＯＳ型半導体ペレット１７Ｂは、た
とえば複数のＩＧＢＴセルが並列に接続されてなり、電
流検出端子を有しない通常のＩＧＢＴペレットである。
上記ＭＯＳ型半導体ペレット１７Ｂは、その表面に、ゲ
ート制御電極取り出し領域２１、ソース制御電極取り出
し領域２２、および複数（この場合、４個）の共通ソー
ス電極２４が設けられている。
【００２６】上記ペレット１７Ｂの場合、ソース制御電
極取り出し領域２２に対して、ゲート制御電極取り出し
領域２１が近接され、かつ、それぞれが平行に配置され
ている。
【００２７】なお、いずれのペレット１７Ａ，１７Ｂの
場合においても、上記ゲート制御電極取り出し領域２
１、ソース制御電極取り出し領域２２、およびペレット
１７Ａにおける電流検出電極取り出し領域２３は、それ
ぞれに接続されるボンディング・ワイヤ（後述する）の
相互間の距離が、たとえば０．５ｍｍとなるように近接
して設けられる。
【００２８】上記３層ガラス・エポキシ樹脂系基板１５
には、上記ＭＯＳ型半導体ペレット１７Ａの各領域２
１，２２，２３に対応するそれぞれの位置に、ゲート端
子電極３１、ソース電位引き出し端子電極３２、電流検
出端子電極３３が、また、上記ＭＯＳ型半導体ペレット
１７Ｂの各領域２１，２２に対応するそれぞれの位置
に、ゲート端子電極３１、ソース電位引き出し端子電極
３２が配設されている。
【００２９】これらの各端子電極３１，３２，３３は、
それぞれに接続されるボンディング・ワイヤ（後述す
る）の相互間の距離が、たとえば０．５ｍｍとなるよう
に近接して、かつ、それぞれが平行に設けられる。
【００３０】また、この基板１５には、上記各端子電極
３１，３２，３３からほぼ等距離の位置に、ゲート外部
端子としてのゲート端子４１、ソース制御外部端子とし
てのソース電位引き出し端子４２、および電流検出外部
端子としての電流検出端子４３が、それぞれに隣接し
て、かつ、平行に設けられている。
【００３１】そして、この基板１５は、上記ゲート端子
電極３１と上記ゲート端子４１との間、上記ソース電位
引き出し端子電極３２と上記ソース電位引き出し端子４
２との間、および上記電流検出端子電極３３と上記電流
検出端子４３との間が、それぞれゲート配線５１、ソー
ス電位引き出し配線５２、検出電流配線５３によって接
続されてなる構成とされている。
【００３２】上記各配線５１，５２，５３は、たとえば
図３（ｂ）に示すように、絶縁層５４の相互間にそれぞ
れ配置され、かつ、各異層間の配線５１，５２，５３が
互いに平行となるように少しずつ位置がずらされて設け
られている。これらの各配線５１，５２，５３は、たと
えば相互間の距離がそれぞれ０．５ｍｍ以下となるよう
に近接して設けられる。
【００３３】なお、上記ゲート配線５１の途中には、図
示していない抵抗ペレットが配設されている。上記３層
ガラス・エポキシ樹脂系基板１５における一方のゲート
端子電極３１、ソース電位引き出し端子電極３２、およ
び電流検出端子電極３３は、配線としてのボンディング
・ワイヤ６１，６２，６３をそれぞれ介して、上記ＭＯ
Ｓ型半導体ペレット１７Ａのゲート制御電極取り出し領
域２１、ソース制御電極取り出し領域２２、および電流
検出電極取り出し領域２３と個々に接続されている。
【００３４】ボンディング・ワイヤ６１，６２，６３の
それぞれは、たとえばワイヤ長が約４０ｍｍとされ、相
互間の距離が、たとえば０．５ｍｍに保たれるように配
線されている。
【００３５】これにより、上記ゲート制御電極取り出し
領域２１と上記ゲート端子４１との間、上記ソース制御
電極取り出し領域２２と上記ソース電位引き出し端子４
２との間、および上記電流検出電極取り出し領域２３と
上記電流検出端子４３との間が、近接する、平行で、か
つ、ほぼ同じ長さの配線によってそれぞれ接続されるこ
とになる。
【００３６】同様に、上記３層ガラス・エポキシ樹脂系
基板１５における他方のゲート端子電極３１、およびソ
ース電位引き出し端子電極３２は、配線としてのボンデ
ィング・ワイヤ６１，６２をそれぞれ介して、上記ＭＯ
Ｓ型半導体ペレット１７Ｂのゲート制御電極取り出し領
域２１、およびソース制御電極取り出し領域２２と個々
に接続されている。
【００３７】ボンディング・ワイヤ６１，６２のそれぞ
れは、たとえばワイヤ長が約４０ｍｍとされ、相互間の
距離が、たとえば０．５ｍｍに保たれるように配線され
ている。
【００３８】これにより、上記ゲート制御電極取り出し
領域２１と上記ゲート端子４１との間、および上記ソー
ス制御電極取り出し領域２２と上記ソース電位引き出し
端子４２との間が、近接する、平行で、かつ、ほぼ同じ
長さの配線によってそれぞれ接続されることになる。
【００３９】上記ドレイン電極１２には、ドレイン端子
７１が設けられるとともに、複数本（ここでは、１０
本）のボンディング・ワイヤ７２を介して、上記セラミ
ック基板１４上のドレイン用Ｃｕ電極パターン１６が接
続されている。
【００４０】上記ソース電極１３には、ソース端子７３
が設けられるとともに、ボンディング・ワイヤ７４をそ
れぞれ介して、上記ＭＯＳ型半導体ペレット１７Ａ，１
７Ｂ上の共通ソース電極２４が接続されている。
【００４１】このような構成によれば、電流検出端子を
有するＭＯＳ型半導体ペレット１７Ａにおいては、上記
ソース制御電極取り出し領域２２から上記ソース電位引
き出し端子電極３２までの配線（ボンディング・ワイヤ
６２）と、上記電流検出電極取り出し領域２３から上記
電流検出端子電極３３までの配線（ボンディング・ワイ
ヤ６３）との間のエリア７５の面積を０．２ｃｍ2 程度
に抑えることができる。これにより、周囲磁界との積に
より、上記電流検出端子４３に現れる検出電流を増減さ
せる原因となるエリア７５の面積を大幅に減少すること
が可能となる。したがって、周囲磁界による検出電流へ
の影響を小さくできるものである。
【００４２】同様に、上記ソース制御電極取り出し領域
２２から上記ソース電位引き出し端子電極３２までの配
線（ボンディング・ワイヤ６２）と、上記ゲート制御電
極取り出し領域２１から上記ゲート端子電極３１までの
配線（ボンディング・ワイヤ６１）との間のエリア７６
の面積を減少でき、このエリア７６の面積との積でゲー
ト入出力電流を増減させる、周囲磁界によるゲート電位
に対する影響を小さくできるものである。
【００４３】なお、上記ＭＯＳ型半導体ペレット１７Ａ
に限らず、電流検出端子を有しないＭＯＳ型半導体ペレ
ット１７Ｂにおいては、上記ソース制御電極取り出し領
域２２から上記ソース電位引き出し端子電極３２までの
配線と、上記ゲート制御電極取り出し領域２１から上記
ゲート端子電極３１までの配線との間のエリアについて
同様のことがいえる。
【００４４】図４は、電流検出端子付きの絶縁ゲート型
バイポーラトランジスタのターンオフ時の検出電流を、
本発明品と従来品とを比較して示すものである。すなわ
ち、従来品（図５参照）におけるエリア１１０の面積を
２ｃｍ2 としたとき、検出電流には図４（ｅ）に示すよ
うなリップル７７が現れる。
【００４５】これに対して、本発明品においては、エリ
ア７５の面積を０．２ｃｍ2 まで減少できることによ
り、図４（ｆ）に示すように、検出電流のリップル７８
を小さく抑えることが可能となる。
【００４６】上記したように、電流検出電極取り出し領
域と電流検出端子電極との間、およびソース制御電極取
り出し領域とソース電位引き出し端子電極との間をそれ
ぞれ接続する配線によって形成されるエリアの面積を減
少できるようにしている。
【００４７】すなわち、ＭＯＳ型半導体ペレットの表面
に、電流検出電極取り出し領域とソース制御電極取り出
し領域とを近接させ、かつ、平行に設けるとともに、３
層ガラス・エポキシ樹脂系基板に、電流検出端子電極と
ソース電位引き出し端子電極とを近接させ、かつ、平行
に配置し、電流検出電極取り出し領域と電流検出端子電
極との間、およびソース制御電極取り出し領域とソース
電位引き出し端子電極との間を、直接、最短長のボンデ
ィング・ワイヤによってそれぞれ接続するようにしてい
る。
【００４８】これにより、上記ソース制御電極取り出し
領域および上記ソース電位引き出し端子電極間を接続す
るボンディング・ワイヤと、上記電流検出電極取り出し
領域および上記電流検出端子電極間を接続するボンディ
ング・ワイヤとで形成されるエリアの面積を減少できる
ようになるため、検出電流に影響する周囲磁界を小さく
することが可能となる。
【００４９】したがって、電流検出端子に現れる電流を
正しく検出できるようになり、後段の検出電流増幅回路
や過電流防止負帰還回路が誤動作するのを簡単に防止で
きるようになるものである。
【００５０】なお、上記実施例においては、ゲート制御
電極取り出し領域とゲート端子との間、ソース制御電極
取り出し領域とソース電位引き出し端子との間、および
電流検出電極取り出し領域と電流検出端子との間をそれ
ぞれに接続する、各配線の相互間距離を０．５ｍｍ以下
に保つようにした場合について説明したが、これに限ら
ず、たとえば１．５ｍｍ以下となるようにするのが望ま
しい。
【００５１】また、ゲート制御電極取り出し領域とゲー
ト端子との間、ソース制御電極取り出し領域とソース電
位引き出し端子との間、および電流検出電極取り出し領
域と電流検出端子との間をそれぞれに接続する、各配線
の一部、つまりゲート端子電極とゲート端子との間、ソ
ース電位引き出し端子電極とソース電位引き出し端子と
の間、および電流検出端子電極と電流検出端子との間の
各配線を、各配線の間隔を狭めることが容易で、しか
も、方向性をもった磁界に対して強い、３層ガラス・エ
ポキシ樹脂系基板を用いて形成する場合に限らず、たと
えばセラミック系基板を用いて形成するようにしても良
いし、基板を用いることなく、直に配線を形成するよう
にしても良い。その他、この発明の要旨を変えない範囲
において、種々変形実施可能なことは勿論である。
【００５２】
【発明の効果】以上、詳述したようにこの発明によれ
ば、電流を正確に検出でき、後段の回路が誤動作するの
を防止することが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかる電力用素子の構成
を概略的に示す斜視図。
【図２】同じく、電力用素子の概略構成図。
【図３】同じく、電力用素子の要部を示す概略構成図。
【図４】電流検出端子付きの絶縁ゲート型バイポーラト
ランジスタを例に、ターンオフ時の検出電流について本
発明品と従来品とを比較して示す図。
【図５】従来技術とその問題点を説明するために示す電
力用素子の概略構成図。
【符号の説明】
１１…金属ベース、１２…ドレイン電極、１３…ソース
電極、１４…セラミック基板、１５…３層ガラス・エポ
キシ樹脂系基板、１６…ドレイン用Ｃｕ電極パターン、
１７Ａ，１７Ｂ…ＭＯＳ型半導体ペレット、１８…ダイ
オードペレット、２１…ゲート制御電極取り出し領域、
２２…ソース制御電極取り出し領域、２３…電流検出電
極取り出し領域、２４…共通ソース電極、３１…ゲート
端子電極、３２…ソース電位引き出し端子電極、３３…
電流検出端子電極、４１…ゲート端子、４２…ソース電
位引き出し端子、４３…電流検出端子、５１…ゲート配
線、５２…ソース電位引き出し配線、５３…検出電流配
線、６１，６２，６３，７２，７４…ボンディング・ワ
イヤ、７１…ドレイン端子、７３…ソース端子、７５，
７６…エリア、７７，７８…リップル。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/60 301

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ＭＯＳ型ゲート構造を有する半導体チッ
    プを外囲器上に搭載してなる半導体装置において、 前記半導体チップの表面に、ゲート制御電極取り出し領
    域、ソース制御電極取り出し領域、ソース主電流通電電
    極取り出し領域、および電流検出電極取り出し領域のう
    ち、少なくとも前記ソース制御電極取り出し領域および
    前記電流検出電極取り出し領域が近接して配置され、 かつ、前記ソース制御電極取り出し領域と前記外囲器の
    ソース制御外部端子との間、および前記電流検出電極取
    り出し領域と前記外囲器の電流検出外部端子との間をそ
    れぞれ接続する配線が、ほぼ同じ長さで平行に近接して
    配置されてなることを特徴とする半導体装置。
  2. 【請求項２】 ゲート制御電極取り出し領域、ソース制
    御電極取り出し領域、ソース主電流通電電極取り出し領
    域、および電流検出電極取り出し領域を表面に備え、か
    つ、前記ゲート制御電極取り出し領域、前記ソース制御
    電極取り出し領域および前記電流検出電極取り出し領域
    が近接して配置されてなるＭＯＳ型ゲート構造を有する
    半導体チップと、 前記ゲート制御電極取り出し領域が電気的に接続される
    ゲート外部端子、前記ソース制御電極取り出し領域が電
    気的に接続されるソース制御外部端子、および前記電流
    検出電極取り出し領域が電気的に接続される電流検出外
    部端子を備え、前記ゲート制御電極取り出し領域と前記
    ゲート外部端子との間、前記ソース制御電極取り出し領
    域と前記ソース制御外部端子との間、および前記電流検
    出電極取り出し領域と前記電流検出外部端子との間をそ
    れぞれ接続する、ほぼ同じ長さで平行に近接して配置さ
    れた配線部を設けてなる外囲器とを具備したことを特徴
    とする半導体装置。
  3. 【請求項３】 前記電流検出電極取り出し領域は、前記
    ソース主電流通電電極取り出し領域を形成するソース主
    電流素子とは異なる２つ以上のユニットセルにより構成
    される電流検出素子によって形成されることを特徴とす
    る請求項２に記載の半導体装置。
  4. 【請求項４】 前記配線部は、配線の一部に多層配線構
    造を有する回路基板を用いてなることを特徴とする請求
    項２に記載の半導体装置。
JP01240995A 1995-01-30 1995-01-30 半導体装置 Expired - Fee Related JP3383451B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP01240995A JP3383451B2 (ja) 1995-01-30 1995-01-30 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP01240995A JP3383451B2 (ja) 1995-01-30 1995-01-30 半導体装置

Publications (2)

Publication Number Publication Date
JPH08203921A JPH08203921A (ja) 1996-08-09
JP3383451B2 true JP3383451B2 (ja) 2003-03-04

Family

ID=11804469

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01240995A Expired - Fee Related JP3383451B2 (ja) 1995-01-30 1995-01-30 半導体装置

Country Status (1)

Country Link
JP (1) JP3383451B2 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308265A (ja) * 2000-04-21 2001-11-02 Toyota Industries Corp 半導体装置
JP2001308264A (ja) * 2000-04-21 2001-11-02 Toyota Industries Corp 半導体装置
CN115498042A (zh) * 2015-12-18 2022-12-20 罗姆股份有限公司 半导体装置
JP7491043B2 (ja) 2020-05-13 2024-05-28 富士電機株式会社 半導体モジュール

Also Published As

Publication number Publication date
JPH08203921A (ja) 1996-08-09

Similar Documents

Publication Publication Date Title
US5089876A (en) Semiconductor ic device containing a conductive plate
US7821128B2 (en) Power semiconductor device having lines within a housing
US6529062B2 (en) Power module
JP3383451B2 (ja) 半導体装置
US5874750A (en) Pressure-contact type semiconductor device
JP2523678B2 (ja) 過電流保護機能を備えたｍｏｓｆｅｔ
JPH0712045B2 (ja) 電流検出素子
JP2570990B2 (ja) 半導体集積回路
JP2004165269A (ja) 積層形半導体装置
JPH03179767A (ja) 大電力用半導体装置
JPH0529135B2 (ja)
JP2503670B2 (ja) 半導体装置
JP2005327952A (ja) 電力用半導体装置
JP3495281B2 (ja) 半導体装置
JP2000235997A (ja) 半導体装置
JPS6022821B2 (ja) 半導体装置
JPH04130653A (ja) 樹脂封止型半導体装置
JPH063840B2 (ja) 半導体装置
JPH05167000A (ja) 半導体装置用パッケージのリード配線
JPH01231361A (ja) 半導体装置
JP2002190531A (ja) 半導体装置
JPH0738080A (ja) 複合型半導体装置
JPH04120771A (ja) マスタースライス方式集積回路装置用遅延セル
JPH0536711A (ja) 直流電圧安定化素子
JPS6250065B2 (ja)

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071220

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081220

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091220

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091220

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101220

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111220

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121220

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees