JPS6250065B2 - - Google Patents
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- JPS6250065B2 JPS6250065B2 JP57029402A JP2940282A JPS6250065B2 JP S6250065 B2 JPS6250065 B2 JP S6250065B2 JP 57029402 A JP57029402 A JP 57029402A JP 2940282 A JP2940282 A JP 2940282A JP S6250065 B2 JPS6250065 B2 JP S6250065B2
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- 239000004020 conductor Substances 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 2
- 230000003321 amplification Effects 0.000 description 15
- 238000003199 nucleic acid amplification method Methods 0.000 description 15
- 238000010586 diagram Methods 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明はトランジスタに係り、特にダーリン
トン接続構造のトランジスタの性能向上のための
改良に関するものである。
トン接続構造のトランジスタの性能向上のための
改良に関するものである。
一般にトランジスタ素子の性能として電流増幅
率ｈFEが重要であり、これを大きくするための素
子の接続方法としてダーリントン接続が多用され
る。この場合、素子を複数個用いる方式と、１個
の素子で構成する方式とがあるが、最近は後者の
方が装置の小形化の上で有利であるので、広く用
いられている。
率ｈFEが重要であり、これを大きくするための素
子の接続方法としてダーリントン接続が多用され
る。この場合、素子を複数個用いる方式と、１個
の素子で構成する方式とがあるが、最近は後者の
方が装置の小形化の上で有利であるので、広く用
いられている。
第１図は２個の素子によるダーリントン接続の
接続図で、Ｔr1，Ｔr2がそれぞれトランジスタ
で、Ｃはコレクタ、Ｅはエミツタ、Ｂはベースを
示し、それぞれの添字はトランジスタの添字に対
応する。ＩCはコレクタ電流、ＩEはエミツタ電
流、ＩBはベース電流である。１段目のトランジ
スタＴr1および２段目のトランジスタＴr2の電流
増幅率をそれぞれｈFE1およびｈFE2とすると総合
した素子の電流増幅率ｈFEはｈFE≒ｈFE1・ｈFE2
となり、ｈFE1、ｈFE2はともに１に比して十分大
きいので、この総合電流増幅率ｈFEは１個のトラ
ンジスタのそれに比して相当大きな値になること
が判る。その結果、１段目のトランジスタＴr1を
流れる電流に比して２段目のトランジスタＴr2を
流れる電流は大きくなり、従つて両トランジスタ
が同一材料で構成される場合には、当然２段目の
トランジスタＴr2の大きさ（チツプ面積）を１段
目のトランジスタＴr1より大きくする。
接続図で、Ｔr1，Ｔr2がそれぞれトランジスタ
で、Ｃはコレクタ、Ｅはエミツタ、Ｂはベースを
示し、それぞれの添字はトランジスタの添字に対
応する。ＩCはコレクタ電流、ＩEはエミツタ電
流、ＩBはベース電流である。１段目のトランジ
スタＴr1および２段目のトランジスタＴr2の電流
増幅率をそれぞれｈFE1およびｈFE2とすると総合
した素子の電流増幅率ｈFEはｈFE≒ｈFE1・ｈFE2
となり、ｈFE1、ｈFE2はともに１に比して十分大
きいので、この総合電流増幅率ｈFEは１個のトラ
ンジスタのそれに比して相当大きな値になること
が判る。その結果、１段目のトランジスタＴr1を
流れる電流に比して２段目のトランジスタＴr2を
流れる電流は大きくなり、従つて両トランジスタ
が同一材料で構成される場合には、当然２段目の
トランジスタＴr2の大きさ（チツプ面積）を１段
目のトランジスタＴr1より大きくする。
第２図はダーリントン接続を１個の素子で構成
した構成回路図で、第１図と同等部分は同一符号
で示す。但し、各符号に「ダツシユ」を付して１
個の素子による構成であることを示す。この場合
は上述のように２段目のトランジスタT′r2の寸法
（チツプ上の面積）が大きいことによる、そのベ
ースB′2を構成する面積部位の抵抗が大きくな
り、これが図示抵抗R′1として１段目のトランジ
スタT′r1のエミツタE′1とベースB′2との間に挿入
された形となる。そして、この抵抗R′1の値が大
きい場合には電流増幅率ｈFEが低下するが、第２
図のような２段のトランジスタによる構成では、
その影響は比較的小さく、前述の装置小形化のメ
リツトの方が大きい。
した構成回路図で、第１図と同等部分は同一符号
で示す。但し、各符号に「ダツシユ」を付して１
個の素子による構成であることを示す。この場合
は上述のように２段目のトランジスタT′r2の寸法
（チツプ上の面積）が大きいことによる、そのベ
ースB′2を構成する面積部位の抵抗が大きくな
り、これが図示抵抗R′1として１段目のトランジ
スタT′r1のエミツタE′1とベースB′2との間に挿入
された形となる。そして、この抵抗R′1の値が大
きい場合には電流増幅率ｈFEが低下するが、第２
図のような２段のトランジスタによる構成では、
その影響は比較的小さく、前述の装置小形化のメ
リツトの方が大きい。
第３図は更に電流増幅率向上のために、１個の
素子内に３個のトランジスタのダーリントン接続
構成とした場合の構成回路図で、以下これを３段
ダーリントン素子と呼ぶ。図において、C′1，
E′1，B′1は初段のコレクタ、エミツタ、ベース、
C′2，E′2，B′2は２段目のコレクタ、エミツタ、
ベース、C′3，E′3，B′3は３段目のコレクタ、エ
ミツタ、ベースである。R′1，R′2は電流増幅率に
影響を与える素子のもつ抵抗である。１段目から
３段目へと、流れる電流が大きくなるので、チツ
プ上の占有面積が順次大きくなることを図式的に
表現している。３段ダーリントン素子の本来の目
的は電流増幅率を大きくし、かつモジユールの小
形化のために１個の素子で構成する点にある。そ
の上、素子に対して外部から加えられる電圧に耐
えるため、いわゆる耐圧を高くするため、高い固
有抵抗をもつ材料を用いる必要がある。従つて、
抵抗R′1とR′2との間にR′2≫R′1なる関係を生じ、
第２図の場合より電流増幅率に対する抵抗R′2の
影響が大きくなり、実用上多大の問題を生じてい
た。
素子内に３個のトランジスタのダーリントン接続
構成とした場合の構成回路図で、以下これを３段
ダーリントン素子と呼ぶ。図において、C′1，
E′1，B′1は初段のコレクタ、エミツタ、ベース、
C′2，E′2，B′2は２段目のコレクタ、エミツタ、
ベース、C′3，E′3，B′3は３段目のコレクタ、エ
ミツタ、ベースである。R′1，R′2は電流増幅率に
影響を与える素子のもつ抵抗である。１段目から
３段目へと、流れる電流が大きくなるので、チツ
プ上の占有面積が順次大きくなることを図式的に
表現している。３段ダーリントン素子の本来の目
的は電流増幅率を大きくし、かつモジユールの小
形化のために１個の素子で構成する点にある。そ
の上、素子に対して外部から加えられる電圧に耐
えるため、いわゆる耐圧を高くするため、高い固
有抵抗をもつ材料を用いる必要がある。従つて、
抵抗R′1とR′2との間にR′2≫R′1なる関係を生じ、
第２図の場合より電流増幅率に対する抵抗R′2の
影響が大きくなり、実用上多大の問題を生じてい
た。
この発明は以上のような問題点に鑑みてなされ
たもので、上記抵抗R′2を短絡することによつて
飛躍的に性能の向上した３段ダーリントン素子を
提供することを目的としている。
たもので、上記抵抗R′2を短絡することによつて
飛躍的に性能の向上した３段ダーリントン素子を
提供することを目的としている。
第４図はこの発明の原理を示す回路図で、図示
のように抵抗R′2と並列に低抵抗電流路r′2を設け
ることによつて、抵抗R′2の電流増幅率への影響
を大幅に緩和し、高耐電圧性を保持しながら電流
増幅率の大きい３段ダーリントン素子が得られ
る。
のように抵抗R′2と並列に低抵抗電流路r′2を設け
ることによつて、抵抗R′2の電流増幅率への影響
を大幅に緩和し、高耐電圧性を保持しながら電流
増幅率の大きい３段ダーリントン素子が得られ
る。
この発明の具体的実施例を示す前に、従来の３
段ダーリントン素子の具体的構成例について説明
する。第５図は従来の３段ダーリントン素子の具
体的構成を示す平面図、第６図および第７図はそ
れぞれ第５図における−線および−線で
の断面図、第８図は斜視図である。図において、
１はn+形基板、２は各トランジスタの共通のコ
レクタ領域を形成するn-形領域、３はベースB′1
を構成するｐ形領域、４はベースB′2を構成する
ｐ形領域、６はエミツタE′1を構成するｎ形領
域、７はエミツタE′2を構成するｎ形領域、８
ａ，８ｂ……８ｆは並列に接続されてエミツタ
E′3を構成するｎ形領域、９は半導体の上表面に
形成されたアルミニウムメタライズ層、１０はメ
タライズ層９を所要の区域に区画する絶縁層、１
１はエミツタE′3を外部回路に接続するためのボ
ンデイング領域である。
段ダーリントン素子の具体的構成例について説明
する。第５図は従来の３段ダーリントン素子の具
体的構成を示す平面図、第６図および第７図はそ
れぞれ第５図における−線および−線で
の断面図、第８図は斜視図である。図において、
１はn+形基板、２は各トランジスタの共通のコ
レクタ領域を形成するn-形領域、３はベースB′1
を構成するｐ形領域、４はベースB′2を構成する
ｐ形領域、６はエミツタE′1を構成するｎ形領
域、７はエミツタE′2を構成するｎ形領域、８
ａ，８ｂ……８ｆは並列に接続されてエミツタ
E′3を構成するｎ形領域、９は半導体の上表面に
形成されたアルミニウムメタライズ層、１０はメ
タライズ層９を所要の区域に区画する絶縁層、１
１はエミツタE′3を外部回路に接続するためのボ
ンデイング領域である。
図から判るように２段目のエミツタE′2から３
段目のベースB′3へ入る電流は表面のメタライズ
層９とｐ形ベース拡散層５とに別れて流れるが、
メタライズ層９の厚さが薄いのでｐ形ベース拡散
層５の抵抗による影響が大きく、前述のように電
流増幅率を低下させる。
段目のベースB′3へ入る電流は表面のメタライズ
層９とｐ形ベース拡散層５とに別れて流れるが、
メタライズ層９の厚さが薄いのでｐ形ベース拡散
層５の抵抗による影響が大きく、前述のように電
流増幅率を低下させる。
第９図はこの発明の一実施例を示す斜視図で、
半導体素子自体は第５図〜第８図に示した従来例
と全く同一である。これに第９図に示すように２
段目のエミツタE′2の表面と３段目のベースB′3の
表面とにわたつて、例えばアルミニウムワイヤ１
２でボンデイングした。このワイヤボンデイング
による電路が第４図における低抵抗電流路r′2に
相当し、抵抗R′2に比して十分小さい値にするこ
とができ高耐電圧性を保持しつつ電流増幅率を大
きくすることができる。発明者らの実験では第８
図の従来例に比して２倍以上の電流増幅率が得ら
れることが判つた。
半導体素子自体は第５図〜第８図に示した従来例
と全く同一である。これに第９図に示すように２
段目のエミツタE′2の表面と３段目のベースB′3の
表面とにわたつて、例えばアルミニウムワイヤ１
２でボンデイングした。このワイヤボンデイング
による電路が第４図における低抵抗電流路r′2に
相当し、抵抗R′2に比して十分小さい値にするこ
とができ高耐電圧性を保持しつつ電流増幅率を大
きくすることができる。発明者らの実験では第８
図の従来例に比して２倍以上の電流増幅率が得ら
れることが判つた。
以上実施例ではアルミニウムワイヤでボンデイ
ングしたが、アルミニウムに限らず抵抗R′2に比
して低い抵抗r′2が得られる導電体であれば、こ
の発明の目的は達成できる。
ングしたが、アルミニウムに限らず抵抗R′2に比
して低い抵抗r′2が得られる導電体であれば、こ
の発明の目的は達成できる。
以上詳述したようにこの発明になる３段ダーリ
ントン素子では２段目のエミツタと３段目のベー
スとにわたつて良導体によるボンデイングを施
し、それらの間の抵抗を低下させたので、高耐電
圧特性を保持しつつ、大きな電流増幅率が実現で
きる。
ントン素子では２段目のエミツタと３段目のベー
スとにわたつて良導体によるボンデイングを施
し、それらの間の抵抗を低下させたので、高耐電
圧特性を保持しつつ、大きな電流増幅率が実現で
きる。
第１図は２個の素子によるダーリントン接続の
接続図、第２図はダーリントン接続を１個の素子
で構成した構成回路図、第３図は１個の素子内に
３段のダーリントン接続を構成した場合の構成回
路図、第４図はこの発明の原理を示す回路図、第
５図は従来の３段ダーリントン素子の具体的構成
例を示す平面図、第６図および第７図はそれぞれ
第５図における−線および−線での断面
図、第８図はその斜視図、第９図はこの発明の一
実施例を示す斜視図である。 図において、２は共通コレクタ層、３，４，５
はベース領域、６，７および８ａ〜８ｆはエミツ
タ領域、９はメタライズ層、１０は絶縁層、１２
はアルミニウムワイヤ（良導電体）である。な
お、図中同一符号は同一または相当部分を示す。
接続図、第２図はダーリントン接続を１個の素子
で構成した構成回路図、第３図は１個の素子内に
３段のダーリントン接続を構成した場合の構成回
路図、第４図はこの発明の原理を示す回路図、第
５図は従来の３段ダーリントン素子の具体的構成
例を示す平面図、第６図および第７図はそれぞれ
第５図における−線および−線での断面
図、第８図はその斜視図、第９図はこの発明の一
実施例を示す斜視図である。 図において、２は共通コレクタ層、３，４，５
はベース領域、６，７および８ａ〜８ｆはエミツ
タ領域、９はメタライズ層、１０は絶縁層、１２
はアルミニウムワイヤ（良導電体）である。な
お、図中同一符号は同一または相当部分を示す。
Claims (1)
- １ 第１伝導形の共通コレクタ層の表面部に単位
トランジスタ毎の第２伝導形のベース領域が互い
に独立に形成され、これらのベース領域の表面部
の一部にそれぞれ第１伝導形のエミツタ領域が形
成されてなる半導体基体の表面にメタライズ層が
形成され、上記単位トランジスタが順次ダーリン
トン接続となるように上記メタライズ層が絶縁層
によつて所要の区画を施されたものにおいて、上
記ダーリントン接続を構成する少くとも最終段の
上記単位トランジスタのベース領域上の上記メタ
ライズ層とその前段の上記単位トランジスタのエ
ミツタ領域上の上記メタライズ層とにわたつてこ
れらを接続する良導電体を設けたことを特徴とす
るダーリントン接続構造のトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029402A JPS58145152A (ja) | 1982-02-23 | 1982-02-23 | ダ−リントン接続構造のトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029402A JPS58145152A (ja) | 1982-02-23 | 1982-02-23 | ダ−リントン接続構造のトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58145152A JPS58145152A (ja) | 1983-08-29 |
| JPS6250065B2 true JPS6250065B2 (ja) | 1987-10-22 |
Family
ID=12275139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57029402A Granted JPS58145152A (ja) | 1982-02-23 | 1982-02-23 | ダ−リントン接続構造のトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145152A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0266205B1 (en) * | 1986-10-31 | 1993-12-15 | Nippondenso Co., Ltd. | Semiconductor device constituting bipolar transistor |
-
1982
- 1982-02-23 JP JP57029402A patent/JPS58145152A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58145152A (ja) | 1983-08-29 |
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