JPS59207649A - 複合トランジスタ装置 - Google Patents
複合トランジスタ装置Info
- Publication number
- JPS59207649A JPS59207649A JP58081332A JP8133283A JPS59207649A JP S59207649 A JPS59207649 A JP S59207649A JP 58081332 A JP58081332 A JP 58081332A JP 8133283 A JP8133283 A JP 8133283A JP S59207649 A JPS59207649 A JP S59207649A
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- JP
- Japan
- Prior art keywords
- transistor
- base
- diode
- metal substrate
- ceramic plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明はトランジスタのベース領域における小数担体
の過飽和防止を目的とする回路を備えた複合トランジス
タ装置に関する。
の過飽和防止を目的とする回路を備えた複合トランジス
タ装置に関する。
トランジスタのスイッチング特性を良くするために過飽
和防止回路を接続することはよく知られている。
和防止回路を接続することはよく知られている。
第１図？ここのような過飽和防止回路を備えた複合トラ
ンジスタ装置の等何回路を示す。この回路はスイッチン
グ用トランジスタ１のベース電極１０に直列に接続され
て且つ互いに逆並列なダイオード３，４とベース端子２
からコレクタ電極５へ向う極性のダイオード６とが前記
トランジスタ１にそれぞれ接続されたものである。
ンジスタ装置の等何回路を示す。この回路はスイッチン
グ用トランジスタ１のベース電極１０に直列に接続され
て且つ互いに逆並列なダイオード３，４とベース端子２
からコレクタ電極５へ向う極性のダイオード６とが前記
トランジスタ１にそれぞれ接続されたものである。
第２図に従来の複合トランジスタ装置の断面図を示す。
図示のように共通金属基板７の上にトランジスタ素子１
と、ダイオード素子３，４およびベース端子２がそれぞ
れ塔載されたセラミック板８とダイオード素子６がそれ
ぞれ半田付けされ、前述の等価回路のきおりにワイヤリ
ード線９にて配線されている。
と、ダイオード素子３，４およびベース端子２がそれぞ
れ塔載されたセラミック板８とダイオード素子６がそれ
ぞれ半田付けされ、前述の等価回路のきおりにワイヤリ
ード線９にて配線されている。
ところがこのように複合トランジスタ装置を構成すると
、セラミック板８の上にダイオード素子３．４の２個を
固着しなければならないため、その面積の大きなものが
必要となる。一般的にもセラミック板は高価であるので
、当然ながら面積が大きいと価格が高くなるという問題
がある。
、セラミック板８の上にダイオード素子３．４の２個を
固着しなければならないため、その面積の大きなものが
必要となる。一般的にもセラミック板は高価であるので
、当然ながら面積が大きいと価格が高くなるという問題
がある。
本発明はこのような点に鑑みて、安価であってしかも、
小型にもなる複合トランジスタ装置を提供することを目
的とする。
小型にもなる複合トランジスタ装置を提供することを目
的とする。
本発明によればこの目的は過飽和防止回路を備えた複合
トランジスタ装置において、ベース端子からベース電極
へ向うダイオードとベース端子からコレクタ電極へ向う
ダイオードとを電流増幅率を１より小さく形成されたト
ランジスタのベース・エミッタ接合およびベース・コレ
クタ接合きによりそれぞれ構成して共通金属基板に固着
することにより達成される。
トランジスタ装置において、ベース端子からベース電極
へ向うダイオードとベース端子からコレクタ電極へ向う
ダイオードとを電流増幅率を１より小さく形成されたト
ランジスタのベース・エミッタ接合およびベース・コレ
クタ接合きによりそれぞれ構成して共通金属基板に固着
することにより達成される。
本発明の一実施例を図面を用いて説明する。
第３図は本発明の実施例に用いられる電流増幅率を１よ
り小さく形成されたＮＰＮトランジスタ１１を示すもの
であり、前記第２図の第１のダイオード３と第３のダイ
オード６がこのＮＰＮ ）ランジスタ１１のベース・エ
ミッタＰＮ接合１５とベースコレクタＰＮ接合１６のそ
れぞれにより得られるダイオードに対応したダイオード
となるように形成されている。即ち、このＮＰＮ ）ラ
ンジスタ１１は公知技術によりＰベース層に金などのラ
イフタイムキラーをドープして電流増幅率を１以下にな
るように作られているので、もはやトランジスタとして
の増幅機能はなく、前述のダイオードとして働くだけで
ある。
り小さく形成されたＮＰＮトランジスタ１１を示すもの
であり、前記第２図の第１のダイオード３と第３のダイ
オード６がこのＮＰＮ ）ランジスタ１１のベース・エ
ミッタＰＮ接合１５とベースコレクタＰＮ接合１６のそ
れぞれにより得られるダイオードに対応したダイオード
となるように形成されている。即ち、このＮＰＮ ）ラ
ンジスタ１１は公知技術によりＰベース層に金などのラ
イフタイムキラーをドープして電流増幅率を１以下にな
るように作られているので、もはやトランジスタとして
の増幅機能はなく、前述のダイオードとして働くだけで
ある。
このＮＰＮトランジスタ１１を用いて、本発明の複合ト
ランジスタ装置を構成すると、第４図に示すように、セ
ラミック板１２上には第２のダイオード素子４とベース
端子２のみが半田付けされているだけであり、従ってセ
ラミック板１２を小さくすることができる。さらにこの
セラミック板１２の近傍に電流増幅率を１より小さくさ
れたＮＰＮ ）ランジスタ１１が半田付けされ、さらに
第２図と同様に固着されたスイッチングトランジスタ１
に第１図の等価回路になるようにワイヤーリード９にて
配線されている。
ランジスタ装置を構成すると、第４図に示すように、セ
ラミック板１２上には第２のダイオード素子４とベース
端子２のみが半田付けされているだけであり、従ってセ
ラミック板１２を小さくすることができる。さらにこの
セラミック板１２の近傍に電流増幅率を１より小さくさ
れたＮＰＮ ）ランジスタ１１が半田付けされ、さらに
第２図と同様に固着されたスイッチングトランジスタ１
に第１図の等価回路になるようにワイヤーリード９にて
配線されている。
また本発明の複合トランジスタ装置に用いられるこのよ
うな電流増幅率を１より小さく形成されたＮＰＮ トラ
ンジスタ１１を得るには前述の金拡散による方法だけで
なく、そのＰバー３層幅を過剰小数担体の拡散長より大
きくなるように構成しても同様な効果が得られる。
うな電流増幅率を１より小さく形成されたＮＰＮ トラ
ンジスタ１１を得るには前述の金拡散による方法だけで
なく、そのＰバー３層幅を過剰小数担体の拡散長より大
きくなるように構成しても同様な効果が得られる。
これまではスイッチングトランジスタ１がＮＰＮである
場合について説明してきたが、トランジスタ１はダーリ
ントントランジスタであってもよいし、さらにＰＮＰ
）ランジスタであっても、それに ５− 接続される過飽和防止回路のダイオードの椿性を逆に接
続する、即ち電流増幅率を１より小さく形成されたＮＰ
Ｎ トランジスタも同様にＰＮＰ ）ランジスタにすれ
ば同様な効果が得られる。
場合について説明してきたが、トランジスタ１はダーリ
ントントランジスタであってもよいし、さらにＰＮＰ
）ランジスタであっても、それに ５− 接続される過飽和防止回路のダイオードの椿性を逆に接
続する、即ち電流増幅率を１より小さく形成されたＮＰ
Ｎ トランジスタも同様にＰＮＰ ）ランジスタにすれ
ば同様な効果が得られる。
以上のように本発明によれば、前述の従来の複合トラン
ジスタ装置において、第１のダイオード素子と第３のダ
イオード素子とを直流電流増幅率が１より小さいトラン
ジスタで構成して共通金属基板に一体化して組み立てた
のでセラミック板を小さくでき、過飽和防止回路を備え
た複合トランジスタ装置を安価且つ小型化できる。
ジスタ装置において、第１のダイオード素子と第３のダ
イオード素子とを直流電流増幅率が１より小さいトラン
ジスタで構成して共通金属基板に一体化して組み立てた
のでセラミック板を小さくでき、過飽和防止回路を備え
た複合トランジスタ装置を安価且つ小型化できる。
第１図は過飽和防止回路付トランジスタの等価回路図、
第２図は従来の複合トランジスタ装置の部分断面図、第
３図は本発明に用いられるトランジスタ構成の複合ダイ
オードの断面図、第４図は本発明の複合トランジスタ装
置の部分断面図である。 １・・・スイッチングトランジスタ素子、４・・・第２
６− のダイオード、７・・・共通金属基板％ １１・・・ト
ランジスタ構成の複合ダイオード。 ７−
第２図は従来の複合トランジスタ装置の部分断面図、第
３図は本発明に用いられるトランジスタ構成の複合ダイ
オードの断面図、第４図は本発明の複合トランジスタ装
置の部分断面図である。 １・・・スイッチングトランジスタ素子、４・・・第２
６− のダイオード、７・・・共通金属基板％ １１・・・ト
ランジスタ構成の複合ダイオード。 ７−
Claims (1)
- 共通金属基板上に、トランジスタ素子と、該金属基板か
ら電気的に絶縁された状態の第１．第２のダイオード素
子およびベース端子と、第３のダイオード素子とをそれ
ぞれ固着して、前記トランジスタ素子のベース電極と前
記ベース端子との間に前記第１のダイオードがベース電
流の順方向の極性に、また前記第２のダイオードはその
逆方向の極性にそれぞれ接続され、さらにこのベース端
子と、前記トランジスタ素子のコレクタ電極に接続され
た前記金属基板との間に第３のダイオードを接続するこ
とにより、前記トランジスタ素子のベース電流を分流し
て、前記トランジスタ素子のベース領域に注入される小
数担体の過飽和を防ぐものにおいて、第１のダイオード
素子と第３のダイオード素子とが直流電流増幅率を１よ
り小さく形成されたトランジスタのベース・エミッタ接
合およびベース・コレクタ接合とにより、それぞれ構成
され、且つ共通金属基板に固着されたことを特徴とする
複合トランジスタ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081332A JPS59207649A (ja) | 1983-05-10 | 1983-05-10 | 複合トランジスタ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58081332A JPS59207649A (ja) | 1983-05-10 | 1983-05-10 | 複合トランジスタ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59207649A true JPS59207649A (ja) | 1984-11-24 |
Family
ID=13743422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58081332A Pending JPS59207649A (ja) | 1983-05-10 | 1983-05-10 | 複合トランジスタ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59207649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630051A1 (en) * | 1993-06-15 | 1994-12-21 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Integrated structure bipolar switching transistor with controlled storage time |
-
1983
- 1983-05-10 JP JP58081332A patent/JPS59207649A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630051A1 (en) * | 1993-06-15 | 1994-12-21 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe | Integrated structure bipolar switching transistor with controlled storage time |
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