JPH0313755B2 - - Google Patents
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- JPH0313755B2 JPH0313755B2 JP55178249A JP17824980A JPH0313755B2 JP H0313755 B2 JPH0313755 B2 JP H0313755B2 JP 55178249 A JP55178249 A JP 55178249A JP 17824980 A JP17824980 A JP 17824980A JP H0313755 B2 JPH0313755 B2 JP H0313755B2
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- emitter region
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- 239000004065 semiconductor Substances 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000015556 catabolic process Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 3
- 239000012535 impurity Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、シヨートエミツタ方式になつてい
る出力段用トランジスタを備えた半導体装置の構
成の改良に関するものである。
る出力段用トランジスタを備えた半導体装置の構
成の改良に関するものである。
第1図はモノリシツクのダーリントランジスタ
を備え電子式イグナイタなどに使用される半導体
装置の等価回路図である。第1図において、Q1
およびQ2はそれぞれダーリントランジスタの入
力段のトランジスタおよび出力段のトランジス
タ、R1およびR2はそれぞれトランジスタQ1およ
びQ2のエミツタ・ベース間に接続された耐圧お
よびしや断電流を安定化させる抵抗、Dは電源の
逆接続が生じたときに破壊を防止する目的にてエ
ネルギーの一部を逃がすためのダイオード、Bは
ベース端子、Eはエミツタ端子、Cはコレクタ端
子である。第2図は第1図に示す等価回路を有す
る半導体装置のダーリントントランジスタ部の断
面図である。第2図において、1はN-形コレク
タ領域、2はN+形コレクタ領域、3はP形ベー
ス領域、31はP形ベース領域3の後述の第2の
N+形エミツタ領域に囲まれた第1の部分、32
はP形ベース領域3の第2のN+形エミツタ領域
と横方向に並びこれを取り囲む第2の部分、4は
P形ベース領域3の表面部の一部に形成されトラ
ンジスタQ1のエミツタとなる第1のN+形エミツ
タ領域、5はP形ベース領域3の表面部の第1の
N+エミツタ領域4とは離れた位置にP形ベース
領域3の第1の部分31を取り囲むように形成さ
れトランジスタQ2のエミツタとなる第2のN+形
エミツタ領域、6はN-形コレクタ領域1、N+形
コレクタ領域2、P形ベース領域3、第1および
第2のN+形エミツタ領域4,5からなる半導体
基体、7はN-形コレクタ領域1およびP形ベー
ス領域3の表面露出部の表面、第1および第2の
N+形エミツタ領域4,5の表面、ならびにP形
ベース領域3の第1および第2の部分31,32
の表面に被覆された各領域間に形成されるPN接
合の表面露出端縁を保護する絶縁膜、8はP形ベ
ース領域3に接着したベース電極、9は第1の
N+形エミツタ領域4とP形ベース領域3の第2
の部分32とを接続する内部配線、10は第2の
N+形エミツタ領域5とP形ベース領域3の第1
の部分31とにわたつて接着したエミツタ電極、
11はN+形コレクタ領域2の表面に接着したコ
レクタ電極である。ベース領域3の第1のN+形
エミツタ領域4直下の不純物濃度の低い部分には
抵抗R1が形成されその両端はそれぞれベース電
極8および内部配線9につながつている。ベース
領域3の第2のN+形エミツタ領域5の直下の不
純物濃度の低い各部分にはR21,R22などが形成
されそれらの両端はそれぞれ内部配線9とエミツ
タ電極10とにつながつている。抵抗R21,R22
などの抵抗値は、それぞれの部分におけるP形ベ
ース領域3の第2の部分32・第2のN+形エミ
ツタ領域5間に形成されるPN接合とP形ベース
領域3の第1の部分31・第2のN+形エミツタ
領域5間に形成されるPN接合との距離が長くな
れば大きくなる。第3図は第2図に示す半導体装
置の半導体基体をエミツタ領域側から見た平面図
である。なお、第2図は第3図に−線で示す
位置において断面にしたものである。第3図にお
いて、第2図と同一符号は第2図にて示した部位
に対応するものである。P形ベース領域3の第1
の部分31の形状・位置は、従来は設計者の考え
により、いろいろの位置および各種の形状に設計
されていた。
を備え電子式イグナイタなどに使用される半導体
装置の等価回路図である。第1図において、Q1
およびQ2はそれぞれダーリントランジスタの入
力段のトランジスタおよび出力段のトランジス
タ、R1およびR2はそれぞれトランジスタQ1およ
びQ2のエミツタ・ベース間に接続された耐圧お
よびしや断電流を安定化させる抵抗、Dは電源の
逆接続が生じたときに破壊を防止する目的にてエ
ネルギーの一部を逃がすためのダイオード、Bは
ベース端子、Eはエミツタ端子、Cはコレクタ端
子である。第2図は第1図に示す等価回路を有す
る半導体装置のダーリントントランジスタ部の断
面図である。第2図において、1はN-形コレク
タ領域、2はN+形コレクタ領域、3はP形ベー
ス領域、31はP形ベース領域3の後述の第2の
N+形エミツタ領域に囲まれた第1の部分、32
はP形ベース領域3の第2のN+形エミツタ領域
と横方向に並びこれを取り囲む第2の部分、4は
P形ベース領域3の表面部の一部に形成されトラ
ンジスタQ1のエミツタとなる第1のN+形エミツ
タ領域、5はP形ベース領域3の表面部の第1の
N+エミツタ領域4とは離れた位置にP形ベース
領域3の第1の部分31を取り囲むように形成さ
れトランジスタQ2のエミツタとなる第2のN+形
エミツタ領域、6はN-形コレクタ領域1、N+形
コレクタ領域2、P形ベース領域3、第1および
第2のN+形エミツタ領域4,5からなる半導体
基体、7はN-形コレクタ領域1およびP形ベー
ス領域3の表面露出部の表面、第1および第2の
N+形エミツタ領域4,5の表面、ならびにP形
ベース領域3の第1および第2の部分31,32
の表面に被覆された各領域間に形成されるPN接
合の表面露出端縁を保護する絶縁膜、8はP形ベ
ース領域3に接着したベース電極、9は第1の
N+形エミツタ領域4とP形ベース領域3の第2
の部分32とを接続する内部配線、10は第2の
N+形エミツタ領域5とP形ベース領域3の第1
の部分31とにわたつて接着したエミツタ電極、
11はN+形コレクタ領域2の表面に接着したコ
レクタ電極である。ベース領域3の第1のN+形
エミツタ領域4直下の不純物濃度の低い部分には
抵抗R1が形成されその両端はそれぞれベース電
極8および内部配線9につながつている。ベース
領域3の第2のN+形エミツタ領域5の直下の不
純物濃度の低い各部分にはR21,R22などが形成
されそれらの両端はそれぞれ内部配線9とエミツ
タ電極10とにつながつている。抵抗R21,R22
などの抵抗値は、それぞれの部分におけるP形ベ
ース領域3の第2の部分32・第2のN+形エミ
ツタ領域5間に形成されるPN接合とP形ベース
領域3の第1の部分31・第2のN+形エミツタ
領域5間に形成されるPN接合との距離が長くな
れば大きくなる。第3図は第2図に示す半導体装
置の半導体基体をエミツタ領域側から見た平面図
である。なお、第2図は第3図に−線で示す
位置において断面にしたものである。第3図にお
いて、第2図と同一符号は第2図にて示した部位
に対応するものである。P形ベース領域3の第1
の部分31の形状・位置は、従来は設計者の考え
により、いろいろの位置および各種の形状に設計
されていた。
従つて、R21,R22などの抵抗値に大小を生じ
る。第4図は従来の半導体装置の欠点を説明する
ための図であり、同図aは第2のN+形エミツタ
領域5とP形ベース領域3の第1および第2の部
分31,32との形状・位置を説明するため簡易
化したパターン図、同図bはトランジスタQ2の
二つの部分Q2L,Q2Sを示す等価回路図である。
第4図において、第1図および第3図と同一符号
は第1図および第3図にて示したものと同様のも
のを表わしている。第4図において、LおよびS
はそれぞれP形ベース領域3の第2の部分32・
第2のN+形エミツタ領域5間のPN接合とP形ベ
ース領域3の第1の部分31・第2のN+形エミ
ツタ領域5間のPN接合との距離が大きい部分お
よび小さい部分を示す。両部分においてはエミツ
タ・ベース間抵抗R2L,R2Sが異なりR2L>R2Sとな
る。すなわち、L部の方がS部よりエミツタ・ベ
ース間のリーク電流が少なくエミツタからベース
への注入が大きく直流電流増幅率hFEが大きいた
め、電流の流れはL部にかたよる。従つてS部が
有効に作動しないため、電流容量は小さくなり、
従つて破壊耐量が小くなる。実験結果において
も、第4図aに示すパターンを有するトランジス
タQ2において、破壊場所は図示Xの部分となる。
る。第4図は従来の半導体装置の欠点を説明する
ための図であり、同図aは第2のN+形エミツタ
領域5とP形ベース領域3の第1および第2の部
分31,32との形状・位置を説明するため簡易
化したパターン図、同図bはトランジスタQ2の
二つの部分Q2L,Q2Sを示す等価回路図である。
第4図において、第1図および第3図と同一符号
は第1図および第3図にて示したものと同様のも
のを表わしている。第4図において、LおよびS
はそれぞれP形ベース領域3の第2の部分32・
第2のN+形エミツタ領域5間のPN接合とP形ベ
ース領域3の第1の部分31・第2のN+形エミ
ツタ領域5間のPN接合との距離が大きい部分お
よび小さい部分を示す。両部分においてはエミツ
タ・ベース間抵抗R2L,R2Sが異なりR2L>R2Sとな
る。すなわち、L部の方がS部よりエミツタ・ベ
ース間のリーク電流が少なくエミツタからベース
への注入が大きく直流電流増幅率hFEが大きいた
め、電流の流れはL部にかたよる。従つてS部が
有効に作動しないため、電流容量は小さくなり、
従つて破壊耐量が小くなる。実験結果において
も、第4図aに示すパターンを有するトランジス
タQ2において、破壊場所は図示Xの部分となる。
この発明は、上記の点に鑑みてなされたもので
あり、ベース領域の半導体基体の主面に沿つてエ
ミツタ領域と並ぶと共にこれを取り囲む部分およ
びエミツタ領域が形成するPN接合とベース領域
のエミツタ領域に取り囲まれた部分およびエミツ
タ領域が形成するPN接合との個々の位置におけ
る最短距離をエミツタ領域の全周にわたつて実質
的に等しくすることによつて、出力段用のトラン
ジスタの各部分におけるエミツタ・ベース間抵抗
を等しくしエミツタ・ベース間の電流分布を均等
にして電流効率および破壊耐量の向上を図つた半
導体装置を提供することを目的としたものであ
る。
あり、ベース領域の半導体基体の主面に沿つてエ
ミツタ領域と並ぶと共にこれを取り囲む部分およ
びエミツタ領域が形成するPN接合とベース領域
のエミツタ領域に取り囲まれた部分およびエミツ
タ領域が形成するPN接合との個々の位置におけ
る最短距離をエミツタ領域の全周にわたつて実質
的に等しくすることによつて、出力段用のトラン
ジスタの各部分におけるエミツタ・ベース間抵抗
を等しくしエミツタ・ベース間の電流分布を均等
にして電流効率および破壊耐量の向上を図つた半
導体装置を提供することを目的としたものであ
る。
以下、実施例に基づいてこの発明を説明する。
第5図はダーリントントランジスタを備えた半
導体装置のこの発明による一実施例の半導体基体
の要部をエミツタ領域側から見た平面図である。
第5図において、第3図と同一符号は第3図にて
示したものと同様のものを表わしている。31a
はそれが第2のN+形エミツタ領域5と形成する
PN接合とベース領域3の第2の部分32および
第2のN+形エミツタ領域5が形成するPN接合と
の個々の位置における最短距離が第2のN+形エ
ミツタ領域5の全周にわたつて実質的に等しくな
るようにしたベース領域3の第1の部分である。
導体装置のこの発明による一実施例の半導体基体
の要部をエミツタ領域側から見た平面図である。
第5図において、第3図と同一符号は第3図にて
示したものと同様のものを表わしている。31a
はそれが第2のN+形エミツタ領域5と形成する
PN接合とベース領域3の第2の部分32および
第2のN+形エミツタ領域5が形成するPN接合と
の個々の位置における最短距離が第2のN+形エ
ミツタ領域5の全周にわたつて実質的に等しくな
るようにしたベース領域3の第1の部分である。
実施例装置においては、ベース領域3の第1の
部分31aおよび第2のN+形エミツタ領域5の
形状・配置が上記のようであるから、ダーリント
ントランジスタの出力段のトランジスタQ2の各
部分のそれらの部分のN+形エミツタ領域5直下
のベース領域3の抵抗によつて主として決まるエ
ミツタ・ベース間の抵抗が実質的に等しくなるか
ら、電流分布が一様になり、電流効率および破壊
耐量が向上する。
部分31aおよび第2のN+形エミツタ領域5の
形状・配置が上記のようであるから、ダーリント
ントランジスタの出力段のトランジスタQ2の各
部分のそれらの部分のN+形エミツタ領域5直下
のベース領域3の抵抗によつて主として決まるエ
ミツタ・ベース間の抵抗が実質的に等しくなるか
ら、電流分布が一様になり、電流効率および破壊
耐量が向上する。
以上詳述したように、この発明においては、出
力段用として用いられるトランジスタの各部分に
おけるエミツタ・ベース間抵抗が実質的に等しく
なるようにエミツタ領域およびベース領域の形
状、配置を設定したので、電流分布が一様にな
り、電流効率および破壊耐量が向上する。
力段用として用いられるトランジスタの各部分に
おけるエミツタ・ベース間抵抗が実質的に等しく
なるようにエミツタ領域およびベース領域の形
状、配置を設定したので、電流分布が一様にな
り、電流効率および破壊耐量が向上する。
第1図はダーリントントランジスタを備えた半
導体装置の等価回路図、第2図は第1図に示す等
価回路を有する半導体装置のダーリントントラン
ジスタ部の断面図、第3図は第2図に示す半導体
基体をエミツタ領域側から見た平面図、第4図は
従来の半導体装置の欠点を説明するための図であ
り、同図aは簡易化したベース領域およびエミツ
タ領域のパターン図、同図bは出力段トランジス
タの二つの部分を示す等価回路図、第5図はこの
発明の一実施例の半導体基体をエミツタ領域側か
ら見た平面図である。 図において、1はN-形コレクタ領域、2はN+
形コレクタ領域、3はP形ベース領域、31はお
よび32はP形ベース領域3の第1の部分および
第2の部分、5は第2のN+形エミツタ領域(エ
ミツタ領域)、6は半導体基体、10はエミツタ
電極(金属電極)である。なお、図中同一符号は
それぞれ同一または相当部分を示す。
導体装置の等価回路図、第2図は第1図に示す等
価回路を有する半導体装置のダーリントントラン
ジスタ部の断面図、第3図は第2図に示す半導体
基体をエミツタ領域側から見た平面図、第4図は
従来の半導体装置の欠点を説明するための図であ
り、同図aは簡易化したベース領域およびエミツ
タ領域のパターン図、同図bは出力段トランジス
タの二つの部分を示す等価回路図、第5図はこの
発明の一実施例の半導体基体をエミツタ領域側か
ら見た平面図である。 図において、1はN-形コレクタ領域、2はN+
形コレクタ領域、3はP形ベース領域、31はお
よび32はP形ベース領域3の第1の部分および
第2の部分、5は第2のN+形エミツタ領域(エ
ミツタ領域)、6は半導体基体、10はエミツタ
電極(金属電極)である。なお、図中同一符号は
それぞれ同一または相当部分を示す。
Claims (1)
- 1 第1の導電形のコレクタ領域と第2の導電形
のベース領域とからなる半導体基体、上記ベース
領域の表面部にその所定の第1部分を取り囲むよ
うに形成された第1の導電形の第1エミツタ領
域、上記ベース領域の表面部における上記第1エ
ミツタ領域を取り囲む第2の部分に、第1エミツ
タ領域と離間して形成された第1の導電形の第2
エミツタ領域、上記ベース領域の第1の部分の表
面と上記第1エミツタ領域の表面とにわたつて形
成したエミツタ電極、上記ベース電極の第2の部
分の表面と第2エミツタ領域の表面とにわたつて
形成した配線、上記ベース電極の第2の部分の表
面に形成したベース電極、上記コレクタ領域の表
面に形成したコレクタ電極を備え、上記第1エミ
ツタ領域とベース領域とコレクタ領域とによつ
て、ダーリントン接続される出力側のトランジス
タと成し、上記第2エミツタ領域とベース領域と
コレクタ領域とによつて、ダーリントン接続され
る入力側のトランジスタと成すものにおいて、上
記ベース領域の第2の部分と上記第1エミツタ領
域が形成するPN接合と、上記第1エミツタ領域
と上記ベース領域の第1の部分が形成するPN接
合との、個々の位置における最短距離を上記第1
エミツタ領域の全周にわたつて実質的に等しくし
たことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55178249A JPS57102065A (en) | 1980-12-16 | 1980-12-16 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP55178249A JPS57102065A (en) | 1980-12-16 | 1980-12-16 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS57102065A JPS57102065A (en) | 1982-06-24 |
JPH0313755B2 true JPH0313755B2 (ja) | 1991-02-25 |
Family
ID=16045187
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP55178249A Granted JPS57102065A (en) | 1980-12-16 | 1980-12-16 | Semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS57102065A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0653224A (ja) * | 1992-07-30 | 1994-02-25 | Mitsubishi Electric Corp | 半導体装置 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5356976A (en) * | 1976-11-02 | 1978-05-23 | Matsushita Electronics Corp | Darlington transistor |
JPS5432272A (en) * | 1977-08-17 | 1979-03-09 | Sanken Electric Co Ltd | Composite semiconductor |
JPS54105977A (en) * | 1978-02-08 | 1979-08-20 | Hitachi Ltd | Semiconductor device |
-
1980
- 1980-12-16 JP JP55178249A patent/JPS57102065A/ja active Granted
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5356976A (en) * | 1976-11-02 | 1978-05-23 | Matsushita Electronics Corp | Darlington transistor |
JPS5432272A (en) * | 1977-08-17 | 1979-03-09 | Sanken Electric Co Ltd | Composite semiconductor |
JPS54105977A (en) * | 1978-02-08 | 1979-08-20 | Hitachi Ltd | Semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JPS57102065A (en) | 1982-06-24 |
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