JPS638810A - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPS638810A JPS638810A JP61150675A JP15067586A JPS638810A JP S638810 A JPS638810 A JP S638810A JP 61150675 A JP61150675 A JP 61150675A JP 15067586 A JP15067586 A JP 15067586A JP S638810 A JPS638810 A JP S638810A
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- JP
- Japan
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- buried
- layer
- zener diode
- power supply
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- Granted
Links
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- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 208000019300 CLIPPERS Diseases 0.000 description 1
- 241000238413 Octopus Species 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 208000021930 chronic lymphocytic inflammation with pontine perivascular enhancement responsive to steroids Diseases 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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Landscapes
- Control Of Electrical Variables (AREA)
- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、埋込ツェナ・ダイオードを使用した電源回
路に関するものである。
路に関するものである。
ツェナ・ダイオードは、定電圧回路、電源回路、クリッ
パ回路、保護回路などに広く使用されている。
パ回路、保護回路などに広く使用されている。
これら回路に使用するツェナ・ダイオードは、雑音を低
減するために、埋込構造とする方式が採られることがあ
る。
減するために、埋込構造とする方式が採られることがあ
る。
第３図に従来の埋込ツェナ・ダイオードを使用した電源
回路の一例を示す。図において１は埋込ツェナΦダイオ
ード０．２はＮＰＮ ）ランジスタ、３ａ。
回路の一例を示す。図において１は埋込ツェナΦダイオ
ード０．２はＮＰＮ ）ランジスタ、３ａ。
３ｂは順方向バイアスダイオード、４．５は抵抗である
。
。
従来のこの種の電源回路は、半導体基板に各素子を個々
に配置し、接続した構成となっている。
に配置し、接続した構成となっている。
順方向バイアスダイオ−Ｐ３ｇ、３ｂはツェナ・ダイオ
ード１の温度補償のために設けられたものである。
ード１の温度補償のために設けられたものである。
従来のこの種の電源回路は、以上のように、各素子を個
々に配置した構成のために、素子ごとに領域を占有して
おり、チップ面積が犬きくなるとトモに埋込ツェナ・ダ
イオード°の形成に特別なプロセスが必要で、プロセス
工程が増大するという問題があった。
々に配置した構成のために、素子ごとに領域を占有して
おり、チップ面積が犬きくなるとトモに埋込ツェナ・ダ
イオード°の形成に特別なプロセスが必要で、プロセス
工程が増大するという問題があった。
また、動作電圧が（■２＋２ＶＢ！、＋Ｉ２・Ｒ１）以
上の電圧を必要とするという問題があった。ここで、■
２はツェナ・ダイオード１のツェナ電圧、■ＢＥばダイ
オ−）”３ａ、３ｂの順方向電圧、Ｒ１は抵抗４の抵抗
である。
上の電圧を必要とするという問題があった。ここで、■
２はツェナ・ダイオード１のツェナ電圧、■ＢＥばダイ
オ−）”３ａ、３ｂの順方向電圧、Ｒ１は抵抗４の抵抗
である。
この発明は、上記の問題を解消するためになされたもの
で、チップ面積を小さくでき、ツェナ・ダイオードをつ
くるために特別なプロセス工程を必要としないものを提
供することを目的とする。
で、チップ面積を小さくでき、ツェナ・ダイオードをつ
くるために特別なプロセス工程を必要としないものを提
供することを目的とする。
この発明の電源回路は、上記目的を達成するために、埋
込ツェナ・ダイオードを埋込層とアイソレーション領域
で形成し、上記アイソレーション領域で囲われたアイラ
ンド内に、電流駆動用トランジスタとしての縦型ＰＮＰ
トランジスタと、ツェナ電流制限用抵抗としてのピン
チ抵抗を形成し、これら素子で構成したものである。
込ツェナ・ダイオードを埋込層とアイソレーション領域
で形成し、上記アイソレーション領域で囲われたアイラ
ンド内に、電流駆動用トランジスタとしての縦型ＰＮＰ
トランジスタと、ツェナ電流制限用抵抗としてのピン
チ抵抗を形成し、これら素子で構成したものである。
第１図にこの発明の一実施例の構成を、第２図に第１図
に示す実施例の等価回路を示す。
に示す実施例の等価回路を示す。
図において１１はＮエピタキシャル層、１２は蛸埋込層
、１３はＰ＋アイソレーション領域、１４゜１５はＰ＋
拡散層、１６は炒拡散層、２１は埋込ツェナ・ダイオー
ド、２２は縦型ＰＮＰ ）ランジスタ、２４はピンチ抵
抗である。
、１３はＰ＋アイソレーション領域、１４゜１５はＰ＋
拡散層、１６は炒拡散層、２１は埋込ツェナ・ダイオー
ド、２２は縦型ＰＮＰ ）ランジスタ、２４はピンチ抵
抗である。
第１図に示す部分は第２図の点線で囲う部分に相当する
。
。
耐埋込層をカソード、？アイソレーション領域１３をア
ノードとする埋込ツェナ・ダイオード２１と、Ｐ−’を
散層１４をエミッタ、Ｎエピタキシャル層１１をペース
とする縦型ＰＮＰ ）ランノスタ２２と、瀧散層１５で
狭められたＮエピタキシャル層１１のピンチ抵抗２４が
同一アイランド内に形成されており、これらの素子は第
２図に示すように接続されている。
ノードとする埋込ツェナ・ダイオード２１と、Ｐ−’を
散層１４をエミッタ、Ｎエピタキシャル層１１をペース
とする縦型ＰＮＰ ）ランノスタ２２と、瀧散層１５で
狭められたＮエピタキシャル層１１のピンチ抵抗２４が
同一アイランド内に形成されており、これらの素子は第
２図に示すように接続されている。
この構造では、ツェナ・ダイオード２１の温度補償はＰ
ＮＰ ）ランジスタ２２のペース・エミッタ電圧ｖＢｇ
ＶＣよって行なわれることにな）、別個にツェナ・ダイ
オード２１の温度補償用素子を設ける必要がない。
ＮＰ ）ランジスタ２２のペース・エミッタ電圧ｖＢｇ
ＶＣよって行なわれることにな）、別個にツェナ・ダイ
オード２１の温度補償用素子を設ける必要がない。
埋込ツェナ・ダイオード２１は、耐埋込層１２とＰ＋ア
イソレーション領域１３で形成したので、埋込ツェナ・
ダイオード２１をつくるために、特別なプロセス工程が
必要となることはない。
イソレーション領域１３で形成したので、埋込ツェナ・
ダイオード２１をつくるために、特別なプロセス工程が
必要となることはない。
電流駆動用トランジスタを縦型にするとともに、ツェナ
電流制限用抵抗を上記トランジスタと同一のアイランド
内に、ピンチ構造に設けたので、チップ面積を小さくで
きる。
電流制限用抵抗を上記トランジスタと同一のアイランド
内に、ピンチ構造に設けたので、チップ面積を小さくで
きる。
以上のとおり、この発明によれば、チップ面積を小さく
できるとともに、埋込ツェナ・ダイオードをつくるため
に、特別なプロセス工程を必要とすることなく、該埋込
ツェナ・ダイオード”の温度補償のために、別個の素子
を設ける必要がなく、動作電圧が高くならないという効
果がある。
できるとともに、埋込ツェナ・ダイオードをつくるため
に、特別なプロセス工程を必要とすることなく、該埋込
ツェナ・ダイオード”の温度補償のために、別個の素子
を設ける必要がなく、動作電圧が高くならないという効
果がある。
第１図はこの発明の一実施例の構成を示す断面図、第２
図は第１図て示す実施例の等価回路を示す回路図、第３
図は従来の埋込ツェナ・ダイオード９を使用した電源回
路の一例を示す回路図である。 １１・・・Ｎエピタキシャル層、１２・・・耐埋込層。 １３・・・Ｐ＋アイソレーション領域、１４．１５・・
・ｆ拡散層、１６・・・ｒ拡散層、２１・・・埋込ツェ
ナ・ダイオード９．２２・・・縦型ＰＮＰトランジスタ
、２４・・・ピンチ抵抗。
図は第１図て示す実施例の等価回路を示す回路図、第３
図は従来の埋込ツェナ・ダイオード９を使用した電源回
路の一例を示す回路図である。 １１・・・Ｎエピタキシャル層、１２・・・耐埋込層。 １３・・・Ｐ＋アイソレーション領域、１４．１５・・
・ｆ拡散層、１６・・・ｒ拡散層、２１・・・埋込ツェ
ナ・ダイオード９．２２・・・縦型ＰＮＰトランジスタ
、２４・・・ピンチ抵抗。
Claims (1)
- 埋込層とアイソレーション領域で形成した埋込ツェナ・
ダイオードと、上記アイソレーション領域で囲われたア
イランド内に形成した縦型ＰＮＰトランジスタと、上記
アイランド内に形成したピンチ抵抗で構成した電源回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15067586A JPH07104743B2 (ja) | 1986-06-28 | 1986-06-28 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15067586A JPH07104743B2 (ja) | 1986-06-28 | 1986-06-28 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS638810A true JPS638810A (ja) | 1988-01-14 |
| JPH07104743B2 JPH07104743B2 (ja) | 1995-11-13 |
Family
ID=15502014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15067586A Expired - Fee Related JPH07104743B2 (ja) | 1986-06-28 | 1986-06-28 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104743B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7156105B2 (en) | 2000-05-19 | 2007-01-02 | L'oreal | Applicator, device, and method |
| WO2022030119A1 (ja) * | 2020-08-06 | 2022-02-10 | 富士電機株式会社 | 電源回路、スイッチング制御回路 |
-
1986
- 1986-06-28 JP JP15067586A patent/JPH07104743B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7156105B2 (en) | 2000-05-19 | 2007-01-02 | L'oreal | Applicator, device, and method |
| WO2022030119A1 (ja) * | 2020-08-06 | 2022-02-10 | 富士電機株式会社 | 電源回路、スイッチング制御回路 |
| CN115004125A (zh) * | 2020-08-06 | 2022-09-02 | 富士电机株式会社 | 电源电路、开关控制电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07104743B2 (ja) | 1995-11-13 |
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Legal Events
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