JPS6024594B2 - 相補型ｍｏｓトランジスタの保護装置 - Google Patents
相補型ｍｏｓトランジスタの保護装置Info
- Publication number
- JPS6024594B2 JPS6024594B2 JP51032918A JP3291876A JPS6024594B2 JP S6024594 B2 JPS6024594 B2 JP S6024594B2 JP 51032918 A JP51032918 A JP 51032918A JP 3291876 A JP3291876 A JP 3291876A JP S6024594 B2 JPS6024594 B2 JP S6024594B2
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- JP
- Japan
- Prior art keywords
- semiconductor region
- mos transistor
- region
- type
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
Description
【発明の詳細な説明】
この発明は相補型ＭＯＳトランジスタの保護回路に関す
ものである。
ものである。
ＭＯＳトランジスタの信号入力端子であるゲ−ト電極は
半導体基板上に設けられた薄い誘電体膜の上にもうけら
れているため過大な入力電圧によりこの誘電体膜は絶縁
破壊を起すので、その取扱いならびに使用法については
充分な注意が必要であった。
半導体基板上に設けられた薄い誘電体膜の上にもうけら
れているため過大な入力電圧によりこの誘電体膜は絶縁
破壊を起すので、その取扱いならびに使用法については
充分な注意が必要であった。
ＭＯＳ集積回繋の発展と共にこれの保護回路が同時に同
一チップ内に組込まれるようになってきているｄ一般に
ゲート下の譲鷺体膜は１００Ａ〜１皿ＯＡ程度の厚さで
その耐圧は百数十ボルトである。このため保護回路例え
ばッェナーダイオ−ドを用いるものではその耐圧として
８０ボルト級のものを選び、それ以上の電圧をＭＯＳト
ランジスタのゲートに印力０しないようにする。相補型
ＭＯＳトランジスタの場合は同一入力回路にＰチャネル
とＮチャネルの二つのＭＯＳトランジスタが接続される
ため、ダイオードを用いる保護回路も、双方のトランジ
スタに対して有効に動作するように構成する必要がある
。
一チップ内に組込まれるようになってきているｄ一般に
ゲート下の譲鷺体膜は１００Ａ〜１皿ＯＡ程度の厚さで
その耐圧は百数十ボルトである。このため保護回路例え
ばッェナーダイオ−ドを用いるものではその耐圧として
８０ボルト級のものを選び、それ以上の電圧をＭＯＳト
ランジスタのゲートに印力０しないようにする。相補型
ＭＯＳトランジスタの場合は同一入力回路にＰチャネル
とＮチャネルの二つのＭＯＳトランジスタが接続される
ため、ダイオードを用いる保護回路も、双方のトランジ
スタに対して有効に動作するように構成する必要がある
。
一般に用いられる相補型ＭＯＢトランジスタの保護回路
を第１図に示す。図の如く接続されたＰチャネルおよＺ
ぴＮチャネルＭＯＳトランジスタＴｐ，ＴＮのゲ−卜部
にダイオードＤ，，Ｄ２および抵抗Ｒからなる保護回路
が構成されている。抵抗Ｒは拡散抵抗で製作され、ダイ
オードＤ２はこの拡散抵抗に沿って分布する分布定数的
な構成となる。ダイオードＤ，，Ｄ２はそれぞれＮチャ
ネルＭＯＳトランジスタＴＮ、ＰチャネルＭＯＳトラン
ジスタＴｐのゲ−ト・ソース間に並列に接続され、ゲー
ト保護の働きをする。入力信号電圧Ｖｉｎは抵抗の一端
に加えられ、その他端でゲート信号入力Ｖｃとなり相補
ＭＯＳトランジスタの出力Ｖｏｕｔが出力端より得られ
る。Ｖ。。は電源の高電位側、Ｖｓｓは電位側レベルを
示すものである。第１図に示した保護回路の構成図を第
２図に示す。
を第１図に示す。図の如く接続されたＰチャネルおよＺ
ぴＮチャネルＭＯＳトランジスタＴｐ，ＴＮのゲ−卜部
にダイオードＤ，，Ｄ２および抵抗Ｒからなる保護回路
が構成されている。抵抗Ｒは拡散抵抗で製作され、ダイ
オードＤ２はこの拡散抵抗に沿って分布する分布定数的
な構成となる。ダイオードＤ，，Ｄ２はそれぞれＮチャ
ネルＭＯＳトランジスタＴＮ、ＰチャネルＭＯＳトラン
ジスタＴｐのゲ−ト・ソース間に並列に接続され、ゲー
ト保護の働きをする。入力信号電圧Ｖｉｎは抵抗の一端
に加えられ、その他端でゲート信号入力Ｖｃとなり相補
ＭＯＳトランジスタの出力Ｖｏｕｔが出力端より得られ
る。Ｖ。。は電源の高電位側、Ｖｓｓは電位側レベルを
示すものである。第１図に示した保護回路の構成図を第
２図に示す。
図において１はＮ型シリコン基板、２はこの基板中にも
うけられたＰ型島状半導体領域、３ａはこのＰ型島状半
導体領域内にもうけられたＰＨ拡散領域、３ｂはＮ型シ
リコン基板内にもうけられたＰ型拡散抵抗領域、４ａは
Ｐ型島状シリコン領域にもうけられたＮ＋拡散領域、４
ｂはＮ型シリコン基板にもうけられたコンタクト用のＮ
日拡散領域である。５はシリコン基板上に設けられた保
護酸化膜である。
うけられたＰ型島状半導体領域、３ａはこのＰ型島状半
導体領域内にもうけられたＰＨ拡散領域、３ｂはＮ型シ
リコン基板内にもうけられたＰ型拡散抵抗領域、４ａは
Ｐ型島状シリコン領域にもうけられたＮ＋拡散領域、４
ｂはＮ型シリコン基板にもうけられたコンタクト用のＮ
日拡散領域である。５はシリコン基板上に設けられた保
護酸化膜である。
ご十領域３ａにはＮチャネル型ＭＯＳトランジスタＴＮ
のソース電位Ｖｓｓが与えられるアルミニウム配線６が
接合される。同じくアルミニウム配線７は拡散抵抗３ｂ
の一端と、Ｎ十拡散領域４ａを接続するもので、これは
相補型ＭＯＳトランジスタＴＰ，ＴＮの各ゲートに接続
されるものである。拡散抵抗３ｂの池端に接合されるア
ルミニウム配線８は信号入力端子となるものである。ま
たアルミニウム配線９はＮ＋領域４ｂに接続されており
、これはＰチャネルＭＯＳトランジスタＴＰのソース電
位Ｖｏｏが与えられる。この回路構成で相補型ＭＯＳト
ランジスタのゲートに薮銃されるアルミニウム配線７に
は、二つの保護用ダイオード接合が接続されている。一
つはＰ型島状シリコン領域２とＮ十拡散領域４ａで構成
されるＰＮ接合１２ａであり、これは第１図のダイオー
ドＤ．を構成する。他の一つはＮ型シリコン基板１とＰ
十拡散抵抗３ｂで構成されるＮＰ接合１ ２ｂであり、
これは第１図のダイオードＤ２を構成する。これらはい
ずれもＭＯＳトランジスタＴＮ， ＴＰのゲートソース
間に並列に接続されていて各トランジスタを保護してい
る。ところでこのような回路構成では第２図に示したよ
うな二つの寄生トランジスタ１０，１ １が生じ、これ
らにより等価的にサィリスタが構成されることになる。
のソース電位Ｖｓｓが与えられるアルミニウム配線６が
接合される。同じくアルミニウム配線７は拡散抵抗３ｂ
の一端と、Ｎ十拡散領域４ａを接続するもので、これは
相補型ＭＯＳトランジスタＴＰ，ＴＮの各ゲートに接続
されるものである。拡散抵抗３ｂの池端に接合されるア
ルミニウム配線８は信号入力端子となるものである。ま
たアルミニウム配線９はＮ＋領域４ｂに接続されており
、これはＰチャネルＭＯＳトランジスタＴＰのソース電
位Ｖｏｏが与えられる。この回路構成で相補型ＭＯＳト
ランジスタのゲートに薮銃されるアルミニウム配線７に
は、二つの保護用ダイオード接合が接続されている。一
つはＰ型島状シリコン領域２とＮ十拡散領域４ａで構成
されるＰＮ接合１２ａであり、これは第１図のダイオー
ドＤ．を構成する。他の一つはＮ型シリコン基板１とＰ
十拡散抵抗３ｂで構成されるＮＰ接合１ ２ｂであり、
これは第１図のダイオードＤ２を構成する。これらはい
ずれもＭＯＳトランジスタＴＮ， ＴＰのゲートソース
間に並列に接続されていて各トランジスタを保護してい
る。ところでこのような回路構成では第２図に示したよ
うな二つの寄生トランジスタ１０，１ １が生じ、これ
らにより等価的にサィリスタが構成されることになる。
一つのトランジスタ１０はＮ型シ・リコン基板１、Ｐ型
島状シリコン領域２とＮ＋拡散領域４ａで構成されるｎ
ｐｎトランジスタで、他のトランジスタ１２はＰ型島状
シリコン領域２、Ｎ型シリコン基板１とＰ＋拡散抵抗３
ｂで構成されるｎｐｎトランジスタであり、これらはＰ
＋拡散抵抗３ｂをＰ形ェミッタ、基板１をＮ形ベース、
領域２をＰ形ベース、領域４ａをＮ形ェミッタとする寄
生サィリスタを構成する。この寄生サィリスタはＶ。。
−Ｖｓｓを越えるような電圧が印加されるとスイッチオ
ンし、結果として過大な電流を流し、回路を破損する。
一般にこの現象はラッチアツプと呼ばれ、相補型ＭＯＳ
トランジスタにおいて発生し回路の破損の一原因となっ
ている。この発明はかかるラッチアップ現象を抑制でき
る相補型ＭＯＳトランジスタの保護装置に関するもので
ある。発明の一実施例を第３図に示す。
島状シリコン領域２とＮ＋拡散領域４ａで構成されるｎ
ｐｎトランジスタで、他のトランジスタ１２はＰ型島状
シリコン領域２、Ｎ型シリコン基板１とＰ＋拡散抵抗３
ｂで構成されるｎｐｎトランジスタであり、これらはＰ
＋拡散抵抗３ｂをＰ形ェミッタ、基板１をＮ形ベース、
領域２をＰ形ベース、領域４ａをＮ形ェミッタとする寄
生サィリスタを構成する。この寄生サィリスタはＶ。。
−Ｖｓｓを越えるような電圧が印加されるとスイッチオ
ンし、結果として過大な電流を流し、回路を破損する。
一般にこの現象はラッチアツプと呼ばれ、相補型ＭＯＳ
トランジスタにおいて発生し回路の破損の一原因となっ
ている。この発明はかかるラッチアップ現象を抑制でき
る相補型ＭＯＳトランジスタの保護装置に関するもので
ある。発明の一実施例を第３図に示す。
第３図において第２図と異っている点はＰ型島状シリコ
ン領域２にさらにＰ十領域３Ａが設けられていることで
ある。この領域３Ａは領域３ａ，４ａを囲むように形成
され、またその端部は領域２から基板１へ張出している
。この領域３ＡはＰ型島状シリコン領域２を設けた後に
これより濃度が高いＰ領域３Ａを拡散あるいはイオン注
入することにより作られる。この実施例において、ダイ
オードＤ２は領０城４ａ，３Ａ間に接合１２ａによって
構成される。このような保護回路で構成される寄生トラ
ンジス外こついて考慮するとｎｐｎトランジスタ１０の
ベース領域の不純物濃度がこれまでの保護回路における
寄生トランジスタの不純物濃度に比べて高くなる。ベー
ス領域不純物濃度がこれまでのものに比べ高いため電圧
印加による空間電易層の拡がりは小さくなり、実効的な
べース中がこれまでのものに比べて大きくなる。このた
めｎｐｎトランジスタの電流増中率Ｑｎｐｎの低下をき
たすことになる。ｎｐｎトランジスタ１０とｐｎｐトラ
ンジスター１で構成される寄生サィリスタを考えると、
双方のトランジスタの電流増中率の和が１に等しくなっ
たときにサイリスタはターンオンするわけであるが、ｎ
ｐｎトランジスタ１０の電流増中率Ｑｎｐｎが低下する
ため、この発明による保護回路で発生する寄生サィリス
タのターンオン電圧が上昇することになり、この寄生サ
ィリスタのターンオフを抑制することができ、この寄生
サィリスタのターンオンによる回路の破損を抑制するこ
とができる。寄生ｎｐｎトランジスタ１０とｐｎｐトラ
ンジスター１における電流増中率は一般に前者のｎｐｎ
トランジスタ１川こおけるものが後者のものに比べて大
きいので、第３図のような構成でｎｐｎトランジスター
０の電流増中率を４・さくすることにより寄生サィリス
タの耐圧を有効に高めることができる。
ン領域２にさらにＰ十領域３Ａが設けられていることで
ある。この領域３Ａは領域３ａ，４ａを囲むように形成
され、またその端部は領域２から基板１へ張出している
。この領域３ＡはＰ型島状シリコン領域２を設けた後に
これより濃度が高いＰ領域３Ａを拡散あるいはイオン注
入することにより作られる。この実施例において、ダイ
オードＤ２は領０城４ａ，３Ａ間に接合１２ａによって
構成される。このような保護回路で構成される寄生トラ
ンジス外こついて考慮するとｎｐｎトランジスタ１０の
ベース領域の不純物濃度がこれまでの保護回路における
寄生トランジスタの不純物濃度に比べて高くなる。ベー
ス領域不純物濃度がこれまでのものに比べ高いため電圧
印加による空間電易層の拡がりは小さくなり、実効的な
べース中がこれまでのものに比べて大きくなる。このた
めｎｐｎトランジスタの電流増中率Ｑｎｐｎの低下をき
たすことになる。ｎｐｎトランジスタ１０とｐｎｐトラ
ンジスター１で構成される寄生サィリスタを考えると、
双方のトランジスタの電流増中率の和が１に等しくなっ
たときにサイリスタはターンオンするわけであるが、ｎ
ｐｎトランジスタ１０の電流増中率Ｑｎｐｎが低下する
ため、この発明による保護回路で発生する寄生サィリス
タのターンオン電圧が上昇することになり、この寄生サ
ィリスタのターンオフを抑制することができ、この寄生
サィリスタのターンオンによる回路の破損を抑制するこ
とができる。寄生ｎｐｎトランジスタ１０とｐｎｐトラ
ンジスター１における電流増中率は一般に前者のｎｐｎ
トランジスタ１川こおけるものが後者のものに比べて大
きいので、第３図のような構成でｎｐｎトランジスター
０の電流増中率を４・さくすることにより寄生サィリス
タの耐圧を有効に高めることができる。
一方ｐｎｐトランジスター１での電流増中率Ｑｐｎｐを
小さくするため、Ｎ型シリコン基板１のＰ型拡散抵抗領
域３ｂに近い領域の不純物濃度を増してもサィリスタの
耐圧向上に寄与することはいまでもない。以上のように
この発明によれば、従来の相補型ＭＯＳトランジスタの
保護回路に比べ、寄生サィリスタの耐圧を向上し回路破
損を防止できる装置１を実現できる。
小さくするため、Ｎ型シリコン基板１のＰ型拡散抵抗領
域３ｂに近い領域の不純物濃度を増してもサィリスタの
耐圧向上に寄与することはいまでもない。以上のように
この発明によれば、従来の相補型ＭＯＳトランジスタの
保護回路に比べ、寄生サィリスタの耐圧を向上し回路破
損を防止できる装置１を実現できる。
第１図は従来の相補型ＭＯＳトランジスタ保護装置の等
価回路図、第２図は従来の相補型ＭＯＳトランジスタ保
護装置の構成図、第３図はこの発明による相補型ＭＯＳ
トランジスタ保護装置の一実施例の構成図である。 図において１は第１の半導体領域、３ｂは第２の半導体
領域、２は第３の半導体領域、３Ａは第４の半導体領域
、４ａは第５の半導体領域、１２ａ，１２ｂはＰＮ接合
、Ｔｐ，ＴＮはＭＯＳトランジスタである。なお図にお
いて同一符号は同一部分又は相当部分を示すものとする
。第１図 第２図 第３図
価回路図、第２図は従来の相補型ＭＯＳトランジスタ保
護装置の構成図、第３図はこの発明による相補型ＭＯＳ
トランジスタ保護装置の一実施例の構成図である。 図において１は第１の半導体領域、３ｂは第２の半導体
領域、２は第３の半導体領域、３Ａは第４の半導体領域
、４ａは第５の半導体領域、１２ａ，１２ｂはＰＮ接合
、Ｔｐ，ＴＮはＭＯＳトランジスタである。なお図にお
いて同一符号は同一部分又は相当部分を示すものとする
。第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 １ 第１の導電型の第１の半導体領域、この第１の半導
体領域に接合する第２の導電型の第２の半導体領域、上
記第２の領域と離れて設けられ上記第１の半導体領域に
接合する第２の導電型の第３の半導体領域、この第３の
半導体領域よりも高い不純物濃度を有し上記第３の半導
体領域に接合する第２の導電型の第４の半導体領域、こ
の第４の半導体領域に接合する第１の導電型の第５の半
導体領域を備え、上記第１・第２の半導体領域間の接合
により第１のチヤネル型ＭＯＳトランジスタを、また上
記第４・第５の半導体領域間の接合により第２のチヤネ
ル型ＭＯＳトランジスタを保護するようにした相補型Ｍ
ＯＳトランジスタの保護装置。 ２ 第１の半導体領域はＮ型半導体基板、第３の半導体
領域はＰ型島状半導体領域であることを特徴とする特許
請求の範囲第１項記載の相補型ＭＯＳトランジスタの保
護装置。 ３ 第１の半導体領域の不純物濃度を第２の半導体領域
の近くで高めることを特徴とする特許請求の範囲第１項
又は第２項記載の相補型ＭＯＳトランジスタの保護装置
。 ４ 第２の半導体領域は第２の導電型半導体で形成され
る拡散抵抗であることを特徴とする特許請求の範囲第１
項ないし第３項の何れかに記載の相補型ＭＯＳトランジ
スタの保護装置。 ５ 第２の半導体領域で形成される拡散抵抗の一方の端
子は第５の半導体領域と接続され、第１・第２のチヤネ
ル型ＭＯＳトランジスタの各ゲートに接続されているこ
とを特徴とする特許請求の範囲第４項記載の相補型ＭＯ
Ｓトランジスタの保護装置。 ６ 第２の半導体領域で形成される拡散抵抗の他方の端
子は信号入力端子であることを特徴とする特許請求の範
囲第４項又は第５項記載の相補型ＭＯＳトランジスタの
保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51032918A JPS6024594B2 (ja) | 1976-03-25 | 1976-03-25 | 相補型ｍｏｓトランジスタの保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51032918A JPS6024594B2 (ja) | 1976-03-25 | 1976-03-25 | 相補型ｍｏｓトランジスタの保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52116083A JPS52116083A (en) | 1977-09-29 |
| JPS6024594B2 true JPS6024594B2 (ja) | 1985-06-13 |
Family
ID=12372267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51032918A Expired JPS6024594B2 (ja) | 1976-03-25 | 1976-03-25 | 相補型ｍｏｓトランジスタの保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6024594B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6398787B1 (en) | 1998-02-18 | 2002-06-04 | Ai Medic Co., Ltd. | Cable sleeve system for bone fixation |
-
1976
- 1976-03-25 JP JP51032918A patent/JPS6024594B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS52116083A (en) | 1977-09-29 |
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