JPS6366971A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6366971A JPS6366971A JP21065486A JP21065486A JPS6366971A JP S6366971 A JPS6366971 A JP S6366971A JP 21065486 A JP21065486 A JP 21065486A JP 21065486 A JP21065486 A JP 21065486A JP S6366971 A JPS6366971 A JP S6366971A
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- region
- type diffusion
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 41
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000015556 catabolic process Effects 0.000 abstract description 5
- 238000009792 diffusion process Methods 0.000 description 58
- 239000012535 impurity Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 239000004020 conductor Substances 0.000 description 2
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的〕
（産業上の利用分野）
この発明は半導体装置、特に二重拡散型ＭＯＳトランジ
スタに係り、より低い電圧でも動作が可能となるように
した改良に関する。
スタに係り、より低い電圧でも動作が可能となるように
した改良に関する。
（従来の技術）
スイッチング用素子として二重拡散型ＭＯＳトランジス
タが知られている。第５図は従来の二重拡散型ＭＯＳト
ランジスタ（以下、Ｄ−ＭＯＳトランジスタと称する）
の一部分の構成を示す断面図である。図において、１１
はＮ型のｕ４ＦＡ、１２はこの基板１１の一方面に形成
されたＰ＋型拡散領域、１３はこのＰ＋型拡散領域１２
と接して設けられ、Ｐ＋型拡散領域１２よりも浅く形成
されたＰ型拡散領域、１４は上記Ｐ”型拡改領域１２及
びＰ型拡散領戚１３内に連続して形成されたＮ′″型拡
散領域、１５は絶縁膜、１Ｇはこの絶縁膜１５内に設【
プられ上記Ｐ型拡散領域１３の表面上に形成されたゲー
ト電極（Ｇ）、１７は上記Ｐ＋型拡散領域１２及びＮ＋
型拡散領域１４の表面をｊ型読して覆うように設けられ
たソース電極＜Ｓ）、１８は上記基板１１の他方面に形
成されたＮ＋型拡散領域であり、このＮ＋型拡敢領域１
８はドレイン電極（Ｄ）として使用される。
タが知られている。第５図は従来の二重拡散型ＭＯＳト
ランジスタ（以下、Ｄ−ＭＯＳトランジスタと称する）
の一部分の構成を示す断面図である。図において、１１
はＮ型のｕ４ＦＡ、１２はこの基板１１の一方面に形成
されたＰ＋型拡散領域、１３はこのＰ＋型拡散領域１２
と接して設けられ、Ｐ＋型拡散領域１２よりも浅く形成
されたＰ型拡散領域、１４は上記Ｐ”型拡改領域１２及
びＰ型拡散領戚１３内に連続して形成されたＮ′″型拡
散領域、１５は絶縁膜、１Ｇはこの絶縁膜１５内に設【
プられ上記Ｐ型拡散領域１３の表面上に形成されたゲー
ト電極（Ｇ）、１７は上記Ｐ＋型拡散領域１２及びＮ＋
型拡散領域１４の表面をｊ型読して覆うように設けられ
たソース電極＜Ｓ）、１８は上記基板１１の他方面に形
成されたＮ＋型拡散領域であり、このＮ＋型拡敢領域１
８はドレイン電極（Ｄ）として使用される。
ここで、上記Ｐ４″型拡散領域１２、Ｐ型拡散領域１３
及びＮ４″型拡散領域１４はそれぞれ例えばリング状に
形成されている。しかも、一つの装置でこのような構成
のトランジスタが多数形成され、ソース電極（Ｓ）もし
くはゲート電極（Ｇ）は網目状に配置されている。
及びＮ４″型拡散領域１４はそれぞれ例えばリング状に
形成されている。しかも、一つの装置でこのような構成
のトランジスタが多数形成され、ソース電極（Ｓ）もし
くはゲート電極（Ｇ）は網目状に配置されている。
第６図は上記第５図の断面図で示される装置の等価回路
図である。図において、ＰチャネルのＭＯ５型ＦＥＴ２
１は、前記Ｎ＋型拡散領域１４をソース、Ｐ型拡散領域
１３を基板電極（いわゆるバックゲート）、Ｎ型基板１
１をドレインとして構成されており、接合型のＦＥＴ２
２は前記Ｎ型基板１１をソース、ドレイン間の電流通路
、Ｐ型拡散領域１３をゲートとして構成されている。ま
た、第６図中の抵抗２３は主にＰ型拡散領域１３とＮ１
型拡散領域１４によるものであり、抵抗２４はＮ型基板
１１によるものである。さらにソース電極（Ｓ）とドレ
イン電極（Ｄ）との間に挿入されているダイオード２５
はＰ＋型拡散領域１２とＮ型基板１１とで構成されてい
る。
図である。図において、ＰチャネルのＭＯ５型ＦＥＴ２
１は、前記Ｎ＋型拡散領域１４をソース、Ｐ型拡散領域
１３を基板電極（いわゆるバックゲート）、Ｎ型基板１
１をドレインとして構成されており、接合型のＦＥＴ２
２は前記Ｎ型基板１１をソース、ドレイン間の電流通路
、Ｐ型拡散領域１３をゲートとして構成されている。ま
た、第６図中の抵抗２３は主にＰ型拡散領域１３とＮ１
型拡散領域１４によるものであり、抵抗２４はＮ型基板
１１によるものである。さらにソース電極（Ｓ）とドレ
イン電極（Ｄ）との間に挿入されているダイオード２５
はＰ＋型拡散領域１２とＮ型基板１１とで構成されてい
る。
このような半導体装置において、入力信号がゲート電ｈ
＜ａ＞に供給されると、ソース電１（Ｓ）とドレイン電
極（Ｄ）間には、Ｎ＋型拡散領域１８ないしＮ型基板１
１ないしＰ型拡散領域１３ないしＮ＋型拡散領域１４の
経路で電流が流れ、スイッチング動作が行われる。
＜ａ＞に供給されると、ソース電１（Ｓ）とドレイン電
極（Ｄ）間には、Ｎ＋型拡散領域１８ないしＮ型基板１
１ないしＰ型拡散領域１３ないしＮ＋型拡散領域１４の
経路で電流が流れ、スイッチング動作が行われる。
ところで、上記従来装置のソース、ドレイン間には等価
的に抵抗２３．２４が直列的に挿入されている。このた
め、ソース、ドレイン間に電流が流れると、両抵抗２３
．２４に電圧降下が生じる。ここで、一方の抵抗２４の
値はＮ型基板１１の不純物澗１文によって決定される。
的に抵抗２３．２４が直列的に挿入されている。このた
め、ソース、ドレイン間に電流が流れると、両抵抗２３
．２４に電圧降下が生じる。ここで、一方の抵抗２４の
値はＮ型基板１１の不純物澗１文によって決定される。
ところで、この半導体装置全体の素子耐圧を向上させる
ためにはＮ型基板１１の不純物濃度を下げる必要がある
。すると、上記抵抗２４の値が大きくなって、電圧降下
が増大し、ソース、ドレイン間により高い電圧を印加し
ないと動作しなくなるという問題がある。
ためにはＮ型基板１１の不純物濃度を下げる必要がある
。すると、上記抵抗２４の値が大きくなって、電圧降下
が増大し、ソース、ドレイン間により高い電圧を印加し
ないと動作しなくなるという問題がある。
（発明が解決しようとする問題点）
このように従来装置では、素子耐圧を向上させようとす
ると、より高い電圧を印加しないければ動作しなくなる
という欠点がある。
ると、より高い電圧を印加しないければ動作しなくなる
という欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は、動作電圧を高くすることなしに素子
耐圧の向上を図ることができる半導体装置を提供するこ
とにある。
あり、その目的は、動作電圧を高くすることなしに素子
耐圧の向上を図ることができる半導体装置を提供するこ
とにある。
［発明の構成１
（問題点を解決するための手段）
この発明の゛に導体装置は、第１ｗ＃電型の半導体基体
と、上記基体の一方面内に形成される第２導電型の第１
半導体領域と、上記第１半導体領域と接しかつ第１半導
体領域よりも浅く形成され、上記基体からなる電流通路
を囲むように形成された第２導電型の第２半導体領域と
、上記第１、第２％導体領域内に連続して形成された第
１導電型の第３半導体領域と、上記第２半導体領域の表
面上に絶縁膜を介して形成されたゲート電極と、上記基
体の他方面内で上記第１半導体領域と対応する箇所に形
成される第２導電型の第４半導体領域とを具備し、上記
第１半導体領域をエミッタ、第４半導体領域をコレクタ
及び基体をベースとするバイポーラトランジスタを構成
するようにしている。
と、上記基体の一方面内に形成される第２導電型の第１
半導体領域と、上記第１半導体領域と接しかつ第１半導
体領域よりも浅く形成され、上記基体からなる電流通路
を囲むように形成された第２導電型の第２半導体領域と
、上記第１、第２％導体領域内に連続して形成された第
１導電型の第３半導体領域と、上記第２半導体領域の表
面上に絶縁膜を介して形成されたゲート電極と、上記基
体の他方面内で上記第１半導体領域と対応する箇所に形
成される第２導電型の第４半導体領域とを具備し、上記
第１半導体領域をエミッタ、第４半導体領域をコレクタ
及び基体をベースとするバイポーラトランジスタを構成
するようにしている。
（作用）
この発明の半導体装置では、ソース、ドレイン間にバイ
ポーラトランジスタを挿入し、このバイポーラトランジ
スタのベース電位が所定電位以上になったときに導通す
る。
ポーラトランジスタを挿入し、このバイポーラトランジ
スタのベース電位が所定電位以上になったときに導通す
る。
（実施例）
以下、図面を自照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体装置の一実施例による一
部分の構成を示す断面図である。図において、１１はＮ
型の基板、１２はこの基板１１の一方面に形成され１〜
５００×１０１８／Ｃｍ３程度の濃度でＰ型不純物が拡
散されたＰ＋型拡散領域、１３はこのＰ＋型拡散ｗＡ域
１２と接して設けられ、５〜２０Ｘ１０ｆ ’ ／ｃｍ
３程度の濃度でＰ型不純物が拡散され、かつ上記Ｐ＋型
拡散領域１２よりも浅く形成されたＰ型拡散領域、１４
は上記Ｐ＋型拡散領域１２及びＰ型拡散領域１３内に連
続して形成され、１〜２×１０２１／Ｃｍ３程度の濃度
ｒＮ型不純物が拡散されたＮ＋型拡散領域、１５は絶縁
膜、１６はこの絶縁膜１６内に設けられ上記Ｐ型拡散領
域１３の表面上に形成されたゲート電極（Ｇ）、１７は
上記Ｐ“型拡散領域１２及びＮ“型拡散領域１４の表面
を連続して覆うように設けられたソース電極（Ｓ）、１
８は上記基板１１の他方面に形成され、１〜５００ｘｌ
Ｏ” ／ｃｍ３程度の濃度でＮ型不純物が拡散された
Ｎ′″型拡散領域であり、このＮ＋型拡散領域１８はド
レイン電極（Ｄ）として使用される。さらにこのＮ＋型
拡散領域１８内で上記Ｐ＋型拡散領域１２と対応する箇
所には１〜５００×１０１８／Ｃｍコ程度の濃度でＰ型
不純物が拡散されたＰ＋型拡散領域１９が形成されてい
る。そして、この実施例装置の場合にも従来装置と同様
に、上記Ｐ１型拡散領域１２、Ｐ型拡散領域１３、Ｎ＋
型拡散領域１４及びＰ４型拡散領域１９はそれぞれ例え
ばリング状に形成されている。しかも、一つの装置でこ
のような構成のトランジスタが多数形成され、ソース電
極（Ｓ）もしくはゲート電極（Ｇ）は網目状に配置され
ている。
部分の構成を示す断面図である。図において、１１はＮ
型の基板、１２はこの基板１１の一方面に形成され１〜
５００×１０１８／Ｃｍ３程度の濃度でＰ型不純物が拡
散されたＰ＋型拡散領域、１３はこのＰ＋型拡散ｗＡ域
１２と接して設けられ、５〜２０Ｘ１０ｆ ’ ／ｃｍ
３程度の濃度でＰ型不純物が拡散され、かつ上記Ｐ＋型
拡散領域１２よりも浅く形成されたＰ型拡散領域、１４
は上記Ｐ＋型拡散領域１２及びＰ型拡散領域１３内に連
続して形成され、１〜２×１０２１／Ｃｍ３程度の濃度
ｒＮ型不純物が拡散されたＮ＋型拡散領域、１５は絶縁
膜、１６はこの絶縁膜１６内に設けられ上記Ｐ型拡散領
域１３の表面上に形成されたゲート電極（Ｇ）、１７は
上記Ｐ“型拡散領域１２及びＮ“型拡散領域１４の表面
を連続して覆うように設けられたソース電極（Ｓ）、１
８は上記基板１１の他方面に形成され、１〜５００ｘｌ
Ｏ” ／ｃｍ３程度の濃度でＮ型不純物が拡散された
Ｎ′″型拡散領域であり、このＮ＋型拡散領域１８はド
レイン電極（Ｄ）として使用される。さらにこのＮ＋型
拡散領域１８内で上記Ｐ＋型拡散領域１２と対応する箇
所には１〜５００×１０１８／Ｃｍコ程度の濃度でＰ型
不純物が拡散されたＰ＋型拡散領域１９が形成されてい
る。そして、この実施例装置の場合にも従来装置と同様
に、上記Ｐ１型拡散領域１２、Ｐ型拡散領域１３、Ｎ＋
型拡散領域１４及びＰ４型拡散領域１９はそれぞれ例え
ばリング状に形成されている。しかも、一つの装置でこ
のような構成のトランジスタが多数形成され、ソース電
極（Ｓ）もしくはゲート電極（Ｇ）は網目状に配置され
ている。
すなわち、上記実施例装置が従来の装置と異なっている
箇所は、Ｐ１型拡散領域１２と対応する箇所に、新たに
Ｐ＋型拡散領域１９が形成されている点にある。
箇所は、Ｐ１型拡散領域１２と対応する箇所に、新たに
Ｐ＋型拡散領域１９が形成されている点にある。
第２図は上記実施例装置の等価回路図である。
この第２図において面記第６図と対応する箇所には同じ
符号を付してその説明は省略する。従って、異なってい
る箇所のみを説明すると、ｐｎｐ型のバイポーラトラン
ジスタ２６はＰ４″型拡散領域１９をエミッタ、Ｐ＋型
拡散領域１２を一しクタ及びその間に存在するＮ型基体
１１をベースとして構成されており、さらに新たな抵抗
２７はＮ型基板１１の一部で構成されている。
符号を付してその説明は省略する。従って、異なってい
る箇所のみを説明すると、ｐｎｐ型のバイポーラトラン
ジスタ２６はＰ４″型拡散領域１９をエミッタ、Ｐ＋型
拡散領域１２を一しクタ及びその間に存在するＮ型基体
１１をベースとして構成されており、さらに新たな抵抗
２７はＮ型基板１１の一部で構成されている。
このような構成の半導体装置において、入力信号がゲー
ト電極（Ｇ）に供給されると、ソース電極（Ｓ）とドレ
イン電極（Ｄ）間には、Ｎ＋型拡散領域１８ないしＮ型
基板１１ないしＰ型拡散領域１３ないしＮ＋型拡散領域
１４の経路で比較的小さな電流が流れる。
ト電極（Ｇ）に供給されると、ソース電極（Ｓ）とドレ
イン電極（Ｄ）間には、Ｎ＋型拡散領域１８ないしＮ型
基板１１ないしＰ型拡散領域１３ないしＮ＋型拡散領域
１４の経路で比較的小さな電流が流れる。
ここで、この半導体装置仝体の素子耐圧を向上させるた
めに、Ｎ型基板１１の不純物濃度を下げたとする。する
と、上記従来装置の場合には、ソース、ドレイン間に電
流が流れると、抵抗、特に抵抗２４に大きな電圧降下が
生じた。ところが、この実施例装置の場合には、ソース
、ドレイン間に等６的にバイポーラトランジスタ２６が
接続されているので、このトランジスタ２Ｇのベース、
すなわち、前記Ｎ型基板１１の電位がこのトランジスタ
２６のベース、エミッタ間電圧ＶＣＥ以上になると、こ
のトランジスタ２６が導通し、比較的大きな電流がこの
トランジスタ２６に流れる。
めに、Ｎ型基板１１の不純物濃度を下げたとする。する
と、上記従来装置の場合には、ソース、ドレイン間に電
流が流れると、抵抗、特に抵抗２４に大きな電圧降下が
生じた。ところが、この実施例装置の場合には、ソース
、ドレイン間に等６的にバイポーラトランジスタ２６が
接続されているので、このトランジスタ２Ｇのベース、
すなわち、前記Ｎ型基板１１の電位がこのトランジスタ
２６のベース、エミッタ間電圧ＶＣＥ以上になると、こ
のトランジスタ２６が導通し、比較的大きな電流がこの
トランジスタ２６に流れる。
第３図は上記実施例装置のソース、ドレイン間の電圧−
電流特性を従来装置と対比して示す特性図である。図に
おける特性Ａは従来装置のものであり、ソース、ドレイ
ン間の電圧と電流はほぼ比例する。これに対して、特性
Ｂはこの実施例装置のものであり、ソース、ドレイン間
電圧がこのトランジスタ２６のベース、エミッタ間電圧
Ｖｃε（約０．７Ｖ）以上になると、バイポーラトラン
ジスタ２６が導通を開始するためにソース、ドレイン間
′ｔｒｉ流は急激に増加する。この結果、従来装置と同
程度のソース、ドレイン間電流を流すときには、ソース
、ドレイン間の電圧降下をより少なくすることができ、
これにより従来よりも低い電圧で動作させることができ
る。この結果、動作電圧を高くすることなしに素子耐圧
の向上を図ることができる。
電流特性を従来装置と対比して示す特性図である。図に
おける特性Ａは従来装置のものであり、ソース、ドレイ
ン間の電圧と電流はほぼ比例する。これに対して、特性
Ｂはこの実施例装置のものであり、ソース、ドレイン間
電圧がこのトランジスタ２６のベース、エミッタ間電圧
Ｖｃε（約０．７Ｖ）以上になると、バイポーラトラン
ジスタ２６が導通を開始するためにソース、ドレイン間
′ｔｒｉ流は急激に増加する。この結果、従来装置と同
程度のソース、ドレイン間電流を流すときには、ソース
、ドレイン間の電圧降下をより少なくすることができ、
これにより従来よりも低い電圧で動作させることができ
る。この結果、動作電圧を高くすることなしに素子耐圧
の向上を図ることができる。
第４図はこの発明の他の実施例の構成を示す断面図であ
る。この実施例装置はＰ型基板を使用した点が前記第１
図のものと異なっており、第１図の装置と対応する箇所
には同じ符号を付している。
る。この実施例装置はＰ型基板を使用した点が前記第１
図のものと異なっており、第１図の装置と対応する箇所
には同じ符号を付している。
この実施例装置では、前記第２図中のバイポーラトラン
ジスタに相当するものがｎｐｎ型になり、前記と同様に
このトランジスタのベース電位がＶＣＥ以上になると、
このバイポーラトランジスタが導通して大きな電流がこ
のトランジスタに流れる。
ジスタに相当するものがｎｐｎ型になり、前記と同様に
このトランジスタのベース電位がＶＣＥ以上になると、
このバイポーラトランジスタが導通して大きな電流がこ
のトランジスタに流れる。
なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
、上記実施例では、Ｐ＋型拡散領域１２、Ｐ型拡散領域
１３、Ｎ４型拡散領域１４及びＰ＋型拡散領域１９がそ
れぞれがリング状に形成されている場合について説明し
たが、これはリング状ではなく、それぞれ対向するよう
に配置され、互いに独立した二つの領域で構成するよう
にしてもよい。ただしこの場合には対応する領域を同電
位に設定するため、外部で配線により接続する必要があ
る。
種々の変形が可能であることはいうまでもない。例えば
、上記実施例では、Ｐ＋型拡散領域１２、Ｐ型拡散領域
１３、Ｎ４型拡散領域１４及びＰ＋型拡散領域１９がそ
れぞれがリング状に形成されている場合について説明し
たが、これはリング状ではなく、それぞれ対向するよう
に配置され、互いに独立した二つの領域で構成するよう
にしてもよい。ただしこの場合には対応する領域を同電
位に設定するため、外部で配線により接続する必要があ
る。
［発明の効果１
以上説明したようにこの発明によれば、動作電圧を高く
することなしに素ＩＭ圧の向上を図ることができる半導
体装置を提供することができる。
することなしに素ＩＭ圧の向上を図ることができる半導
体装置を提供することができる。
第１図はこの発明の一実施例の構成を示す断面図、第２
図はその等価回路図、第３図は上記実施例装置を説明す
るための特性図、第４図はこの発明の他の実施例の構成
を示す断面図、第５図は従来装置の断面図、第６図は上
記従来装置の等価回路図である。 １１・・・Ｎ型の基板、１２・・・Ｐ４型拡散領域、１
３・・・Ｐ型拡散領域、１４・・・Ｎ＋型拡散領域、１
５・・・絶縁膜、１６・・・ゲート電極、１７・・・ソ
ース電極、１８・・・Ｎ４″型拡散領域、１９・・・Ｐ
ゝ型拡散領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 −ａ斤（Ｖ） 第３図 第４図
図はその等価回路図、第３図は上記実施例装置を説明す
るための特性図、第４図はこの発明の他の実施例の構成
を示す断面図、第５図は従来装置の断面図、第６図は上
記従来装置の等価回路図である。 １１・・・Ｎ型の基板、１２・・・Ｐ４型拡散領域、１
３・・・Ｐ型拡散領域、１４・・・Ｎ＋型拡散領域、１
５・・・絶縁膜、１６・・・ゲート電極、１７・・・ソ
ース電極、１８・・・Ｎ４″型拡散領域、１９・・・Ｐ
ゝ型拡散領域。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 −ａ斤（Ｖ） 第３図 第４図
Claims (1)
- 第１導電型の半導体基体と、上記基体の一方面内に形成
される第２導電型の第１半導体領域と、上記第１半導体
領域と接しかつ第１半導体領域よりも浅く形成され、上
記基体からなる電流通路を囲むように形成された第２導
電型の第２半導体領域と、上記第１、第２半導体領域内
に連続して形成された第１導電型の第３半導体領域と、
上記第２半導体領域の表面上に絶縁膜を介して形成され
たゲート電極と、上記基体の他方面内で上記第１半導体
領域と対応する箇所に形成される第２導電型の第４半導
体領域とを具備し、上記第１半導体領域をエミッタ、第
４半導体領域をコレクタ及び基体をベースとするバイポ
ーラトランジスタを構成するようにしたことを特徴とす
る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21065486A JPS6366971A (ja) | 1986-09-09 | 1986-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21065486A JPS6366971A (ja) | 1986-09-09 | 1986-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366971A true JPS6366971A (ja) | 1988-03-25 |
Family
ID=16592888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21065486A Pending JPS6366971A (ja) | 1986-09-09 | 1986-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366971A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242447U (ja) * | 1988-09-19 | 1990-03-23 | ||
| US5744840A (en) * | 1995-11-20 | 1998-04-28 | Ng; Kwok Kwok | Electrostatic protection devices for protecting semiconductor integrated circuitry |
-
1986
- 1986-09-09 JP JP21065486A patent/JPS6366971A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0242447U (ja) * | 1988-09-19 | 1990-03-23 | ||
| US5744840A (en) * | 1995-11-20 | 1998-04-28 | Ng; Kwok Kwok | Electrostatic protection devices for protecting semiconductor integrated circuitry |
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