JPH0319231Y2

JPH0319231Y2 -

Info

Publication number: JPH0319231Y2
Application number: JP101186U
Authority: JP
Priority date: 1986-01-08
Filing date: 1986-01-08
Publication date: 1991-04-23
Also published as: JPS62114459U

Description

【考案の詳細な説明】［産業上の利用分野］本考案は高耐圧MOS FETを用いたスイツチ
回路の集積度の向上に関するものである。

［従来の技術］ MOS FETを高耐圧化したい場合に、厚い高
比抵抗層の基板が必要であるため、拡散により電
気的に分離された領域を形成するのが難しい。従
つて、普通は高耐圧MOS FETはデイスクリー
トな部品になる。唯一、ソースと基板が同電位に
なるようなMOS FETにおいて、ソースが共通
のMOS FETを２個以上１チツプ上に集積化し
たものがあつた。

第３図は、このような従来例のスイツチ回路の
構成断面図であり、第４図は第３図の等価回路図
である。

これらの図で、１はｐ型基板、２は基板１上に
形成された絶縁性を有する酸化膜であり例えば二
酸化シリコン（SiO₂）で構成されている。

Ｑ１及びＱ２は基板１上に形成されたMOS
FETである。

第１のMOS FETQ１において、３はｐ型領
域、４はｎ型領域であり、これらによりソース領
域を構成する。

５はソース電極であり、領域３，４上に形成さ
れている。

６はゲート電極であり、酸化膜２上に形成され
ている。

７はドレイン領域を構成するｎ型領域である。

８はｎ型領域７上に形成されたドレイン電極で
ある。

これらの電極５，６，８は例えばアルミニウム
で構成されている。

９は高耐圧化のためのドリフトチヤネルであ
り、n^-領域で構成されている。

第２のMOS FETQ２も、ｐ型領域３とソース
電極５を共通に用いて第１のMOS FETQ１と同
様な構成になつている。すなわち、各構成要素１
０，１１，１２，１３，１４はそれぞれ４，６，
７，８，９に対応している。

このような構成のスイツチ回路で、MOS
FETQ１のドレイン８から入力を与え、MOS
FETQ２のドレイン１３から出力を取出す。ま
た、Ｑ１とＱ２のゲート６と１１を共通に接続し
た端子とソース電極６の間にオン・オフ制御のた
めの制御電圧を印加する。

［考案が解決しようとする問題点］しかし、本出願人による昭和60年12月19日提出
の「スイツチ回路」の出願明細書に記載されてい
るように、MOS FETに流れる電流を制限して
破壊を防止するために、２個のMOS FETのソ
ースとソースの間に抵抗を入れた回路構成にする
必要がある。このように構成すると、実際の集積
回路では、MOS FETのソース領域と、基板と、
抵抗を構成する拡散領域から構成される寄生トラ
ンジスタがスイツチの動作を妨げるという問題点
があつた。

本考案はこのような問題点を解決するためにな
されたものであり、２つのMOS FETのソース
とソースの間に電流制限用の抵抗を入れた回路接
続にしても、スイツチ回路を構成する集積回路に
おいてMOS FETと電流制限用の抵抗によつて
構成される寄生トランジスタの影響を受けること
がないスイツチ回路を実現することを目的とす
る。

［問題点を解決するための手段］本考案は、２個のMOS FETをソースどうしを接続し、
一方のMOS FETのドレインに入力を与え、他
方のMOS FETのドレインから出力を取り出す
とともに、２個のMOS FETのゲートの共通接
続点と、ソースの共通接続点の間にオン・オフ制
御のための制御電圧を与える回路接続になつたス
イツチ回路において、ｐ型またはｎ型の基板と、該基板に形成されていて、基板の導電型と異な
る導電型チヤネルになつた２個のMOS FETと、基板に形成されていて、基板の導電型と異なる
導電型の拡散領域で構成されていて、前記２個の
MOS FETのソース領域とソース領域の間に位
置している２個の拡散抵抗と、基板面上に形成されていて、前記２個の拡散抵
抗を前記２個のMOS FETのソース領域とソー
ス領域の間に直列接続する電極と、基板に形成されていて、基板の導電型と同一の
導電型で、前記２個の拡散抵抗の周囲を囲み、
MOS FETのソース領域と拡散抵抗の間を通つ
ていて、前記ソース領域、基板および拡散抵抗に
よつて構成される寄生トランジスタの動作を阻止
するバイアス防止用拡散領域、を具備したことを特徴とするスイツチ回路であ
る。

［実施例］以下、図面を用いて本考案を説明する。

第１図は本考案にかかるスイツチ回路の一実施
例の構成断面図、第２図は第１図の等価回路図で
ある。図で、第３図及び第４図と同一のものは同
一符号を付ける。

MOS FETQ１及びＱ２のソース領域を構成す
るｐ型領域は１５と１６のように別々に設けら
れ、またソース電極も１７と１８のように別々に
設けられている。

１９及び２０はｎ型の拡散抵抗である。これら
の抵抗１９及び２０はｐ型領域２１で基板１と接
続し、他端はMOS FETQ１及びＱ２のソースに
夫々接続されている。

ｐ型領域２１は、基板の板面方向には第１図の
破線で示すように拡がつていて、抵抗１９と２０
を基板上で囲んでいる。このｐ型領域２１は、請
求範囲でいうバイアス防止用拡散領域に相当す
る。

２２は拡散抵抗１９及び２０の中間接続点Ｓに
接続された電極であり、例えばアルミニウムで形
成されている。

第２図のR₂₁，R₂₂は、基板１の寄生抵抗であ
る。

高耐圧素子では、通常基板は高い比抵抗を必要
とする。例えば、耐圧が1000V級の場合は、比抵
抗は100Ωcm程度になる。従つて、基板の厚さを
500μmとすれば、基板のシート抵抗は2kΩ／□
となり、第１図の一点鎖線で示す領域Ｂの幅Ｗに
対しMOS FETまでの距離Ｌを同程度以上とれ
ば、寄生抵抗R₂₁は容易に数ｋΩになる。R₁₁，
R₁₂（拡散抵抗１７及び１８に相当する抵抗）が
10〜100Ω程度であれば、これと並列接続された
寄生抵抗R₂₁，R₂₂は無視できる。

このようなスイツチ回路で、MOS FETQ１の
ソース８に入力が与えられ、MOS FETQ２のソ
ース１３からは出力が取出される。また、MOS
FETQ１，Ｑ２のゲートの共通接続点と拡散抵抗
１９，２０の中間接続点Ｓの間にオン・オフ制御
のための制御電圧が印加される。これら共通接続
点と中間接続点の間にはシヤント抵抗とコンデン
サ（図示せず）が並列接続されている。

なお、基板１、MOS FETQ１，Ｑ２、拡散抵
抗１９，２０、領域２１の導電型（ｐ型、ｎ型）
は実施例と逆であつてもよい。

また、ｐ型領域２１で囲む領域内に拡散抵抗の
他にコンデンサ、FET等を集積化してもよい。

［効果］本考案に係るスイツチ回路によれば、拡散抵抗
１９，２０はｐ型領域２１で囲まれているため、
夫々の領域における基板電位が一定になり、領域
４，１２と基板１と拡散抵抗１９，２０で構成さ
れるnpn接合の寄生トランジスタが順バイアスさ
れて動作するのが防止される。これによつて、２
つのMOS FETのソースとソースの間に電流制
限用の抵抗を入れてMOS FETの破壊を防止す
る回路構成にしても、スイツチ回路を構成する集
積回路で、MOS FETと、基板と、電流制限用
の抵抗とによつて構成される寄生トランジスタが
順バイアスされてスイツチ動作を妨げることを防
止できる。

【図面の簡単な説明】

第１図は本考案にかかるスイツチ回路の一実施
例の構成断面図、第２図は第１図の等価回路図、
第３図はスイツチ回路の従来例の構成断面図、第
４図は第３図の等価回路図である。１……基板、Ｑ１，Ｑ２……MOS FET、１
９，２０……拡散抵抗、２１……ｐ型領域。

Claims

【実用新案登録請求の範囲】２個のMOS FETをソースどうしを接続し、
一方のMOS FETのドレインに入力を与え、他
方のMOS FETのドレインから出力を取り出す
とともに、２個のMOS FETのゲートの共通接
続点と、ソースの共通接続点の間にオン・オフ制
御のための制御電圧を与える回路接続になつたス
イツチ回路において、ｐ型またはｎ型の基板と、該基板に形成されていて、基板の導電型と異な
る導電型チヤネルになつた２個のMOS FETと、基板に形成されていて、基板の導電型と異なる
導電型の拡散領域で構成されていて、前記２個の
MOS FETのソース領域とソース領域の間に位
置している２個の拡散抵抗と、基板面上に形成されていて、前記２個の拡散抵
抗を前記２個のMOS FETのソース領域とソー
ス領域の間に直列接続する電極と、基板に形成されていて、基板の導電型と同一の
導電型で、前記２個の拡散抵抗の周囲を囲み、
MOS FETのソース領域と拡散抵抗の間を通つ
ていて、前記ソース領域、基板および拡散抵抗に
よつて構成される寄生トランジスタの動作を阻止
するバイアス防止用拡散領域、を具備したことを特徴とするスイツチ回路。