JPH07104743B2 - 電源回路 - Google Patents
電源回路Info
- Publication number
- JPH07104743B2 JPH07104743B2 JP15067586A JP15067586A JPH07104743B2 JP H07104743 B2 JPH07104743 B2 JP H07104743B2 JP 15067586 A JP15067586 A JP 15067586A JP 15067586 A JP15067586 A JP 15067586A JP H07104743 B2 JPH07104743 B2 JP H07104743B2
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- JP
- Japan
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- zener diode
- power supply
- buried
- semiconductor substrate
- supply circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、埋込ツェナ・ダイオードを使用した電源回
路に関するものである。
路に関するものである。
ツェナ・ダイオードは、定電圧回路、電源回路、クリッ
パ回路、保護回路などに広く使用されている。
パ回路、保護回路などに広く使用されている。
これら回路に使用するツェナ・ダイオードは、雑音を低
減するために、埋込構造とする方式が採られることがあ
る。
減するために、埋込構造とする方式が採られることがあ
る。
第３図に従来の埋込ツェナ・ダイオードを使用した電源
回路の一例を示す。図において１は埋込ツェナ・ダイオ
ード、２はNPNトランジスタ、3a,3bは順方向バイアスダ
イオード、4,5は抵抗である。
回路の一例を示す。図において１は埋込ツェナ・ダイオ
ード、２はNPNトランジスタ、3a,3bは順方向バイアスダ
イオード、4,5は抵抗である。
従来のこの種の電源回路は、半導体基板に各素子を個々
に配置し、接続した構成となっている。
に配置し、接続した構成となっている。
順方向バイアスダイオード3a,3bはツェナ・ダイオード
１の温度補償のために設けられたものである。
１の温度補償のために設けられたものである。
従来のこの種の電源回路は、以上のように、各素子を個
々に配置した構成のために、素子ごとに領域を占有して
おり、チップ面積が大きくなるとともに埋込ツェナ・ダ
イオードの形成に特別なプロセスが必要で、プロセス工
程が増大するという問題があった。
々に配置した構成のために、素子ごとに領域を占有して
おり、チップ面積が大きくなるとともに埋込ツェナ・ダ
イオードの形成に特別なプロセスが必要で、プロセス工
程が増大するという問題があった。
また、動作電圧が（VZ＋2VBE＋IZ・R1）以上の電圧を必
要とするという問題があった。ここで、VZはツェナ・ダ
イオード１のツェナ電圧、VBEはダイオード3a,3bの順方
向電圧、R1は抵抗４の抵抗である。
要とするという問題があった。ここで、VZはツェナ・ダ
イオード１のツェナ電圧、VBEはダイオード3a,3bの順方
向電圧、R1は抵抗４の抵抗である。
この発明は、上記の問題を解消するためになされたもの
で、チップ面積を小さくでき、ツェナ・ダイオードをつ
くるために特別なプロセス工程を必要としないものを提
供することを目的とする。
で、チップ面積を小さくでき、ツェナ・ダイオードをつ
くるために特別なプロセス工程を必要としないものを提
供することを目的とする。
この発明の電源回路は、上記目的を達成するために、Ｐ
半導体基板とＮエピタキシャル層の間のＮ埋込層とＰア
イソレーション領域とで形成した埋込ツェナー・ダイオ
ードと、前記アイソレーション領域で囲まれたアイラン
ド内に、第１のＰ拡散領域をエミッタ、前記Ｐ半導体基
板をコレクタ、前記Ｎエピタキシャル層をベースとする
縦型PNPトランジスタと、第２のＰ拡散領域と前記Ｐ半
導体基板との間の前記Ｎエピタキシャル層で形成したピ
ンチ抵抗とを備え、前記縦型PNPトランジスタのベース
を前記ピンチ抵抗を介して第１の電源に接続するととも
に前記埋込ツェナー・ダイオードのカソードに接続し、
エミッタを第２の電源に接続し、コレクタ及び前記埋込
ツェナー・ダイオードのアノードを接地することを特徴
とするものである。
半導体基板とＮエピタキシャル層の間のＮ埋込層とＰア
イソレーション領域とで形成した埋込ツェナー・ダイオ
ードと、前記アイソレーション領域で囲まれたアイラン
ド内に、第１のＰ拡散領域をエミッタ、前記Ｐ半導体基
板をコレクタ、前記Ｎエピタキシャル層をベースとする
縦型PNPトランジスタと、第２のＰ拡散領域と前記Ｐ半
導体基板との間の前記Ｎエピタキシャル層で形成したピ
ンチ抵抗とを備え、前記縦型PNPトランジスタのベース
を前記ピンチ抵抗を介して第１の電源に接続するととも
に前記埋込ツェナー・ダイオードのカソードに接続し、
エミッタを第２の電源に接続し、コレクタ及び前記埋込
ツェナー・ダイオードのアノードを接地することを特徴
とするものである。
第１図にこの発明の一実施例の構成を、第２図に第１図
に示す実施例の等価回路を示す。
に示す実施例の等価回路を示す。
図において10はＰ半導体基板、11はＮエピタキシヤル
層、12はN+埋込層、13はP+アイソレーション領域、14,1
5はP+拡散層、16はN+拡散層、21は埋込ツェナ・ダイオ
ード、22は縦型PNPトランジスタ、24はピンチ抵抗、V1
は入力電源端子、V0は出力電源端子である。
層、12はN+埋込層、13はP+アイソレーション領域、14,1
5はP+拡散層、16はN+拡散層、21は埋込ツェナ・ダイオ
ード、22は縦型PNPトランジスタ、24はピンチ抵抗、V1
は入力電源端子、V0は出力電源端子である。
第１図に示す部分は第２図の点線で囲う部分に相当す
る。
る。
N+埋込層をカソード、P+アイソレーション領域13をアノ
ードとする埋込ツェナ・ダイオード21と、P+拡散層14を
エミッタ、Ｎエピタキシヤル層11をベース、Ｐ半導体基
板10およびP+アイソレーション領域13をコレクタとする
縦型PNPトランジスタ22と、P+拡散層15とＰ半導体基板1
0の間のＮエピタキシヤル層11のピンチ抵抗24が同一ア
イランド内に形成されており、これらの素子は第２図に
示すように接続されている。
ードとする埋込ツェナ・ダイオード21と、P+拡散層14を
エミッタ、Ｎエピタキシヤル層11をベース、Ｐ半導体基
板10およびP+アイソレーション領域13をコレクタとする
縦型PNPトランジスタ22と、P+拡散層15とＰ半導体基板1
0の間のＮエピタキシヤル層11のピンチ抵抗24が同一ア
イランド内に形成されており、これらの素子は第２図に
示すように接続されている。
この構造では、ツェナ・ダイオード21の温度補償はPNP
トランジスタ22のベース・エミッタ電圧VBEによって行
なわれることになり、別個にツエナ・ダイオード21の温
度補償用素子を設ける必要がない。
トランジスタ22のベース・エミッタ電圧VBEによって行
なわれることになり、別個にツエナ・ダイオード21の温
度補償用素子を設ける必要がない。
埋込ツェナ・ダイオード21は、N+埋込層12とP+アイソレ
ーション領域13で形成したので、埋込ツェナ・ダイオー
ド21をつくるために、特別なプロセス工程が必要となる
ことはない。
ーション領域13で形成したので、埋込ツェナ・ダイオー
ド21をつくるために、特別なプロセス工程が必要となる
ことはない。
電流駆動用トランジスタを縦型にするとともに、ツェナ
電流制限用抵抗を上記トランジスタと同一のアイランド
内に、ピンチ構造に設けたので、チップ面積を小さくで
きる。
電流制限用抵抗を上記トランジスタと同一のアイランド
内に、ピンチ構造に設けたので、チップ面積を小さくで
きる。
以上のとおり、この発明によれば、チップ面積を小さく
できるとともに、埋込ツェナ・ダイオードをつくるため
に、特別なプロセス工程を必要とすることなく、該埋込
ツェナ・ダイオードの温度補償のために、別個の素子を
設ける必要がなく、動作電圧が高くならないという効果
がある。
できるとともに、埋込ツェナ・ダイオードをつくるため
に、特別なプロセス工程を必要とすることなく、該埋込
ツェナ・ダイオードの温度補償のために、別個の素子を
設ける必要がなく、動作電圧が高くならないという効果
がある。
第１図はこの発明の一実施例の構成を示す断面図、第２
図は第１図に示す実施例の等価回路を示す回路図、第３
図は従来の埋込ツェナ・ダイオードを使用した電源回路
の一例を示す回路図である。 10……Ｐ半導体基板、11……Ｎエピタキシヤル層、12…
…N+埋込層、13……P+アイソレーション領域、14,15…
…P+拡散層、16……N+拡散層、21……埋込ツェナ・ダイ
オード、22……縦型PNPトランジスタ、24……ピンチ抵
抗。
図は第１図に示す実施例の等価回路を示す回路図、第３
図は従来の埋込ツェナ・ダイオードを使用した電源回路
の一例を示す回路図である。 10……Ｐ半導体基板、11……Ｎエピタキシヤル層、12…
…N+埋込層、13……P+アイソレーション領域、14,15…
…P+拡散層、16……N+拡散層、21……埋込ツェナ・ダイ
オード、22……縦型PNPトランジスタ、24……ピンチ抵
抗。
Claims (1)
- 【請求項１】Ｐ半導体基板とＮエピタキシャル層の間の
Ｎ埋込層とＰアイソレーション領域とで形成した埋込ツ
ェナー・ダイオードと、前記アイソレーション領域で囲
まれたアイランド内に、第１のＰ拡散領域をエミッタ、
前記Ｐ半導体基板をコレクタ、前記Ｎエピタキシャル層
をベースとする縦型PNPトランジスタと、第２のＰ拡散
領域と前記Ｐ半導体基板との間の前記Ｎエピタキシャル
層で形成したピンチ抵抗とを備え、前記縦型PNPトラン
ジスタのベースを前記ピンチ抵抗を介して第１の電源に
接続するとともに前記埋込ツェナー・ダイオードのカソ
ードに接続し、エミッタを第２の電源に接続し、コレク
タ及び前記埋込ツェナー・ダイオードのアノードを接地
することを特徴とする電源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15067586A JPH07104743B2 (ja) | 1986-06-28 | 1986-06-28 | 電源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15067586A JPH07104743B2 (ja) | 1986-06-28 | 1986-06-28 | 電源回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS638810A JPS638810A (ja) | 1988-01-14 |
| JPH07104743B2 true JPH07104743B2 (ja) | 1995-11-13 |
Family
ID=15502014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15067586A Expired - Fee Related JPH07104743B2 (ja) | 1986-06-28 | 1986-06-28 | 電源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07104743B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2808981B1 (fr) | 2000-05-19 | 2002-12-13 | Oreal | Applicateur a ame non torsadee |
| JPWO2022030119A1 (ja) * | 2020-08-06 | 2022-02-10 |
-
1986
- 1986-06-28 JP JP15067586A patent/JPH07104743B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS638810A (ja) | 1988-01-14 |
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Legal Events
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