JPH0387031A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH0387031A JPH0387031A JP13349188A JP13349188A JPH0387031A JP H0387031 A JPH0387031 A JP H0387031A JP 13349188 A JP13349188 A JP 13349188A JP 13349188 A JP13349188 A JP 13349188A JP H0387031 A JPH0387031 A JP H0387031A
- Authority
- JP
- Japan
- Prior art keywords
- type
- epitaxial layer
- barrier diode
- npn transistor
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 230000004888 barrier function Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 abstract 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
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- 229920006395 saturated elastomer Polymers 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に高速スイッチング
特性を有するショットキー・クランプ型ＮＰＮ トラン
ジスタを含む半導体集積回路に関する。
特性を有するショットキー・クランプ型ＮＰＮ トラン
ジスタを含む半導体集積回路に関する。
従来、この種の半導体回路は第２図に示すような構成を
有していた。図中、１はシリコンからなるＰ型半導体基
板、２はＮ型高濃度埋込領域、３はＰ型絶縁領域、４は
Ｎ型エピタキシャル層、５はＰ型ベース領域、６はＮ型
エミッタ領域、７はＮ型コンタクト領域、８は酸化シリ
コン膜、９−１〜９−４は配線用アルミニウム膜であり
、Ｐ型ベース領域５及びＮ型エミッタ領域６で縦型ＮＰ
Ｎトランジスタを、又、配線用アルミニウム膜９−４の
直下には酸化シリコン膜８が存在せず、直接、配線用ア
ルミニウム膜９−４とＮ型エピタキシャル層が接触して
いるため、ショットキー・バリヤー・ダイオードを形成
している。
有していた。図中、１はシリコンからなるＰ型半導体基
板、２はＮ型高濃度埋込領域、３はＰ型絶縁領域、４は
Ｎ型エピタキシャル層、５はＰ型ベース領域、６はＮ型
エミッタ領域、７はＮ型コンタクト領域、８は酸化シリ
コン膜、９−１〜９−４は配線用アルミニウム膜であり
、Ｐ型ベース領域５及びＮ型エミッタ領域６で縦型ＮＰ
Ｎトランジスタを、又、配線用アルミニウム膜９−４の
直下には酸化シリコン膜８が存在せず、直接、配線用ア
ルミニウム膜９−４とＮ型エピタキシャル層が接触して
いるため、ショットキー・バリヤー・ダイオードを形成
している。
第３図は、第２図の半導体集積回路の等価回路図を示し
た図であり、縦型ＮＰＮトランジスタのコレクタ・ベー
ス間に、ショットキー・バリヤー・ダイオードを挿入し
ている。即ち、ＮＰＮトランジスタのコレクタにショッ
トキー・バリヤー・ダイオードのカソードを、エミッタ
にアノードを接続している。
た図であり、縦型ＮＰＮトランジスタのコレクタ・ベー
ス間に、ショットキー・バリヤー・ダイオードを挿入し
ている。即ち、ＮＰＮトランジスタのコレクタにショッ
トキー・バリヤー・ダイオードのカソードを、エミッタ
にアノードを接続している。
第３図に示した様に、ＮＰＮトランジスタのコレクタ・
ベース間にショットキー・バリヤー・ダイオードを挿入
することにより、ＮＰＮトランジスタが導通した際、コ
レクタ電圧が過剰に飽和状態にならない様、即ち、トラ
ンジスタが活性領域で動作する様にショットキー・バリ
ヤー・ダイオードによって、クランプされるために、Ｃ
−Ｂ接合に蓄積した電荷がショットキー・バリヤー・ダ
イオードで放電されることでスイッチング・スピードを
早くしている。
ベース間にショットキー・バリヤー・ダイオードを挿入
することにより、ＮＰＮトランジスタが導通した際、コ
レクタ電圧が過剰に飽和状態にならない様、即ち、トラ
ンジスタが活性領域で動作する様にショットキー・バリ
ヤー・ダイオードによって、クランプされるために、Ｃ
−Ｂ接合に蓄積した電荷がショットキー・バリヤー・ダ
イオードで放電されることでスイッチング・スピードを
早くしている。
上述した従来の半導体集積回路のショットキー・クラン
プ型ＮＰＮ トランジスタが活性領域で動作し高速のス
イッチング特性を有するためには、コレクタ・エミッタ
間電圧ＶＣＥが、ショットキー・バリヤー・・ダイオー
ドでクランプされる状態、即ち、 ＶＣＥ ＝ ＶＢＥ ＶＦ （１）Ｖ
ａｚ ： トランジスタのベース・エミッタ間順方
向電圧 ＶＦ ： ショットキー・バリヤー・ダイオードの順
方向電圧 と表わされる電圧が、トランジスタのコレクタ・エミッ
タ間の飽和電圧Ｖｃε（ＳＡＴ ）より、大きい場合に
限られる。
プ型ＮＰＮ トランジスタが活性領域で動作し高速のス
イッチング特性を有するためには、コレクタ・エミッタ
間電圧ＶＣＥが、ショットキー・バリヤー・・ダイオー
ドでクランプされる状態、即ち、 ＶＣＥ ＝ ＶＢＥ ＶＦ （１）Ｖ
ａｚ ： トランジスタのベース・エミッタ間順方
向電圧 ＶＦ ： ショットキー・バリヤー・ダイオードの順
方向電圧 と表わされる電圧が、トランジスタのコレクタ・エミッ
タ間の飽和電圧Ｖｃε（ＳＡＴ ）より、大きい場合に
限られる。
しかし、従来の半導体集積回路を接合温度の高い状態で
使用した場合、トランジスタのベース・エミッタ間順方
向電圧は負の温度係数を、又コレクタ・エミッタ間の飽
和電圧は正の温度係数を各々有しているため、コレクタ
・エミッタ間の飽和電圧の方が〈１）式で表される電圧
よりも大きくなり、ＮＰＮトランジスタが、飽和に近い
状態に追い込まれ、ベースに蓄積した電荷が増加し、ス
イッチング・スピードが遅くなるという欠点がある。
使用した場合、トランジスタのベース・エミッタ間順方
向電圧は負の温度係数を、又コレクタ・エミッタ間の飽
和電圧は正の温度係数を各々有しているため、コレクタ
・エミッタ間の飽和電圧の方が〈１）式で表される電圧
よりも大きくなり、ＮＰＮトランジスタが、飽和に近い
状態に追い込まれ、ベースに蓄積した電荷が増加し、ス
イッチング・スピードが遅くなるという欠点がある。
本発明の半導体集積回路は、Ｐ型半導体基板とその上に
設けられたＮ型エピタキシャル層との界面に選択的に設
けられたＮ型高濃度埋込領域を有する半導体チップに、
前記Ｎ型高濃度埋込領域をコレクタの一部として有する
縦型ＮＰＮトランジスタ及び前記Ｎ型エピタキシャル層
をカソードとして有するショットキー・バリヤー・ダイ
オードを形成してなるショットキー・クランプ型ＮＰＮ
トランジスタを含む半導体集積回路において、前記ショ
ットキー・バリヤー・ダイオード直下の前記Ｎ型エピタ
キシャル層の前記Ｐ型半導体基板との界面にＰ型埋込領
域が選択的に設けられているというものである。
設けられたＮ型エピタキシャル層との界面に選択的に設
けられたＮ型高濃度埋込領域を有する半導体チップに、
前記Ｎ型高濃度埋込領域をコレクタの一部として有する
縦型ＮＰＮトランジスタ及び前記Ｎ型エピタキシャル層
をカソードとして有するショットキー・バリヤー・ダイ
オードを形成してなるショットキー・クランプ型ＮＰＮ
トランジスタを含む半導体集積回路において、前記ショ
ットキー・バリヤー・ダイオード直下の前記Ｎ型エピタ
キシャル層の前記Ｐ型半導体基板との界面にＰ型埋込領
域が選択的に設けられているというものである。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す半導体チップの断面図
である。
である。
この実施例は、シリコンからなるＰ型半導体基板１とそ
の上に設けられたＮ型エピタキシャル層６との界面に選
択的に設けられたＮ型高濃度埋込領域２を有する半導体
チップに、Ｎ型高濃度埋込領域２をコレクタの一部とし
て有する縦型ＮＰＮトランジスタ及びＮ型エピタキシャ
ル層４をカソードとして有するショットキー・バリヤー
・ダイオードを形成してなるショットキー・クランプ型
ＮＰＮトランジスタを含む半導体集積回路において、前
述のショットキー・バリヤー・ダイオードの陽極Ａ直下
のＮ型エピタキシャル層のＰ型半導体基板１との界面に
Ｐ型埋込領域１ｏが選択的に設けられているというもの
である。
の上に設けられたＮ型エピタキシャル層６との界面に選
択的に設けられたＮ型高濃度埋込領域２を有する半導体
チップに、Ｎ型高濃度埋込領域２をコレクタの一部とし
て有する縦型ＮＰＮトランジスタ及びＮ型エピタキシャ
ル層４をカソードとして有するショットキー・バリヤー
・ダイオードを形成してなるショットキー・クランプ型
ＮＰＮトランジスタを含む半導体集積回路において、前
述のショットキー・バリヤー・ダイオードの陽極Ａ直下
のＮ型エピタキシャル層のＰ型半導体基板１との界面に
Ｐ型埋込領域１ｏが選択的に設けられているというもの
である。
従来例とのちがいは、ショットキー障壁電極（Ａ＞の直
下には、Ｎ型高濃度領域２がなく、その代りにＰ型埋込
領域１ｏがあるということである。
下には、Ｎ型高濃度領域２がなく、その代りにＰ型埋込
領域１ｏがあるということである。
この実施例を接合温度が高い状態で動作させた場合、前
述した様にＮＰＮ）ラジスタの飽和電圧が大きくなり、
前記（１〉式で決るコレクタ・工ミッタ間電圧よりも大
きくなることがある。従って、ＮＰＮトランジスタは、
飽和に近い状態となるため、動作時、ＮＰＮトランジス
タのベース・コレクタを各々エミッタ、ベースとし、Ｐ
型半導体基板をコレクタとするサブストレートＰＮＰ構
造の寄生トランジスタが発生する。かつ、前述した様に
、ショットキー・バリヤー・ダイオードの直下にはＰ型
窩濃度埋込領域１０を有しているため、寄生ＰＮＰトラ
ンジスタのｈＰＥは非常に大きくすることが出来る。従
って、ＮＰＮトランジスタのベースに流入したベース電
流のうちＰ型半導体基板へ分流する成分が寄生ＰＮＰト
ランジスタの高ｈＦＥの様に増大し、ＮＰＮトランジス
タの有効ベース電流成分は減少するため、ＮＰＮトラン
ジスタのコレクタ・ベース接合に蓄積される電荷量を減
少出来るので、接合温度が高い状態でも高速のスイッチ
ング特性が実現できる。
述した様にＮＰＮ）ラジスタの飽和電圧が大きくなり、
前記（１〉式で決るコレクタ・工ミッタ間電圧よりも大
きくなることがある。従って、ＮＰＮトランジスタは、
飽和に近い状態となるため、動作時、ＮＰＮトランジス
タのベース・コレクタを各々エミッタ、ベースとし、Ｐ
型半導体基板をコレクタとするサブストレートＰＮＰ構
造の寄生トランジスタが発生する。かつ、前述した様に
、ショットキー・バリヤー・ダイオードの直下にはＰ型
窩濃度埋込領域１０を有しているため、寄生ＰＮＰトラ
ンジスタのｈＰＥは非常に大きくすることが出来る。従
って、ＮＰＮトランジスタのベースに流入したベース電
流のうちＰ型半導体基板へ分流する成分が寄生ＰＮＰト
ランジスタの高ｈＦＥの様に増大し、ＮＰＮトランジス
タの有効ベース電流成分は減少するため、ＮＰＮトラン
ジスタのコレクタ・ベース接合に蓄積される電荷量を減
少出来るので、接合温度が高い状態でも高速のスイッチ
ング特性が実現できる。
以上説明した様に本発明は、ショットキー・バリヤー・
ダイオード直下のＰ型半導体基板とＮ型エピタキシャル
層間に、Ｐ型埋込領域を設けることにより、接合温度が
高い状態で動作し、ＮＰＮトラジスタが飽和に近い状態
になった時、ＮＰＮトラジスタのベース・コレクタ及び
Ｐ型半導体基板を各々エミッタ、ベース、コレクタとす
る寄生ＰＮＰトランジスタのｈＦＥを大きくすることが
できるため、ＮＰＮトランジスタの有効ベース電流成分
を減少できるため、ベース蓄積電荷を減少できるので、
高速のスイッチング特性を実現することができる効果が
ある。
ダイオード直下のＰ型半導体基板とＮ型エピタキシャル
層間に、Ｐ型埋込領域を設けることにより、接合温度が
高い状態で動作し、ＮＰＮトラジスタが飽和に近い状態
になった時、ＮＰＮトラジスタのベース・コレクタ及び
Ｐ型半導体基板を各々エミッタ、ベース、コレクタとす
る寄生ＰＮＰトランジスタのｈＦＥを大きくすることが
できるため、ＮＰＮトランジスタの有効ベース電流成分
を減少できるため、ベース蓄積電荷を減少できるので、
高速のスイッチング特性を実現することができる効果が
ある。
第１図は本発明の一実施例を示す半導体チップの断面図
、第２図は従来例を示す半導体チップの断面図、第３図
は一般に使われるショットキー・クランプ型ＮＰＮトラ
ンジスタの回路図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型高濃度埋込領域
、３・・・Ｐ型絶縁領域、４・・・Ｎ型エピタキシャル
層、５・・・Ｐ型ベース領域、６・・・Ｎ型エミッタ領
域、７・・・Ｎ型コンタクト領域、８・・・酸化シリコ
ン膜、９−１．９−３．９−４・・・配線用アルミニウ
ム膜、１０・・・Ｐ型埋込領域、Ａ・・・ショットキー
・バリヤー・ダイオードの陽極、Ｂ・・・ベース電極、
Ｃ・・・コレクタ電極、Ｅ・・・エミッタ電極、Ｋ・・
・ショット−・バリヤー・ダイオードのカソード電極。
、第２図は従来例を示す半導体チップの断面図、第３図
は一般に使われるショットキー・クランプ型ＮＰＮトラ
ンジスタの回路図である。 １・・・Ｐ型半導体基板、２・・・Ｎ型高濃度埋込領域
、３・・・Ｐ型絶縁領域、４・・・Ｎ型エピタキシャル
層、５・・・Ｐ型ベース領域、６・・・Ｎ型エミッタ領
域、７・・・Ｎ型コンタクト領域、８・・・酸化シリコ
ン膜、９−１．９−３．９−４・・・配線用アルミニウ
ム膜、１０・・・Ｐ型埋込領域、Ａ・・・ショットキー
・バリヤー・ダイオードの陽極、Ｂ・・・ベース電極、
Ｃ・・・コレクタ電極、Ｅ・・・エミッタ電極、Ｋ・・
・ショット−・バリヤー・ダイオードのカソード電極。
Claims (1)
- Ｐ型半導体基板とその上に設けられたＮ型エピタキシ
ャル層との界面に選択的に設けられたＮ型高濃度埋込領
域を有する半導体チップに、前記Ｎ型高濃度埋込領域を
コレクタの一部として有する縦型ＮＰＮトランジスタ及
び前記Ｎ型エピタキシャル層をカソードとして有するシ
ョットキー・バリヤー・ダイオードを形成してなるショ
ットキー・クランプ型ＮＰＮトランジスタを含む半導体
集積回路において、前記ショットキー・バリヤー・ダイ
オード直下の前記Ｎ型エピタキシャル層の前記Ｐ型半導
体基板との界面にＰ型埋込領域が選択的に設けられてい
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13349188A JPH0387031A (ja) | 1988-05-30 | 1988-05-30 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13349188A JPH0387031A (ja) | 1988-05-30 | 1988-05-30 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0387031A true JPH0387031A (ja) | 1991-04-11 |
Family
ID=15106011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13349188A Pending JPH0387031A (ja) | 1988-05-30 | 1988-05-30 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0387031A (ja) |
-
1988
- 1988-05-30 JP JP13349188A patent/JPH0387031A/ja active Pending
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