JPS58159346A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS58159346A JPS58159346A JP57043311A JP4331182A JPS58159346A JP S58159346 A JPS58159346 A JP S58159346A JP 57043311 A JP57043311 A JP 57043311A JP 4331182 A JP4331182 A JP 4331182A JP S58159346 A JPS58159346 A JP S58159346A
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- Japan
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
- H01L27/0823—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only including vertical bipolar transistors only
- H01L27/0825—Combination of vertical direct transistors of the same conductivity type having different characteristics,(e.g. Darlington transistors)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特性の異なるトランジスタによって構成さ
れる半導体集積回路装置、特にバイポーラ集積回路にお
いて、アナログ回路部とディジタル回路部を混載する１
：あた怪）１両者の特性を最適にする為の半導体集積回
路装置を提供するものである。
れる半導体集積回路装置、特にバイポーラ集積回路にお
いて、アナログ回路部とディジタル回路部を混載する１
：あた怪）１両者の特性を最適にする為の半導体集積回
路装置を提供するものである。
従来この種の半導体集積回路装置としては第１図に示す
ものがあった。図において■の部分がアナログ回路用ト
ランジスタの断面を示し、 （３０）の部分がディジタ
ル回路用トランジスタの断面を示してお４１ 、１１１
はコレクタ電極、（２１はベース電極。
ものがあった。図において■の部分がアナログ回路用ト
ランジスタの断面を示し、 （３０）の部分がディジタ
ル回路用トランジスタの断面を示してお４１ 、１１１
はコレクタ電極、（２１はベース電極。
（３）はエミッタ電極、（４）と（６１はＮ形エミッタ
拡散噛、１５１はＰ形ベース拡散鳩、（７）は前型エピ
タキシャル層、（８）はＮ型コレクタ埋込層、（９）は
Ｐ型分離層、 ＱＱはＰ型基板、 ｕｎはコレクタ電ｍ
、ｔｔａはベース電極、α３はエミッタ電極、ｆｉ４と
ｒｉｅはＮ型エミッタ拡散層、 （１５１はＰ型ベース
拡散層、ａ７１はＮ型エピタキシャル鳩、 （ｉｌｌは
Ｎ型コレクタ埋込層、鱈はショットキ接合部、 （４０
）は酸化膜等−二よる絶縁層、（５１） 、 （５２）
、 （５３）はＮ型エピタキシャル鴫内のバルク抵抗
を表わしている。
拡散噛、１５１はＰ形ベース拡散鳩、（７）は前型エピ
タキシャル層、（８）はＮ型コレクタ埋込層、（９）は
Ｐ型分離層、 ＱＱはＰ型基板、 ｕｎはコレクタ電ｍ
、ｔｔａはベース電極、α３はエミッタ電極、ｆｉ４と
ｒｉｅはＮ型エミッタ拡散層、 （１５１はＰ型ベース
拡散層、ａ７１はＮ型エピタキシャル鳩、 （ｉｌｌは
Ｎ型コレクタ埋込層、鱈はショットキ接合部、 （４０
）は酸化膜等−二よる絶縁層、（５１） 、 （５２）
、 （５３）はＮ型エピタキシャル鴫内のバルク抵抗
を表わしている。
次に動作について説明する。第１図において。
■の部分は通常のＮＰＮ）ランジス−タであ１）、（３
０）の部分は所蛸ショットキクランプダイオードを内蔵
するＮＰＮ トランジスタであり、このショットキダイ
オードはＮ型エピタキシャルｗａ鰭とベース電極α２の
接合部嘔：おいて構成されている。従ってこのダイオー
ドは１等価的にトランジスタのヘー スミ極にア／−Ｆ
をトランジスタのコレクタ電極＆二カソードを接続され
た形になってお１１ 、ベースに高レベル信号が入力さ
れて、コレクタ電位が下がＩＪ、トランジスタが飽和動
作領域になるのを防ぐ動作をしている。
０）の部分は所蛸ショットキクランプダイオードを内蔵
するＮＰＮ トランジスタであり、このショットキダイ
オードはＮ型エピタキシャルｗａ鰭とベース電極α２の
接合部嘔：おいて構成されている。従ってこのダイオー
ドは１等価的にトランジスタのヘー スミ極にア／−Ｆ
をトランジスタのコレクタ電極＆二カソードを接続され
た形になってお１１ 、ベースに高レベル信号が入力さ
れて、コレクタ電位が下がＩＪ、トランジスタが飽和動
作領域になるのを防ぐ動作をしている。
かかる構成においてはショットキダイオードのカンーＶ
側に直列抵抗（５２）が弁在し、トランジスタのコレク
タに直列抵抗（５３）が介在する為、トランジスタのコ
レクタ電位を完全−二ショットキダイオード電圧にてペ
ース電位にクランプすることは困難であ１１ 、直列抵
抗（５２）、 （５３）の値を下げる為に、Ｎ型エピタ
キシャル噛αＤを薄くするとアナログ部分■のトランジ
スタの耐圧が下が１）、同一チップ上でのアナログ部ト
ランジスタの性能を犠牲の特性を良くすることは困難で
あった。
側に直列抵抗（５２）が弁在し、トランジスタのコレク
タに直列抵抗（５３）が介在する為、トランジスタのコ
レクタ電位を完全−二ショットキダイオード電圧にてペ
ース電位にクランプすることは困難であ１１ 、直列抵
抗（５２）、 （５３）の値を下げる為に、Ｎ型エピタ
キシャル噛αＤを薄くするとアナログ部分■のトランジ
スタの耐圧が下が１）、同一チップ上でのアナログ部ト
ランジスタの性能を犠牲の特性を良くすることは困難で
あった。
この発明はかかる欠点を除去する為になされたもので、
アナログ部分等の他のトランジスタの特性を犠牲にする
ことなく、ディジタル部分等のトランジスタの特性（主
にトランジスタのクランプ、並びに飽和電圧）を良好に
する半導体集積回路装置を提供することを目的としてい
る。
アナログ部分等の他のトランジスタの特性を犠牲にする
ことなく、ディジタル部分等のトランジスタの特性（主
にトランジスタのクランプ、並びに飽和電圧）を良好に
する半導体集積回路装置を提供することを目的としてい
る。
つぎに、この発明の一実施例を図について説明する。第
２図において、 （３１）は第２のＮ型コレクタ埋込噛
で、 （３２）は第２のＰ型ベース拡散層であモ）、第
１図と同一符号の部分は、同一構成要素を示す。第２の
Ｎ型コレクタ埋込鳩（３１）はＮ型コレクタ埋込ＩＩＩ
（１８の上に重ねて拡散され、その不純物濃度はＮ型エ
ピタキシャル層顛のそれに比し高い値とすることによ昏
）１図中の抵抗（＋）１） 、 （５２） 、 （５３
）の値が小さくな１）、ディジタル回路部分のトランジ
スタ（３０）はりヨットキダイオードによ１）。
２図において、 （３１）は第２のＮ型コレクタ埋込噛
で、 （３２）は第２のＰ型ベース拡散層であモ）、第
１図と同一符号の部分は、同一構成要素を示す。第２の
Ｎ型コレクタ埋込鳩（３１）はＮ型コレクタ埋込ＩＩＩ
（１８の上に重ねて拡散され、その不純物濃度はＮ型エ
ピタキシャル層顛のそれに比し高い値とすることによ昏
）１図中の抵抗（＋）１） 、 （５２） 、 （５３
）の値が小さくな１）、ディジタル回路部分のトランジ
スタ（３０）はりヨットキダイオードによ１）。
よ昏）完全にクランプすることが出来るや父、抵抗（５
１）、 （５３）が小さくなることは、トランジスタ（
，３０）が導通時の導通抵抗を下げることが出来るので
、ディジタル回路素子として基本的に有利となる一第２
のＰ型ベース拡散層（３２）は、第１のベース拡散層α
りと同一部分に拡散され、不純物濃度。
１）、 （５３）が小さくなることは、トランジスタ（
，３０）が導通時の導通抵抗を下げることが出来るので
、ディジタル回路素子として基本的に有利となる一第２
のＰ型ベース拡散層（３２）は、第１のベース拡散層α
りと同一部分に拡散され、不純物濃度。
拡散深さ共（１９のそれよ１］大とすることによ１１１
図中の抵抗αＳの値をより小さくな１）、且つディジタ
ル回路部分の′トランジスタ（３ｏ）のｈＰＢを小さく
することが出来る。このとき、（３１）および（３２）
の拡散層は第２図から明らかな如く、ディジタル部分（
３０）にのみ存在し、アナログ部分■には存在しないの
で、アナログ部分のトランジスタの耐圧、ｈＦｉＡ等の
特性を全く損うことなく、ディジタル部のトランジスタ
の特性を向上させることが出来る。
図中の抵抗αＳの値をより小さくな１）、且つディジタ
ル回路部分の′トランジスタ（３ｏ）のｈＰＢを小さく
することが出来る。このとき、（３１）および（３２）
の拡散層は第２図から明らかな如く、ディジタル部分（
３０）にのみ存在し、アナログ部分■には存在しないの
で、アナログ部分のトランジスタの耐圧、ｈＦｉＡ等の
特性を全く損うことなく、ディジタル部のトランジスタ
の特性を向上させることが出来る。
なお、上記実施例ではアナログ部とディジタル部の各々
゛の特性向上について詠べたが、ディジタル部分をもた
ない半導体装置においても、特定部分のコレクターエミ
ッタ間の飽和電圧を下げたい場合、あ−るいはｈＦＥＣ
を下げたい場合には１本発明の技術が使えることは云う
迄もない。
゛の特性向上について詠べたが、ディジタル部分をもた
ない半導体装置においても、特定部分のコレクターエミ
ッタ間の飽和電圧を下げたい場合、あ−るいはｈＦＥＣ
を下げたい場合には１本発明の技術が使えることは云う
迄もない。
以上のように、この発明によれば、同一シリコン基板上
で、二種類の興なる特性のトランジスタが実現出来る為
、大集積回路、特にアナログ・ディジタル混載の半導体
装置の特性が安定に且つ。
で、二種類の興なる特性のトランジスタが実現出来る為
、大集積回路、特にアナログ・ディジタル混載の半導体
装置の特性が安定に且つ。
良好な特性で実現出来る効果がある。
第１図は従来の半導体集積回路装置を示す断面図、第２
図はこの発明の一実施例による半導体集積回路装置を示
す断面図である。 図中、（２１はアナログ回路部のトランジスタ、（３０
）はディジタル回路部トランジスタ、 １８１（１ｓは
第１のコレクタ埋め込み層、 （３１）は第２のコレク
タ埋め込み層、 ＋５１ａｓハ第１ノヘース拡散１１．
（３２）ハ＄２のペース拡散層である。 なお１図中同一符号は同一または相当部分を示す。 代理人 葛野信−
図はこの発明の一実施例による半導体集積回路装置を示
す断面図である。 図中、（２１はアナログ回路部のトランジスタ、（３０
）はディジタル回路部トランジスタ、 １８１（１ｓは
第１のコレクタ埋め込み層、 （３１）は第２のコレク
タ埋め込み層、 ＋５１ａｓハ第１ノヘース拡散１１．
（３２）ハ＄２のペース拡散層である。 なお１図中同一符号は同一または相当部分を示す。 代理人 葛野信−
Claims (1)
- 【特許請求の範囲】 （１１特性の異なるトランジスタによって構成される半
導体集積回路装置において、特定のトラ８ンジスタの第
１のコレクタ埋め込み噛の上に、はぼ同じ面積を有する
第２のコレクタ埋め込み−を形成することによ１１ 、
その部分のトランジスタのコレクターエミッタ間の飽和
抵抗を下げることを特徴とする半導体集積回路装置。 （２）ａ記特定のトランジスタの第１のベース拡散領域
に、第１のベース拡散よＩ）も不純物濃度の高く、拡散
深さの深い第２のベース拡散層を形成することによ１）
、その部分のトランジスタのｈＦＩ！を下げることを特
徴とする特許請求範囲第１項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043311A JPS58159346A (ja) | 1982-03-17 | 1982-03-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043311A JPS58159346A (ja) | 1982-03-17 | 1982-03-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58159346A true JPS58159346A (ja) | 1983-09-21 |
Family
ID=12660251
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043311A Pending JPS58159346A (ja) | 1982-03-17 | 1982-03-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789798A (en) * | 1995-06-02 | 1998-08-04 | Nec Corporation | Low noise propagation semiconductor device |
| DE10250204A1 (de) * | 2002-10-28 | 2004-05-13 | Infineon Technologies Ag | Verfahren zur Herstellung einer Transistorstruktur |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924080A (ja) * | 1972-06-26 | 1974-03-04 | ||
| JPS5160465A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | Handotaishusekikairosochi |
| JPS5411682A (en) * | 1977-06-28 | 1979-01-27 | Nec Corp | Semiconductor device |
-
1982
- 1982-03-17 JP JP57043311A patent/JPS58159346A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4924080A (ja) * | 1972-06-26 | 1974-03-04 | ||
| JPS5160465A (ja) * | 1974-11-25 | 1976-05-26 | Hitachi Ltd | Handotaishusekikairosochi |
| JPS5411682A (en) * | 1977-06-28 | 1979-01-27 | Nec Corp | Semiconductor device |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5789798A (en) * | 1995-06-02 | 1998-08-04 | Nec Corporation | Low noise propagation semiconductor device |
| DE10250204A1 (de) * | 2002-10-28 | 2004-05-13 | Infineon Technologies Ag | Verfahren zur Herstellung einer Transistorstruktur |
| DE10250204B4 (de) * | 2002-10-28 | 2008-04-30 | Infineon Technologies Ag | Verfahren zur Herstellung von Kollektorbereichen einer Transistorstruktur |
| US7371650B2 (en) | 2002-10-28 | 2008-05-13 | Infineon Technologies Ag | Method for producing a transistor structure |
| DE10250204B8 (de) * | 2002-10-28 | 2008-09-11 | Infineon Technologies Ag | Verfahren zur Herstellung von Kollektorbereichen einer Transistorstruktur |
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