JP2988000B2 - 絶縁ゲート型バイポーラトランジスタ - Google Patents
絶縁ゲート型バイポーラトランジスタInfo
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- 239000000758 substrate Substances 0.000 claims description 19
- 239000004065 semiconductor Substances 0.000 claims description 17
- 238000009792 diffusion process Methods 0.000 claims description 12
- 230000005684 electric field Effects 0.000 claims description 6
- 238000002347 injection Methods 0.000 description 12
- 239000007924 injection Substances 0.000 description 12
- 230000007423 decrease Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
Description
【０００１】
【産業上の利用分野】この発明は、絶縁ゲート型バイポ
ーラトランジスタに関するものである。
ーラトランジスタに関するものである。
【０００２】
【従来の技術】絶縁ゲート型バイポーラトランジスタ
（導電度変調型ＭＯＳＦＥＴ）において、特開平２−１
３８７７４号公報にはアノードショート構成にてターン
オフ時のスイッチング特性を改善する技術が開示されて
いる。これは、図１５に示すように、ドレイン層２６内
にドレイン領域とは導電型の異なる拡散層２７を形成
し、この拡散層２７にドレイン電極２８をコンタクトさ
せている。
（導電度変調型ＭＯＳＦＥＴ）において、特開平２−１
３８７７４号公報にはアノードショート構成にてターン
オフ時のスイッチング特性を改善する技術が開示されて
いる。これは、図１５に示すように、ドレイン層２６内
にドレイン領域とは導電型の異なる拡散層２７を形成
し、この拡散層２７にドレイン電極２８をコンタクトさ
せている。
【０００３】
【発明が解決しようとする課題】ところが、このように
すると、ドレイン層２６からベース層２９への正孔の注
入が抑制され、導電変調の効果が充分得られずオン電圧
が高くなってしまう。この発明の目的は、オン電圧を下
げたままで、ベース層に蓄積したキャリアを速やかに消
滅させてターンオフ時のスイッチング速度を速くするこ
とができる絶縁ゲート型バイポーラトランジスタを提供
することにある。
すると、ドレイン層２６からベース層２９への正孔の注
入が抑制され、導電変調の効果が充分得られずオン電圧
が高くなってしまう。この発明の目的は、オン電圧を下
げたままで、ベース層に蓄積したキャリアを速やかに消
滅させてターンオフ時のスイッチング速度を速くするこ
とができる絶縁ゲート型バイポーラトランジスタを提供
することにある。
【０００４】
【課題を解決するための手段】この発明は、半導体基板
と、前記半導体基板の表面に選択的に形成された第１導
電型のベース層と、前記ベース層の表面に選択的に形成
された第２導電型のソース層と、前記半導体基板の表面
に形成された第１導電型のドレイン層と、前記半導体基
板の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記ソース層とベース層に同時にコンタクトして配
設されたソース電極と、前記ドレイン層にコンタクトし
て配設されたドレイン電極とを有する絶縁ゲート型バイ
ポーラトランジスタにおいて、前記ベース層と前記ドレ
イン層との間の半導体基板の表面に、選択的に複数個の
第２導電型の拡散層を、所定距離だけ離間させ、かつ電
気的に接続して形成し、前記拡散層の一部に前記ドレイ
ン電極が抵抗を介してコンタクトしている絶縁ゲート型
バイポーラトランジスタをその要旨とするものである。
また、前記拡散層は、所定のジャンクション臨界電界と
なるように前記第１導電型のベース層に対して所定距離
だけ離間し、対向配置されている絶縁ゲートバイポーラ
トランジスタをその要旨とするものである。
と、前記半導体基板の表面に選択的に形成された第１導
電型のベース層と、前記ベース層の表面に選択的に形成
された第２導電型のソース層と、前記半導体基板の表面
に形成された第１導電型のドレイン層と、前記半導体基
板の表面にゲート絶縁膜を介して形成されたゲート電極
と、前記ソース層とベース層に同時にコンタクトして配
設されたソース電極と、前記ドレイン層にコンタクトし
て配設されたドレイン電極とを有する絶縁ゲート型バイ
ポーラトランジスタにおいて、前記ベース層と前記ドレ
イン層との間の半導体基板の表面に、選択的に複数個の
第２導電型の拡散層を、所定距離だけ離間させ、かつ電
気的に接続して形成し、前記拡散層の一部に前記ドレイ
ン電極が抵抗を介してコンタクトしている絶縁ゲート型
バイポーラトランジスタをその要旨とするものである。
また、前記拡散層は、所定のジャンクション臨界電界と
なるように前記第１導電型のベース層に対して所定距離
だけ離間し、対向配置されている絶縁ゲートバイポーラ
トランジスタをその要旨とするものである。
【０００５】
【作用】ターンオン時に、大電流が流れてベース層内の
キャリア密度がドレイン層の不純物濃度よりも大きくな
ると、ドレイン層の注入効率が低下するが、拡散層によ
り電子をドレインにバイパスする構造をもつため過剰に
キャリア密度が高くなることもなく、ドレイン層の注入
効果の低下が抑えられる。又、ターンオフ時に、ゲート
電極の下のチャネル領域の反転層が消失してソース層か
らの電子注入がなくなった状態で、素子内に蓄積された
電子は低注入になるまでベース層内の拡散層に排出さ
れ、正孔はベース層を通ってソース層に抜ける。よっ
て、短絡抵抗を介して蓄積キャリアの消失動作が行われ
ることになり、ターンオフ時のスイッチング速度は速い
ものとなる。
キャリア密度がドレイン層の不純物濃度よりも大きくな
ると、ドレイン層の注入効率が低下するが、拡散層によ
り電子をドレインにバイパスする構造をもつため過剰に
キャリア密度が高くなることもなく、ドレイン層の注入
効果の低下が抑えられる。又、ターンオフ時に、ゲート
電極の下のチャネル領域の反転層が消失してソース層か
らの電子注入がなくなった状態で、素子内に蓄積された
電子は低注入になるまでベース層内の拡散層に排出さ
れ、正孔はベース層を通ってソース層に抜ける。よっ
て、短絡抵抗を介して蓄積キャリアの消失動作が行われ
ることになり、ターンオフ時のスイッチング速度は速い
ものとなる。
【０００６】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図１は横型の絶縁ゲート型バイポー
ラトランジスタ（導電変調型ＭＯＳＦＥＴ）の平面図を
示し、図２には図１のＡ−Ａ断面を示す。図３は図１の
Ｂ−Ｂ断面を示す。
に従って説明する。図１は横型の絶縁ゲート型バイポー
ラトランジスタ（導電変調型ＭＯＳＦＥＴ）の平面図を
示し、図２には図１のＡ−Ａ断面を示す。図３は図１の
Ｂ−Ｂ断面を示す。
【０００７】ｎ+ 型のシリコン基板１上にエピタキャル
成長による高抵抗ｎ- 型ベース層２が形成され、半導体
基板を構成している。尚、シリコン基板１はｐ- 又はｐ
+ 型でもよい。ｎ- 型ベース層２の表面にはｐ型ベース
層３が形成され、その中に選択的にｎ + 型ソース層４が
形成されている。又、ｎ- 型ベース層２の表面にはｐ+
型ドレイン層５が形成されている。そして、ｐ型ベース
層３におけるｎ+ 型ソース層４とｎ- 型ベース層２に挟
まれた領域をチャネル領域６として、この上にゲート絶
縁膜７を介してゲート電極８が配置されている。ソース
電極９はｎ+型ソース層４とｐ型ベース層３に同時にコ
ンタクトするように配設され、ドレイン電極１０はｐ+
型ドレイン層５にコンタクトさせている。
成長による高抵抗ｎ- 型ベース層２が形成され、半導体
基板を構成している。尚、シリコン基板１はｐ- 又はｐ
+ 型でもよい。ｎ- 型ベース層２の表面にはｐ型ベース
層３が形成され、その中に選択的にｎ + 型ソース層４が
形成されている。又、ｎ- 型ベース層２の表面にはｐ+
型ドレイン層５が形成されている。そして、ｐ型ベース
層３におけるｎ+ 型ソース層４とｎ- 型ベース層２に挟
まれた領域をチャネル領域６として、この上にゲート絶
縁膜７を介してゲート電極８が配置されている。ソース
電極９はｎ+型ソース層４とｐ型ベース層３に同時にコ
ンタクトするように配設され、ドレイン電極１０はｐ+
型ドレイン層５にコンタクトさせている。
【０００８】又、ｎ- 型ベース層２の表面におけるｐ型
ベース層３とｐ+ 型ドレイン層５との間には島状の拡散
層としてのｎ+型バッファ層１１，１２，１３が一列に
選択的に形成されている。各ｎ+ 型バッファ層１１，１
２，１３は縦・横がＷ１，Ｗ２よりなる方形に形成さ
れ、ｐ型ベース層３から距離Ｌａだけ離間しているとと
もにｐ+ 型ドレイン層５から距離Ｌｂだけ離間してい
る。又、ｎ+ 型バッファ層１１と１２とは距離Ｌw1だけ
離間し、ｎ+ 型バッファ層１２と１３とは距離Ｌw2だけ
離間している。そして、各ｎ+ 型バッファ層１１，１
２，１３は配線材１４にて電気的に接続され、同電位と
なっている。
ベース層３とｐ+ 型ドレイン層５との間には島状の拡散
層としてのｎ+型バッファ層１１，１２，１３が一列に
選択的に形成されている。各ｎ+ 型バッファ層１１，１
２，１３は縦・横がＷ１，Ｗ２よりなる方形に形成さ
れ、ｐ型ベース層３から距離Ｌａだけ離間しているとと
もにｐ+ 型ドレイン層５から距離Ｌｂだけ離間してい
る。又、ｎ+ 型バッファ層１１と１２とは距離Ｌw1だけ
離間し、ｎ+ 型バッファ層１２と１３とは距離Ｌw2だけ
離間している。そして、各ｎ+ 型バッファ層１１，１
２，１３は配線材１４にて電気的に接続され、同電位と
なっている。
【０００９】さらに、ｎ- 型ベース層２の表面にはコン
タクト用ｎ+ 型層１５が形成され、コンタクト用ｎ+ 型
層１５はバルク抵抗１６にてｎ+ 型バッファ層１１，１
２，１３と接続されている（図３参照）。同バルク抵抗
１６はドレイン電極１０にて接続されている。つまり、
これらの配線されたｎ+ 型バッファ層１１，１２，１３
はｎ- 型ベース層２の広がりバルク抵抗１６を介して、
コンタクト用ｎ+ 層１５を経由してドレイン電極１０に
接続されている。
タクト用ｎ+ 型層１５が形成され、コンタクト用ｎ+ 型
層１５はバルク抵抗１６にてｎ+ 型バッファ層１１，１
２，１３と接続されている（図３参照）。同バルク抵抗
１６はドレイン電極１０にて接続されている。つまり、
これらの配線されたｎ+ 型バッファ層１１，１２，１３
はｎ- 型ベース層２の広がりバルク抵抗１６を介して、
コンタクト用ｎ+ 層１５を経由してドレイン電極１０に
接続されている。
【００１０】尚、ｎ+ 型バッファ層１１，１２，１３の
ｎ-型ベース層２への配設は、平面的にマスクパターン
で形成でき、ｎ+型バッファ層１１，１２，１３の面積
（＝Ｗ１・Ｗ２）及び距離Ｌb はキャリア排出能力に関
与するものである。又、ｎ+ 型バッファ層１１，１２，
１３の間隔Ｌw1，Ｌw2を適切にとることにより、ソース
からドレインへのキャリア導通路の妨げとならない。さ
らに、距離Ｌａは本素子の耐圧に関係するため、ＤーＳ
間耐圧設計によって決まるものである。
ｎ-型ベース層２への配設は、平面的にマスクパターン
で形成でき、ｎ+型バッファ層１１，１２，１３の面積
（＝Ｗ１・Ｗ２）及び距離Ｌb はキャリア排出能力に関
与するものである。又、ｎ+ 型バッファ層１１，１２，
１３の間隔Ｌw1，Ｌw2を適切にとることにより、ソース
からドレインへのキャリア導通路の妨げとならない。さ
らに、距離Ｌａは本素子の耐圧に関係するため、ＤーＳ
間耐圧設計によって決まるものである。
【００１１】次に、このように構成した絶縁ゲート型バ
イポーラトランジスタの作用を説明する。ターンオン動
作はゲート電極８にソース電極９に対して正のバイアス
を印加し、チャネル領域６を反転させソース電極９から
電子をｎ-型ベース層２に注入することにより行われ
る。そして、ｎ- 型ベース層２に注入された電子のうち
の一部は、選択的に形成されたｎ+ 型バッファ層１１，
１２，１３に流入し、残りはｐ+ 型ドレイン層５に注入
される。このｎ+ 型バッファ層１１，１２，１３に流入
した電子はバルク抵抗１６を介してドレイン電極１０へ
流れ、ｐ+ 型ドレイン層５に注入された電子は正孔のｎ
- 型ベース２への注入を引き起こす。これにより、ｎ-
型ベース層２内で導電変調が起こる。このとき、ｎ+ 型
バッファ層１１，１２，１３はｐ+型ドレイン層５から
は離れて配設され、又、バルク抵抗１６にて接続されて
いるため、電子電流が抵抗１６に流れればｎ+ 型バッフ
ァ層１１，１２，１３の電位がｐ+ 型ドレイン層５に対
して下がる。
イポーラトランジスタの作用を説明する。ターンオン動
作はゲート電極８にソース電極９に対して正のバイアス
を印加し、チャネル領域６を反転させソース電極９から
電子をｎ-型ベース層２に注入することにより行われ
る。そして、ｎ- 型ベース層２に注入された電子のうち
の一部は、選択的に形成されたｎ+ 型バッファ層１１，
１２，１３に流入し、残りはｐ+ 型ドレイン層５に注入
される。このｎ+ 型バッファ層１１，１２，１３に流入
した電子はバルク抵抗１６を介してドレイン電極１０へ
流れ、ｐ+ 型ドレイン層５に注入された電子は正孔のｎ
- 型ベース２への注入を引き起こす。これにより、ｎ-
型ベース層２内で導電変調が起こる。このとき、ｎ+ 型
バッファ層１１，１２，１３はｐ+型ドレイン層５から
は離れて配設され、又、バルク抵抗１６にて接続されて
いるため、電子電流が抵抗１６に流れればｎ+ 型バッフ
ァ層１１，１２，１３の電位がｐ+ 型ドレイン層５に対
して下がる。
【００１２】通常、大電流が流れて、ｎ- 型ベース層２
内のキャリア密度がｐ+ 型ドレイン層５の不純物濃度よ
りも大きくなると、ｐ+ 型ドレイン層５の注入効率が低
下するが、ｎ+ 型バッファ層１１，１２，１３により電
子をドレインにバイパスする構造をもつため過剰にキャ
リア密度が高くなることもなく、ｐ+ 型ドレイン層５の
注入効果の低下を抑える。このことは、ｐ+ 型ドレイン
層５〜ｎ- 型ベース層２〜ｐ型ベース層３からなるｐｎ
ｐトランジスタの電流利得を零とするアノード・ショー
ト構造とは異なり、図４に示すように、電子電流がバル
ク抵抗１６に流れｐｎｐトランジスタＴr1のエミッタ
（ｐ+ 型ドレイン層５）〜ベース（ｎ- 型ベース層２）
の間にバイアス抵抗Ｒをもった構造をなしていることと
なる。
内のキャリア密度がｐ+ 型ドレイン層５の不純物濃度よ
りも大きくなると、ｐ+ 型ドレイン層５の注入効率が低
下するが、ｎ+ 型バッファ層１１，１２，１３により電
子をドレインにバイパスする構造をもつため過剰にキャ
リア密度が高くなることもなく、ｐ+ 型ドレイン層５の
注入効果の低下を抑える。このことは、ｐ+ 型ドレイン
層５〜ｎ- 型ベース層２〜ｐ型ベース層３からなるｐｎ
ｐトランジスタの電流利得を零とするアノード・ショー
ト構造とは異なり、図４に示すように、電子電流がバル
ク抵抗１６に流れｐｎｐトランジスタＴr1のエミッタ
（ｐ+ 型ドレイン層５）〜ベース（ｎ- 型ベース層２）
の間にバイアス抵抗Ｒをもった構造をなしていることと
なる。
【００１３】一方、ターンオフ動作は、ゲート電極８に
負バイアス又は零バイアスを与えることにより行われ
る。これにより、ゲート電極８下のチャネル領域６の反
転層が消失してｎ + 型ソース層４からの電子注入がなく
なる。この状態で、素子内に蓄積された電子は低注入に
なるまではｎ-型ベース層２内のｎ+型バッファ層１１，
１２，１３に排出され、正孔はｐ型ベース層３を通って
ソース電極９に抜ける。即ち、先述のｐｎｐトランジス
タTr1のベース・エミッタ間の短絡抵抗Ｒを介して蓄積
キャリアの消失動作が行われることになり、ターンオフ
時のスイッチング速度は速いものとなる。
負バイアス又は零バイアスを与えることにより行われ
る。これにより、ゲート電極８下のチャネル領域６の反
転層が消失してｎ + 型ソース層４からの電子注入がなく
なる。この状態で、素子内に蓄積された電子は低注入に
なるまではｎ-型ベース層２内のｎ+型バッファ層１１，
１２，１３に排出され、正孔はｐ型ベース層３を通って
ソース電極９に抜ける。即ち、先述のｐｎｐトランジス
タTr1のベース・エミッタ間の短絡抵抗Ｒを介して蓄積
キャリアの消失動作が行われることになり、ターンオフ
時のスイッチング速度は速いものとなる。
【００１４】このように本実施例では、横型の絶縁ゲー
ト型バイポーラトランジスタにおいてｐ型ベース層３と
ｐ+型ドレイン層５との間を半導体基板の表面に、選択
的にｎ+型バッファ層１１，１２，１３を形成して、こ
のｎ+型バッファ層１１，１２，１３にドレイン電極１
０を抵抗１６を介してコンタクトした。その結果、ター
ンオン時に、大電流が流れてｎ-型ベース層２内のキャ
リア密度がｐ+型ドレイン層５の不純物濃度よりも大き
くなるとｐ+型ドレイン層の注入効率が低下するが、ｎ+
型バッファ層１１，１２，１３により電子をドレインに
バイパスする構造をもつため過剰にキャリア密度が高く
なることもなく、ｐ+型ドレイン層５の注入効果の低下
が抑えられる。又、ターンオフ時にゲート電極８下のチ
ャネル領域６の反転層が消失してｎ + 型ソース層４から
の電子注入がなくなった状態で、素子内に蓄積された電
子は低注入になるまでｎ-型ベース層２内のｎ+型バッフ
ァ層１１，１２，１３に排出され、正孔はｐ型ベース層
３を通ってｎ+型ソース層４に抜ける。つまり、短絡抵
抗１６を介して蓄積キャリアの消失動作が行われること
になり、ターンオフ時のスイッチング速度は速いものと
なる。
ト型バイポーラトランジスタにおいてｐ型ベース層３と
ｐ+型ドレイン層５との間を半導体基板の表面に、選択
的にｎ+型バッファ層１１，１２，１３を形成して、こ
のｎ+型バッファ層１１，１２，１３にドレイン電極１
０を抵抗１６を介してコンタクトした。その結果、ター
ンオン時に、大電流が流れてｎ-型ベース層２内のキャ
リア密度がｐ+型ドレイン層５の不純物濃度よりも大き
くなるとｐ+型ドレイン層の注入効率が低下するが、ｎ+
型バッファ層１１，１２，１３により電子をドレインに
バイパスする構造をもつため過剰にキャリア密度が高く
なることもなく、ｐ+型ドレイン層５の注入効果の低下
が抑えられる。又、ターンオフ時にゲート電極８下のチ
ャネル領域６の反転層が消失してｎ + 型ソース層４から
の電子注入がなくなった状態で、素子内に蓄積された電
子は低注入になるまでｎ-型ベース層２内のｎ+型バッフ
ァ層１１，１２，１３に排出され、正孔はｐ型ベース層
３を通ってｎ+型ソース層４に抜ける。つまり、短絡抵
抗１６を介して蓄積キャリアの消失動作が行われること
になり、ターンオフ時のスイッチング速度は速いものと
なる。
【００１５】尚、この発明は上記実施例に限定されるも
のではなく、例えば、図５，６のように実施してもよ
い。つまり、ｎ+ 型バッファ層１７がｐ型ベース層３
（ｎ+ 型ソース層４、ゲート電極８の無い部分）から距
離Ｌをもって対向配置されている。そして、ｎ+ 型バッ
ファ層１７はｎ+ 型バッファ層１１，１２，１３と同電
位となるように配線されている。
のではなく、例えば、図５，６のように実施してもよ
い。つまり、ｎ+ 型バッファ層１７がｐ型ベース層３
（ｎ+ 型ソース層４、ゲート電極８の無い部分）から距
離Ｌをもって対向配置されている。そして、ｎ+ 型バッ
ファ層１７はｎ+ 型バッファ層１１，１２，１３と同電
位となるように配線されている。
【００１６】そして、ゲート電極８に負バイアスまたは
零バイアスを与え、トランジスタをオフにしドレイン電
極１０の電位をソース電極９に対して上昇させていく
と、図７に示すように、ｐ型ベース層３とｎ- 型ベース
層２に外部電界を打ち消すように空乏層が広がる。この
時、ドレイン・ソース間電位が上昇すると、空乏層がｎ
- 型ベース層２中を広がるが、図８に示すように、ｎ+
型バッファ層１７が存在すると、ｎ+ 型バッファ層１７
にて空乏層の広がりが抑えられ、ｐ型ベース層３とｎ-
型ベース層２とのジャンクション臨界電界Ｅｃを越える
と、そのジャンクションはブレイクダウンする。ブレイ
クダウン電流は、抵抗１６を通してドレインからソース
側に流れるため、ｎ+ 型バッファ層１７の電位はドレイ
ンに対して低いものとなる。このようにして、ｎ+ 型バ
ッファ層１７の配置位置（Ｌ寸法の調整）によりブレイ
クダウン電圧を適宜調整できることとなる。尚、ｎ+ 型
バッファ層１７は配線にてｎ+ 型バッファ層１１〜１３
に接続されているためｐ型ドレインとｎ- ベース層を順
方向にバイアスする。
零バイアスを与え、トランジスタをオフにしドレイン電
極１０の電位をソース電極９に対して上昇させていく
と、図７に示すように、ｐ型ベース層３とｎ- 型ベース
層２に外部電界を打ち消すように空乏層が広がる。この
時、ドレイン・ソース間電位が上昇すると、空乏層がｎ
- 型ベース層２中を広がるが、図８に示すように、ｎ+
型バッファ層１７が存在すると、ｎ+ 型バッファ層１７
にて空乏層の広がりが抑えられ、ｐ型ベース層３とｎ-
型ベース層２とのジャンクション臨界電界Ｅｃを越える
と、そのジャンクションはブレイクダウンする。ブレイ
クダウン電流は、抵抗１６を通してドレインからソース
側に流れるため、ｎ+ 型バッファ層１７の電位はドレイ
ンに対して低いものとなる。このようにして、ｎ+ 型バ
ッファ層１７の配置位置（Ｌ寸法の調整）によりブレイ
クダウン電圧を適宜調整できることとなる。尚、ｎ+ 型
バッファ層１７は配線にてｎ+ 型バッファ層１１〜１３
に接続されているためｐ型ドレインとｎ- ベース層を順
方向にバイアスする。
【００１７】このことを等価回路で示すと、図９にな
る。即ち、ＤーＳ間の電位クランプ回路となる。又、電
位クランプ回路において、あくまでも基準電圧はツェナ
ダイオード部分Ｄz であり、主たるクランプ回路はｐ+
型ドレイン層５とｎ- 型ベース層２とｐ型ベース層３か
らなるｐｎｐトランジスタＴr1のため、抵抗Ｒにかかる
負荷は小さい。
る。即ち、ＤーＳ間の電位クランプ回路となる。又、電
位クランプ回路において、あくまでも基準電圧はツェナ
ダイオード部分Ｄz であり、主たるクランプ回路はｐ+
型ドレイン層５とｎ- 型ベース層２とｐ型ベース層３か
らなるｐｎｐトランジスタＴr1のため、抵抗Ｒにかかる
負荷は小さい。
【００１８】又、他の態様としては、図１０に示すよう
に、ｎ+ 型バッファ層１７，１８，１９の形状は矩形と
ならなくても円形等でもよい。又、図１０においては、
ｎ+ 型ソース層４からｎ- 型ベース層２に注入された電
子のうち、チャネル外部へ流出しようとしたものを捕獲
するようにｎ+ 型バッファ層２０，２１を配設してい
る。
に、ｎ+ 型バッファ層１７，１８，１９の形状は矩形と
ならなくても円形等でもよい。又、図１０においては、
ｎ+ 型ソース層４からｎ- 型ベース層２に注入された電
子のうち、チャネル外部へ流出しようとしたものを捕獲
するようにｎ+ 型バッファ層２０，２１を配設してい
る。
【００１９】さらに、図１１に示すように、ｎ- 型バッ
ファ層２２は列状に並んでなくてもよく、ｎ- 型ベース
層２にｎ+ 型バッファ層２２をランダムに配設し、キャ
リアの抜き取り効率を高めてもよい。さらには、ｎ+ 型
バッファ層からドレイン電極には、抵抗を介して接続さ
れるが、その抵抗の形成方法として、図１２に示すよう
に、ｎ+ 型バッファ層２３を利用したり、図１３に示す
ように、ポリシリコン抵抗２４を利用したり、図１４に
示すように、外部抵抗２５によってもよい。
ファ層２２は列状に並んでなくてもよく、ｎ- 型ベース
層２にｎ+ 型バッファ層２２をランダムに配設し、キャ
リアの抜き取り効率を高めてもよい。さらには、ｎ+ 型
バッファ層からドレイン電極には、抵抗を介して接続さ
れるが、その抵抗の形成方法として、図１２に示すよう
に、ｎ+ 型バッファ層２３を利用したり、図１３に示す
ように、ポリシリコン抵抗２４を利用したり、図１４に
示すように、外部抵抗２５によってもよい。
【００２０】
【発明の効果】以上詳述したようにこの発明によれば、
オン電圧を下げたままで、ベース層に蓄積したキャリア
を速やかに消滅させてターンオフ時のスイッチング速度
を速くすることができる優れた効果を発揮する。
オン電圧を下げたままで、ベース層に蓄積したキャリア
を速やかに消滅させてターンオフ時のスイッチング速度
を速くすることができる優れた効果を発揮する。
【図１】実施例の絶縁ゲート型バイポーラトランジスタ
の平面図である。
の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】実施例の絶縁ゲート型バイポーラトランジスタ
の等価回路である。
の等価回路である。
【図５】別例の絶縁ゲート型バイポーラトランジスタの
平面図である。
平面図である。
【図６】図５のＣ−Ｃ断面図である。
【図７】電界の広がりを説明するための図である。
【図８】電界の広がりを説明するための図である。
【図９】別例の絶縁ゲート型バイポーラトランジスタの
等価回路である。
等価回路である。
【図１０】他の別例の絶縁ゲート型バイポーラトランジ
スタの平面図である。
スタの平面図である。
【図１１】他の別例の絶縁ゲート型バイポーラトランジ
スタの平面図である。
スタの平面図である。
【図１２】抵抗の配置構造を示す断面図である。
【図１３】抵抗の配置構造を示す断面図である。
【図１４】抵抗の配置構造を示す断面図である。
【図１５】従来の絶縁ゲート型バイポーラトランジスタ
の平面図である。
の平面図である。
１ 半導体基板を構成するシリコン基板 ２ 半導体基板を構成するｎ- 型ベース層 ３ ｐ型ベース層 ４ ｎ+ 型ソース層 ５ ｐ+ 型ドレイン層 ７ ゲート絶縁膜 ８ ゲート電極 ９ ソース電極 １０ ドレイン電極 １１ 拡散層としてのｎ+ 型バッファ層 １２ 拡散層としてのｎ+ 型バッファ層 １３ 拡散層としてのｎ+ 型バッファ層 １６ バルク抵抗
Claims (2)
- 【請求項１】 半導体基板と、 前記半導体基板の表面に選択的に形成された第１導電型
のベース層と、 前記ベース層の表面に選択的に形成された第２導電型の
ソース層と、 前記半導体基板の表面に形成された第１導電型のドレイ
ン層と、 前記半導体基板の表面にゲート絶縁膜を介して形成され
たゲート電極と、 前記ソース層とベース層に同時にコンタクトして配設さ
れたソース電極と、 前記ドレイン層にコンタクトして配設されたドレイン電
極とを有する絶縁ゲート型バイポーラトランジスタにお
いて、 前記ベース層と前記ドレイン層との間の半導体基板の表
面に、選択的に複数個の第２導電型の拡散層を、所定距
離だけ離間させ、かつ電気的に接続して形成し、前記 拡散層の一部に前記ドレイン電極が抵抗を介してコ
ンタクトしていることを特徴とする絶縁ゲート型バイポ
ーラトランジスタ。 - 【請求項２】 前記拡散層は、所定のジャンクション臨
界電界となるように前記第１導電型のベース層に対して
所定距離だけ離間し、対向配置されていることを特徴と
する請求項１に記載の絶縁ゲートバイポーラトランジス
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116317A JP2988000B2 (ja) | 1991-05-21 | 1991-05-21 | 絶縁ゲート型バイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3116317A JP2988000B2 (ja) | 1991-05-21 | 1991-05-21 | 絶縁ゲート型バイポーラトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04343475A JPH04343475A (ja) | 1992-11-30 |
| JP2988000B2 true JP2988000B2 (ja) | 1999-12-06 |
Family
ID=14683998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3116317A Expired - Lifetime JP2988000B2 (ja) | 1991-05-21 | 1991-05-21 | 絶縁ゲート型バイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2988000B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005136208A (ja) * | 2003-10-30 | 2005-05-26 | Matsushita Electric Ind Co Ltd | 半導体装置 |
-
1991
- 1991-05-21 JP JP3116317A patent/JP2988000B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04343475A (ja) | 1992-11-30 |
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