JPS61110456A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61110456A JPS61110456A JP59232041A JP23204184A JPS61110456A JP S61110456 A JPS61110456 A JP S61110456A JP 59232041 A JP59232041 A JP 59232041A JP 23204184 A JP23204184 A JP 23204184A JP S61110456 A JPS61110456 A JP S61110456A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- base
- transistors
- terminal
- emitters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/10—SRAM devices comprising bipolar components
Landscapes
- Bipolar Integrated Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はモノリシック集積回路化された半導体装置に
関し、特にＮＰＮ）ランジスタを用いた差動増幅回路の
入力信号振幅電圧の制限回路に関するものである。
関し、特にＮＰＮ）ランジスタを用いた差動増幅回路の
入力信号振幅電圧の制限回路に関するものである。
第３図は従来のこの種の半導体装置の基本回路を示し、
これはＰＮＰ ）ランジスタ１及び２によって構成され
るカレントミラー（電流反転）回路を負荷とする、一対
のＮＰＮ）ランジスタ３及び４からなる差動増幅回路の
基本回路である０図において、１３は電源端子、１０及
び１１は差動入力端子、１２は出力端子、５はトランジ
スタ３及び４の共通エミッタと接地間に設けられた定電
流源である。
これはＰＮＰ ）ランジスタ１及び２によって構成され
るカレントミラー（電流反転）回路を負荷とする、一対
のＮＰＮ）ランジスタ３及び４からなる差動増幅回路の
基本回路である０図において、１３は電源端子、１０及
び１１は差動入力端子、１２は出力端子、５はトランジ
スタ３及び４の共通エミッタと接地間に設けられた定電
流源である。
第４図は従来の半導体装置の回路構成を示し、これは上
記第３図の基本回路に、トランジスタ３及び４のベース
入力端子間に互いに逆方向になるように並列接続したダ
イオード６及び７を付加し、その順方向電圧降下によっ
て入力電圧を制限しようとしたものである。
記第３図の基本回路に、トランジスタ３及び４のベース
入力端子間に互いに逆方向になるように並列接続したダ
イオード６及び７を付加し、その順方向電圧降下によっ
て入力電圧を制限しようとしたものである。
第４図において、一対のダイオード６及び７による入力
電圧制限回路はトランジスタ３及び４のベース端子１０
及び１１に印加される電圧振幅をダイオードの順方向電
圧降下、即ち約０．７ｖ以下に制限する。
電圧制限回路はトランジスタ３及び４のベース端子１０
及び１１に印加される電圧振幅をダイオードの順方向電
圧降下、即ち約０．７ｖ以下に制限する。
ここでもし、上記ダイオード６．７を持たない第３ｖｌ
！Ｊの基本回路をそのまま用いたとすると、入力端子間
、即ち端子１０及び１１の間に印加される電圧がトラン
ジスタ３または４のベース・エミッタ間の逆方向耐圧又
は逆方向降伏電圧（約ＴＶ）を越えるような場合、端子
１０から端子１１へあるいは端子１１から端子１０へ降
伏電流が流れることがあり得る。トランジスタのベース
・エミッタ間にその逆方向降伏電圧以上の電圧を印加し
、降伏電流が一度流れると、接合の破壊等に至らない場
合でもそのトランジスタの電流利得を劣化させることは
良く知られている。そこでこれを避けるために、例えば
第４図のように入力端子１０及び１１間にダイオードに
よる電圧制限回路を設けて回路を保護することが一般に
良く行なわれている。
！Ｊの基本回路をそのまま用いたとすると、入力端子間
、即ち端子１０及び１１の間に印加される電圧がトラン
ジスタ３または４のベース・エミッタ間の逆方向耐圧又
は逆方向降伏電圧（約ＴＶ）を越えるような場合、端子
１０から端子１１へあるいは端子１１から端子１０へ降
伏電流が流れることがあり得る。トランジスタのベース
・エミッタ間にその逆方向降伏電圧以上の電圧を印加し
、降伏電流が一度流れると、接合の破壊等に至らない場
合でもそのトランジスタの電流利得を劣化させることは
良く知られている。そこでこれを避けるために、例えば
第４図のように入力端子１０及び１１間にダイオードに
よる電圧制限回路を設けて回路を保護することが一般に
良く行なわれている。
しかるに、モノリシック集積回路においては素子数の増
大は、直ちにグイサイズの増大となり、製造コストを上
昇させる原因となる。従って素子数の増大によるグイサ
イズの増大をさけるため、例えば第４図のダイオードを
充分大きな形状とすることができず、充分な振幅制限効
果が得られない場合があった。
大は、直ちにグイサイズの増大となり、製造コストを上
昇させる原因となる。従って素子数の増大によるグイサ
イズの増大をさけるため、例えば第４図のダイオードを
充分大きな形状とすることができず、充分な振幅制限効
果が得られない場合があった。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、入力振幅制限面、路を設けたこ
とによるサイズの増大を極少に抑えることができる半導
体装置を得ることを目的としている。
ためになされたもので、入力振幅制限面、路を設けたこ
とによるサイズの増大を極少に抑えることができる半導
体装置を得ることを目的としている。
（問題点を解決するための手段）
この発明に係る半導体装置は、各差動トランジスタのベ
ース領域内に２つのエミッタを設け、このうち共通接続
しない方のエミッタを他方の差動トランジスタのベース
に接続するようにしたものである。
ース領域内に２つのエミッタを設け、このうち共通接続
しない方のエミッタを他方の差動トランジスタのベース
に接続するようにしたものである。
この発明においては差動トランジスタのベース領域内に
２つのエミッタが設けられ、このうちの一方のエミッタ
がダイオードとして機能するから入力電圧振幅制限回路
を保護すべきトランジスタの内に組込んでいることとな
る。
２つのエミッタが設けられ、このうちの一方のエミッタ
がダイオードとして機能するから入力電圧振幅制限回路
を保護すべきトランジスタの内に組込んでいることとな
る。
以下、この発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の回路構成
を示す０図において、第３図と同−符号続され、他方は
もう一方のトランジスタのベースに接続されたＮＰＮ型
の差動トランジスタであり、このベースに接続されてい
るエミッタのベース・エミッタ接合が第４図のダイオー
ド６又は７と同じ機能を果たすのである。
を示す０図において、第３図と同−符号続され、他方は
もう一方のトランジスタのベースに接続されたＮＰＮ型
の差動トランジスタであり、このベースに接続されてい
るエミッタのベース・エミッタ接合が第４図のダイオー
ド６又は７と同じ機能を果たすのである。
第２図はモノリシック集積回路構成による本実施例装置
の断面を示し、これは基板１４の上にエピタキシャル層
１７を形成し、その中にトランジスタを形成する通常の
集積回路であり、図において、１５はＰ型分離拡散層、
１６及び１６′はＮ型コレクタ埋込層、１７及び１７′
はコレクタ層Ｎ型コレクタ電極取り出し用拡散層、２０
及び２０′はＮ型エミ、ツタ拡散層（Ｎ型導電層）であ
る。
の断面を示し、これは基板１４の上にエピタキシャル層
１７を形成し、その中にトランジスタを形成する通常の
集積回路であり、図において、１５はＰ型分離拡散層、
１６及び１６′はＮ型コレクタ埋込層、１７及び１７′
はコレクタ層Ｎ型コレクタ電極取り出し用拡散層、２０
及び２０′はＮ型エミ、ツタ拡散層（Ｎ型導電層）であ
る。
ここでエミツタ層２０及び２０１は１つのベース層に各
々独立して２つずつ設けられており、これがトランジス
タ８及び９の２つのエミッタに相当する０通常これらの
各トランジスタの領域は電極を取りつけられ、金属配線
により取り出される。
々独立して２つずつ設けられており、これがトランジス
タ８及び９の２つのエミッタに相当する０通常これらの
各トランジスタの領域は電極を取りつけられ、金属配線
により取り出される。
即ち、１０及び１１はそれぞれトランジスタ８及び９の
ベース、２３はトランジスタ８及び９の共通エミッタ、
２１及び２２はそれぞれトランジスタ８及び９のコレク
タである。
ベース、２３はトランジスタ８及び９の共通エミッタ、
２１及び２２はそれぞれトランジスタ８及び９のコレク
タである。
次に第１図を用いて動作について説明する。
端子１０が端子１１より高い電位になるとトランジスタ
８が導通する。さらに両者の電位差が大きくなり約０．
６ｖを越えようとすると、トランジスタ９のベースに接
続されたトランジスタ８のエミッタにも電流が流れるた
め、端子１１の電位が上昇し、該両端子１０．１１間の
電位差が約０．６■に保持される。これによってトラン
ジスタ８及び９のベース・エミッタ間の接続に過大な電
位差が印加されることはなく、降伏電圧を越えることが
防止される。
８が導通する。さらに両者の電位差が大きくなり約０．
６ｖを越えようとすると、トランジスタ９のベースに接
続されたトランジスタ８のエミッタにも電流が流れるた
め、端子１１の電位が上昇し、該両端子１０．１１間の
電位差が約０．６■に保持される。これによってトラン
ジスタ８及び９のベース・エミッタ間の接続に過大な電
位差が印加されることはなく、降伏電圧を越えることが
防止される。
また第２図に示したように、この入力電圧制限回路は、
トランジスタ８と９の中に作り込まれているので、この
制限回路を付加したことによるグイサイズの増大は極力
抑えられる。
トランジスタ８と９の中に作り込まれているので、この
制限回路を付加したことによるグイサイズの増大は極力
抑えられる。
の原因となる過大電圧の印加から素子を保護する電圧制
限回路を、保護されるべきトランジスタの中に組み込む
ように構成したので、グイサイズの増大が極少に抑えら
れ、装置が安価にでき、しかも信頼性の向上が図れる効
果がある。
限回路を、保護されるべきトランジスタの中に組み込む
ように構成したので、グイサイズの増大が極少に抑えら
れ、装置が安価にでき、しかも信頼性の向上が図れる効
果がある。
第１図はこの発明の一実施例による半導体装置の回路図
、第２図は第１図の装置の断面図、第３図は従来の半導
体装置の基本回路構成を示す図、第４図は従来の半導体
装置を示す回路図である。 図において、８．９は差動トランジスタ、１７゜１７′
はＮ型エピタキシャル層、１８．１８°はＰ型ベース拡
散層（Ｐ型導電層）、２０．２０’はＮ型エミフタ拡散
層（Ｎ型導電層）、１０．１１はベース（差動入力端子
）、２３は共通接続されたエミッタである。 代理人 弁理士 早 瀬 憲 − 第１図 第２図 ２３：共遼撞季を３載たエミｔヲ 第３図 第４図
、第２図は第１図の装置の断面図、第３図は従来の半導
体装置の基本回路構成を示す図、第４図は従来の半導体
装置を示す回路図である。 図において、８．９は差動トランジスタ、１７゜１７′
はＮ型エピタキシャル層、１８．１８°はＰ型ベース拡
散層（Ｐ型導電層）、２０．２０’はＮ型エミフタ拡散
層（Ｎ型導電層）、１０．１１はベース（差動入力端子
）、２３は共通接続されたエミッタである。 代理人 弁理士 早 瀬 憲 − 第１図 第２図 ２３：共遼撞季を３載たエミｔヲ 第３図 第４図
Claims (1)
- （１）差動構成回路を有する半導体装置であって、Ｎ型
エピタキシャル層をコレクタとし、その内に形成された
Ｐ型導電層をベースとし、このベース領域内に互いに独
立した２つのＮ型導電層を形成してマルチエミッタとし
たモノリシック集積回路構造の１対のＮＰＮ型の差動ト
ランジスタを備え、該各トランジスタのエミッタの一方
を共通接続し該各トランジスタのエミッタの他方はそれ
ぞれ他方のトランジスタのベースに接続しそれぞれのト
ランジスタのベース端子を差動入力端子に接続してなる
ことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232041A JPS61110456A (ja) | 1984-11-02 | 1984-11-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59232041A JPS61110456A (ja) | 1984-11-02 | 1984-11-02 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61110456A true JPS61110456A (ja) | 1986-05-28 |
Family
ID=16933034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59232041A Pending JPS61110456A (ja) | 1984-11-02 | 1984-11-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61110456A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599887B2 (en) | 1988-07-07 | 2003-07-29 | Chimerix, Inc. | Methods of treating viral infections using antiviral liponucleotides |
-
1984
- 1984-11-02 JP JP59232041A patent/JPS61110456A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6599887B2 (en) | 1988-07-07 | 2003-07-29 | Chimerix, Inc. | Methods of treating viral infections using antiviral liponucleotides |
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