JP3084474B2 - 複合半導体素子及びこれを使用した回路装置 - Google Patents
複合半導体素子及びこれを使用した回路装置Info
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- JP3084474B2 JP3084474B2 JP07119189A JP11918995A JP3084474B2 JP 3084474 B2 JP3084474 B2 JP 3084474B2 JP 07119189 A JP07119189 A JP 07119189A JP 11918995 A JP11918995 A JP 11918995A JP 3084474 B2 JP3084474 B2 JP 3084474B2
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Description
【０００１】
【産業上の利用分野】本発明は、プッシュプル増幅回路
装置及びこの回路装置に好適な複合半導体素子に関す
る。
装置及びこの回路装置に好適な複合半導体素子に関す
る。
【０００２】
【従来の技術】オーディオ増幅回路の出力段のＳＥＰＰ
（Single ended push pull ）回路の一対のトランジ
スタ又は一対のダーリントントランジスタのベース間に
バイアス電圧の温度補償をするためのＰＮ接合ダイオー
ドを接続することは公知である。このように形成された
回路において、例えば温度上昇によってトランジスタの
ベース・エミッタ間順方向電圧が低下すると、同時に温
度補償用ダイオードの順方向電圧も低下し、温度上昇に
よるトランジスタの電流増加を抑制することができる。
（Single ended push pull ）回路の一対のトランジ
スタ又は一対のダーリントントランジスタのベース間に
バイアス電圧の温度補償をするためのＰＮ接合ダイオー
ドを接続することは公知である。このように形成された
回路において、例えば温度上昇によってトランジスタの
ベース・エミッタ間順方向電圧が低下すると、同時に温
度補償用ダイオードの順方向電圧も低下し、温度上昇に
よるトランジスタの電流増加を抑制することができる。
【０００３】
【発明が解決しようとする課題】ところで、従来の温度
補償用ダイオードは個別のＰＮ接合ダイオードであっ
た。このため、回路装置が必然的に大きくなった。ま
た、トランジスタとダイオードとが熱的に結合されるよ
うに配置することが必要になった。この種の問題を解決
するためにトランジスタと同一の半導体基板内に温度補
償用ＰＮ接合ダイオードを配設することが考えられる。
しかし、ＰＮ接合ダイオードの半導体基板の占有面積が
比較的に大きくなった。即ち、例えば交流入力が無いア
イドリング時において温度補償用ダイオードには、トラ
ンジスタのベース電流に比べて大きな電流が流れるため
にＰＮ接合の面積を比較的大きくすることが必要になっ
た。
補償用ダイオードは個別のＰＮ接合ダイオードであっ
た。このため、回路装置が必然的に大きくなった。ま
た、トランジスタとダイオードとが熱的に結合されるよ
うに配置することが必要になった。この種の問題を解決
するためにトランジスタと同一の半導体基板内に温度補
償用ＰＮ接合ダイオードを配設することが考えられる。
しかし、ＰＮ接合ダイオードの半導体基板の占有面積が
比較的に大きくなった。即ち、例えば交流入力が無いア
イドリング時において温度補償用ダイオードには、トラ
ンジスタのベース電流に比べて大きな電流が流れるため
にＰＮ接合の面積を比較的大きくすることが必要になっ
た。
【０００４】そこで、本願の第１番目の目的は温度補償
用ダイオードの占有面積を下げることが可能なダイオー
ドとトランジスタの複合半導体素子を提供することにあ
る。本願の第２番目の目的は小型化が可能なプッシュプ
ル増幅回路を提供することにある。
用ダイオードの占有面積を下げることが可能なダイオー
ドとトランジスタの複合半導体素子を提供することにあ
る。本願の第２番目の目的は小型化が可能なプッシュプ
ル増幅回路を提供することにある。
【０００５】
【課題を解決するための手段】上記第１番目の目的を達
成するための本発明は、実施例を示す図面の符号を参照
して説明すると、半導体基板と、コレクタ電極４１と、
エミッタ電極と、ベース電極３７と、ショットキバリア
電極３８と、オーミック電極３７ａとを備え、前記半導
体基板は少なくともコレクタ領域２１ａとコレクタ接続
用半導体領域２１ｂとベース領域２５とエミッタ領域２
６とショットキバリアダイオード用半導体領域２８とを
有し、前記コレクタ領域２１ａはその一部が前記半導体
基板の一方の主面に露出するように配置され、前記コレ
クタ接続用半導体領域２１ｂは前記コレクタ領域２１ａ
よりも高い不純物濃度を有し且つ前記コレクタ領域２１
ａと前記半導体基板の他方の主面との間に配置され、前
記ベース領域２５はその一部が前記半導体基板の一方の
主面に露出するように前記コレクタ領域２１ａの中に島
状に形成され、前記エミッタ領域２６はその一部が前記
半導体基板の一方の主面に露出するように前記ベース領
域２５の中に島状に形成され、前記ショットキバリアダ
イオード用半導体領域２８はその一部が前記半導体基板
の一方の主面に露出するように前記コレクタ領域２１ａ
の中に島状に形成され、前記コレクタ領域２１ａと前記
コレクタ接続用半導体領域２１ｂと前記エミッタ領域２
６は第１の導電型を有し、前記ベース領域２５と前記シ
ョットキバリアダイオード用半導体領域２８とは前記第
１導電型と反対の第２導電型を有し、前記コレクタ電極
４１は前記半導体基板の他方の主面において前記コレク
タ接続用半導体領域２１ｂに接続され、前記エミッタ電
極は前記半導体基板の一方の主面において前記エミッタ
領域２６に接続され、前記ベース電極３７は前記半導体
基板の一方の主面において前記ベース領域２５に接続さ
れ、前記ショットキバリア電極３８は前記半導体基板の
一方の主面において前記ショットキバリアダイオード用
半導体領域２８にショットキバリア接触し、前記オーミ
ック電極３７ａは前記半導体基板の一方の主面において
前記ショットキバリアダイオード用半導体領域２８にオ
ーミック接続され、前記ベース電極３７と前記オーミッ
ク電極３７ａとは直接に又は抵抗を介して接続されてい
ることを特徴とする複合半導体素子に係わるものであ
る。なお、請求項２に示すようにダーリントン接続され
た２つのトランジスタとショットキバリアダイオードを
同一半導体基板に設けることが望ましい。また、上記第
２番目の目的を達成するための発明は、第１及び第２の
複合半導体素子１、２を含むプッシュプル増幅回路装置
であって、前記第１の複合半導体素子１は少なくとも第
１の半導体基板と第１のコレクタ電極１７と第１及び第
２のエミッタ電極と第１及び第２のベース電極とアノー
ド電極とカソード電極とを備え、前記第１の半導体基板
は、少なくともＮ型コレクタ領域３ａとＮ型コレクタ接
続用半導体領域３ｂと第１及び第２のＰ型のベース領域
４、６と第１及び第２のＮ型エミッタ領域５、７とＰ型
ダイオード用半導体領域８とＮ型ダイオード用半導体領
域９とを有し、前記Ｎ型コレクタ領域３ａはその一部が
前記第１の半導体基板の一方の主面に露出するように配
置され、前記Ｎ型コレクタ接続用半導体領域３ｂは前記
Ｎ型コレクタ領域３ａよりも高い不純物濃度を有し且つ
前記Ｎ型コレクタ領域３ａと前記第１の半導体基板の他
方の主面との間に配置され、前記第１及び第２のＰ型ベ
ース領域４、６はそれぞれの一部が前記半導体基板の一
方の主面にそれぞれ露出するように前記Ｎ型コレクタ領
域３ａの中にそれぞれ島状に形成され、前記第１及び第
２のＮ型エミッタ領域５、７はそれぞれの一部が前記第
１の半導体基板の一方の主面にそれぞれ露出するように
前記第１及び第２のＰ型ベース領域４、６の中にそれぞ
れ島状に形成され、前記Ｐ型ダイオード用半導体領域８
はその一部が前記第１の半導体基板の一方の主面に露出
するように前記Ｎ型コレクタ領域３ａの中に島状に形成
され、前記Ｎ型ダイオード用半導体領域９はその一部が
前記第１の半導体基板の一方の主面に露出するように前
記Ｐ型ダイオード用半導体領域８の中に島状に形成さ
れ、前記第１のコレクタ電極１７は前記第１の半導体基
板の他方の主面において前記Ｎ型コレクタ接続用半導体
領域３ｂに接続され、前記第１及び第２のエミッタ電極
は前記第１の半導体基板の一方の主面において前記第１
及び第２のＮ型エミッタ領域５、７に接続され、前記第
１及び第２のベース電極は前記第１の半導体基板の一方
の主面において前記第１及び第２のＰ型ベース領域４、
６に接続され、前記アノード電極は前記第１の半導体基
板の一方の主面において前記Ｐ型ダイオード用半導体領
域８に接続され、前記カソード電極は前記第１の半導体
基板の一方の主面において前記Ｎ型 ダイオード用半導体
領域９に接続され、前記第２のベース電極と前記第１の
アノード電極とは互いに接続され、前記第１のベース電
極と前記第２のエミッタ電極とは互いに接続され、前記
第２の複合半導体素子２は、少なくとも第２の半導体基
板と第２のコレクタ電極４１と第３及び第４のエミッタ
電極と第３及び第４のベース電極と第１及び第２のショ
ットキバリア電極と第１及び第２のオーミック電極とを
備え、前記第２の半導体基板は、少なくともＰ型コレク
タ領域２１ａとＰ型コレクタ接続用半導体領域２１ｂと
第１及び第２のＮ型ベース領域２２、２５と第１及び第
２のＰ型エミッタ領域２３、２６と第１及び第２のショ
ットキバリアダイオード用Ｎ型半導体領域２８、３０と
を有し、前記Ｐ型コレクタ領域２１ａはその一部が前記
第２の半導体基板の一方の主面に露出するように配置さ
れ、前記Ｐ型コレクタ接続用半導体領域２１ｂは前記Ｐ
型コレクタ領域２１ａよりも高い不純物濃度を有し且つ
前記Ｐ型コレクタ領域２１ａと前記第２の半導体基板の
他方の主面との間に配置され、前記第１及び第２のＮ型
ベース領域２２、２５はそれぞれの一部が前記第２の半
導体基板の一方の主面にそれぞれ露出するように前記Ｐ
型コレクタ領域２１ａの中にそれぞれ島状に形成され、
前記第１及び第２のＰ型エミッタ領域２３、２６はそれ
ぞれの一部が前記第２の半導体基板の一方の主面にそれ
ぞれ露出するように前記第１及び第２のＮ型ベース領域
２２、２５の中にそれぞれ島状に形成され、前記第１及
び第２のショットキバリアダイオード用Ｎ型半導体領域
２８、３０はそれぞれの一部が前記第２の半導体基板の
一方の主面に露出するように前記Ｐ型コレクタ領域２１
ａの中にそれぞれ島状に形成され、前記第２のコレクタ
電極４１は前記第２の半導体基板の他方の主面において
前記Ｐ型コレクタ接続用半導体領域２１ｂに接続され、
前記第３及び第４のエミッタ電極は前記第２の半導体基
板の一方の主面において前記第１及び第２のＰ型エミッ
タ領域２３、２６に接続され、前記第３及び第４のベー
ス電極は前記第２の半導体基板の一方の主面において前
記第１及び第２のＮ型ベース領域２２、２５に接続さ
れ、前記第１及び第２のショットキバリア電極は前記第
２の半導体基板の一方の主面において前記第１及び第２
のショットキバリア用Ｎ型半導体領域２８、３０にショ
ットキバリア接触し、前記第１第２及び第３のオーミッ
ク電極は前記第２の半導体基板の一方の主面において前
記第１及び第２のショッ トキバリア用半導体領域２８、
３０にオーミック接続され、前記第４のベース電極と前
記第１のオーミック電極とは直接に又は抵抗を介して接
続され、前記第３のベース電極は前記第４のエミッタ電
極に接続され、前記第１のショットキバリア電極は前記
第２のオーミック電極に接続され、前記第１の複合半導
体素子１の前記第１のエミッタ電極が前記第２の複合半
導体素子２の前記第３のエミッタ電極に接続され、前記
第１の複合半導体素子１の前記第２ベース電極と前記第
２の複合半導体素子２の前記第４のベース電極との間に
少なくとも１つの前記Ｐ型ダイオード用半導体領域８及
び前記Ｎ型ダイオード用半導体領域９に基づく少なくと
も１つのダイオードＤ１と少なくとも第１及び第２のシ
ョットキバリアダイオード用Ｎ型半導体領域２８、３０
に基づく少なくとも２つのショットキバリアダイオード
ＳＤ１、ＳＤ２との直列回路が接続されていることを特
徴とする回路装置に係わるものである。なお、請求項４
及び５に示すように、第１及び第２の複合半導体素子の
エミッタ電極の相互間及び／又はベース電極の相互間に
抵抗を接続することが望ましい。
成するための本発明は、実施例を示す図面の符号を参照
して説明すると、半導体基板と、コレクタ電極４１と、
エミッタ電極と、ベース電極３７と、ショットキバリア
電極３８と、オーミック電極３７ａとを備え、前記半導
体基板は少なくともコレクタ領域２１ａとコレクタ接続
用半導体領域２１ｂとベース領域２５とエミッタ領域２
６とショットキバリアダイオード用半導体領域２８とを
有し、前記コレクタ領域２１ａはその一部が前記半導体
基板の一方の主面に露出するように配置され、前記コレ
クタ接続用半導体領域２１ｂは前記コレクタ領域２１ａ
よりも高い不純物濃度を有し且つ前記コレクタ領域２１
ａと前記半導体基板の他方の主面との間に配置され、前
記ベース領域２５はその一部が前記半導体基板の一方の
主面に露出するように前記コレクタ領域２１ａの中に島
状に形成され、前記エミッタ領域２６はその一部が前記
半導体基板の一方の主面に露出するように前記ベース領
域２５の中に島状に形成され、前記ショットキバリアダ
イオード用半導体領域２８はその一部が前記半導体基板
の一方の主面に露出するように前記コレクタ領域２１ａ
の中に島状に形成され、前記コレクタ領域２１ａと前記
コレクタ接続用半導体領域２１ｂと前記エミッタ領域２
６は第１の導電型を有し、前記ベース領域２５と前記シ
ョットキバリアダイオード用半導体領域２８とは前記第
１導電型と反対の第２導電型を有し、前記コレクタ電極
４１は前記半導体基板の他方の主面において前記コレク
タ接続用半導体領域２１ｂに接続され、前記エミッタ電
極は前記半導体基板の一方の主面において前記エミッタ
領域２６に接続され、前記ベース電極３７は前記半導体
基板の一方の主面において前記ベース領域２５に接続さ
れ、前記ショットキバリア電極３８は前記半導体基板の
一方の主面において前記ショットキバリアダイオード用
半導体領域２８にショットキバリア接触し、前記オーミ
ック電極３７ａは前記半導体基板の一方の主面において
前記ショットキバリアダイオード用半導体領域２８にオ
ーミック接続され、前記ベース電極３７と前記オーミッ
ク電極３７ａとは直接に又は抵抗を介して接続されてい
ることを特徴とする複合半導体素子に係わるものであ
る。なお、請求項２に示すようにダーリントン接続され
た２つのトランジスタとショットキバリアダイオードを
同一半導体基板に設けることが望ましい。また、上記第
２番目の目的を達成するための発明は、第１及び第２の
複合半導体素子１、２を含むプッシュプル増幅回路装置
であって、前記第１の複合半導体素子１は少なくとも第
１の半導体基板と第１のコレクタ電極１７と第１及び第
２のエミッタ電極と第１及び第２のベース電極とアノー
ド電極とカソード電極とを備え、前記第１の半導体基板
は、少なくともＮ型コレクタ領域３ａとＮ型コレクタ接
続用半導体領域３ｂと第１及び第２のＰ型のベース領域
４、６と第１及び第２のＮ型エミッタ領域５、７とＰ型
ダイオード用半導体領域８とＮ型ダイオード用半導体領
域９とを有し、前記Ｎ型コレクタ領域３ａはその一部が
前記第１の半導体基板の一方の主面に露出するように配
置され、前記Ｎ型コレクタ接続用半導体領域３ｂは前記
Ｎ型コレクタ領域３ａよりも高い不純物濃度を有し且つ
前記Ｎ型コレクタ領域３ａと前記第１の半導体基板の他
方の主面との間に配置され、前記第１及び第２のＰ型ベ
ース領域４、６はそれぞれの一部が前記半導体基板の一
方の主面にそれぞれ露出するように前記Ｎ型コレクタ領
域３ａの中にそれぞれ島状に形成され、前記第１及び第
２のＮ型エミッタ領域５、７はそれぞれの一部が前記第
１の半導体基板の一方の主面にそれぞれ露出するように
前記第１及び第２のＰ型ベース領域４、６の中にそれぞ
れ島状に形成され、前記Ｐ型ダイオード用半導体領域８
はその一部が前記第１の半導体基板の一方の主面に露出
するように前記Ｎ型コレクタ領域３ａの中に島状に形成
され、前記Ｎ型ダイオード用半導体領域９はその一部が
前記第１の半導体基板の一方の主面に露出するように前
記Ｐ型ダイオード用半導体領域８の中に島状に形成さ
れ、前記第１のコレクタ電極１７は前記第１の半導体基
板の他方の主面において前記Ｎ型コレクタ接続用半導体
領域３ｂに接続され、前記第１及び第２のエミッタ電極
は前記第１の半導体基板の一方の主面において前記第１
及び第２のＮ型エミッタ領域５、７に接続され、前記第
１及び第２のベース電極は前記第１の半導体基板の一方
の主面において前記第１及び第２のＰ型ベース領域４、
６に接続され、前記アノード電極は前記第１の半導体基
板の一方の主面において前記Ｐ型ダイオード用半導体領
域８に接続され、前記カソード電極は前記第１の半導体
基板の一方の主面において前記Ｎ型 ダイオード用半導体
領域９に接続され、前記第２のベース電極と前記第１の
アノード電極とは互いに接続され、前記第１のベース電
極と前記第２のエミッタ電極とは互いに接続され、前記
第２の複合半導体素子２は、少なくとも第２の半導体基
板と第２のコレクタ電極４１と第３及び第４のエミッタ
電極と第３及び第４のベース電極と第１及び第２のショ
ットキバリア電極と第１及び第２のオーミック電極とを
備え、前記第２の半導体基板は、少なくともＰ型コレク
タ領域２１ａとＰ型コレクタ接続用半導体領域２１ｂと
第１及び第２のＮ型ベース領域２２、２５と第１及び第
２のＰ型エミッタ領域２３、２６と第１及び第２のショ
ットキバリアダイオード用Ｎ型半導体領域２８、３０と
を有し、前記Ｐ型コレクタ領域２１ａはその一部が前記
第２の半導体基板の一方の主面に露出するように配置さ
れ、前記Ｐ型コレクタ接続用半導体領域２１ｂは前記Ｐ
型コレクタ領域２１ａよりも高い不純物濃度を有し且つ
前記Ｐ型コレクタ領域２１ａと前記第２の半導体基板の
他方の主面との間に配置され、前記第１及び第２のＮ型
ベース領域２２、２５はそれぞれの一部が前記第２の半
導体基板の一方の主面にそれぞれ露出するように前記Ｐ
型コレクタ領域２１ａの中にそれぞれ島状に形成され、
前記第１及び第２のＰ型エミッタ領域２３、２６はそれ
ぞれの一部が前記第２の半導体基板の一方の主面にそれ
ぞれ露出するように前記第１及び第２のＮ型ベース領域
２２、２５の中にそれぞれ島状に形成され、前記第１及
び第２のショットキバリアダイオード用Ｎ型半導体領域
２８、３０はそれぞれの一部が前記第２の半導体基板の
一方の主面に露出するように前記Ｐ型コレクタ領域２１
ａの中にそれぞれ島状に形成され、前記第２のコレクタ
電極４１は前記第２の半導体基板の他方の主面において
前記Ｐ型コレクタ接続用半導体領域２１ｂに接続され、
前記第３及び第４のエミッタ電極は前記第２の半導体基
板の一方の主面において前記第１及び第２のＰ型エミッ
タ領域２３、２６に接続され、前記第３及び第４のベー
ス電極は前記第２の半導体基板の一方の主面において前
記第１及び第２のＮ型ベース領域２２、２５に接続さ
れ、前記第１及び第２のショットキバリア電極は前記第
２の半導体基板の一方の主面において前記第１及び第２
のショットキバリア用Ｎ型半導体領域２８、３０にショ
ットキバリア接触し、前記第１第２及び第３のオーミッ
ク電極は前記第２の半導体基板の一方の主面において前
記第１及び第２のショッ トキバリア用半導体領域２８、
３０にオーミック接続され、前記第４のベース電極と前
記第１のオーミック電極とは直接に又は抵抗を介して接
続され、前記第３のベース電極は前記第４のエミッタ電
極に接続され、前記第１のショットキバリア電極は前記
第２のオーミック電極に接続され、前記第１の複合半導
体素子１の前記第１のエミッタ電極が前記第２の複合半
導体素子２の前記第３のエミッタ電極に接続され、前記
第１の複合半導体素子１の前記第２ベース電極と前記第
２の複合半導体素子２の前記第４のベース電極との間に
少なくとも１つの前記Ｐ型ダイオード用半導体領域８及
び前記Ｎ型ダイオード用半導体領域９に基づく少なくと
も１つのダイオードＤ１と少なくとも第１及び第２のシ
ョットキバリアダイオード用Ｎ型半導体領域２８、３０
に基づく少なくとも２つのショットキバリアダイオード
ＳＤ１、ＳＤ２との直列回路が接続されていることを特
徴とする回路装置に係わるものである。なお、請求項４
及び５に示すように、第１及び第２の複合半導体素子の
エミッタ電極の相互間及び／又はベース電極の相互間に
抵抗を接続することが望ましい。
【０００６】
【発明の作用及び効果】請求項１及び２の発明によれ
ば、ショットキバリアダイオードはＰＮ接合ダイオード
に比べて同一の電流密度の場合には順方向電圧が低いと
いう特長を有する。従って、バイアス電圧の温度補償回
路に要求されている電圧を得る場合に、ショットキバリ
アダイオードの占有面積を小さくしてこの電流密度をＰ
Ｎ接合ダイオードに比べて大きくすることができる。こ
れにより、複合半導体素子の小型化が達成される。ま
た、ショットキバリアダイオードはトランジスタと同一
の半導体基板に形成されるので、両者の熱結合が密にな
り、温度補償を良好に行うことができる。請求項３〜５
の発明によれば、ショットキバリアダイオードのトラン
ジスタに対する分離をＰＮ接合分離によって容易に達成
することができ、且つＮ型半導体領域を使用してショッ
トキバリアダイオードを良好に形成できる。また、請求
項３〜５の発明によれば、第１及び第２の複合半導体素
子に温度補償用ダイオードを合理的に分散させ、第１及
び第２の複合半導体素子の大きさのアンバランスを少な
くしてバランスの良い回路装置を提供することができ
る。また、ショットキバリアダイオードを使用するの
で、第２の複合半導体素子が小さくなり、結果として回
路装置全体の小型化も達成される。
ば、ショットキバリアダイオードはＰＮ接合ダイオード
に比べて同一の電流密度の場合には順方向電圧が低いと
いう特長を有する。従って、バイアス電圧の温度補償回
路に要求されている電圧を得る場合に、ショットキバリ
アダイオードの占有面積を小さくしてこの電流密度をＰ
Ｎ接合ダイオードに比べて大きくすることができる。こ
れにより、複合半導体素子の小型化が達成される。ま
た、ショットキバリアダイオードはトランジスタと同一
の半導体基板に形成されるので、両者の熱結合が密にな
り、温度補償を良好に行うことができる。請求項３〜５
の発明によれば、ショットキバリアダイオードのトラン
ジスタに対する分離をＰＮ接合分離によって容易に達成
することができ、且つＮ型半導体領域を使用してショッ
トキバリアダイオードを良好に形成できる。また、請求
項３〜５の発明によれば、第１及び第２の複合半導体素
子に温度補償用ダイオードを合理的に分散させ、第１及
び第２の複合半導体素子の大きさのアンバランスを少な
くしてバランスの良い回路装置を提供することができ
る。また、ショットキバリアダイオードを使用するの
で、第２の複合半導体素子が小さくなり、結果として回
路装置全体の小型化も達成される。
【０００７】
【実施例】次に、図１〜図４を参照して本発明の実施例
に係わるＳＥＰＰ増幅回路及びこれに使用する第１及び
第２の複合半導体素子を説明する。
に係わるＳＥＰＰ増幅回路及びこれに使用する第１及び
第２の複合半導体素子を説明する。
【０００８】ＳＥＰＰ増幅回路装置は、図１に示すよう
に、第１及び第２の複合半導体素子１、２をプッシュプ
ル接続することによって構成されている。第１の複合半
導体素子１は同一のシリコン半導体基板によって形成さ
れており、ダーリントン接続されたＮＰＮ型の第１及び
第２のトランジスタＱ1 、Ｑ2 と２つのＰＮ接合ダイオ
ードＤ1 、Ｄ2 と１つの抵抗Ｒ1 とから成る。第２の複
合半導体素子２も同一のシリコン半導体基板で形成され
ており、ダーリントン接続されたＰＮＰ型の第３及び第
４のトランジスタＱ3 、Ｑ4 と３つのショットキバリア
ダイオードＳＤ1 、ＳＤ2 、ＳＤ3 と第２及び第３の抵
抗Ｒ2 、Ｒ3 とから成る。
に、第１及び第２の複合半導体素子１、２をプッシュプ
ル接続することによって構成されている。第１の複合半
導体素子１は同一のシリコン半導体基板によって形成さ
れており、ダーリントン接続されたＮＰＮ型の第１及び
第２のトランジスタＱ1 、Ｑ2 と２つのＰＮ接合ダイオ
ードＤ1 、Ｄ2 と１つの抵抗Ｒ1 とから成る。第２の複
合半導体素子２も同一のシリコン半導体基板で形成され
ており、ダーリントン接続されたＰＮＰ型の第３及び第
４のトランジスタＱ3 、Ｑ4 と３つのショットキバリア
ダイオードＳＤ1 、ＳＤ2 、ＳＤ3 と第２及び第３の抵
抗Ｒ2 、Ｒ3 とから成る。
【０００９】第１及び第２のトランジスタＱ1 、Ｑ2 の
コレクタは共にバイアス電圧源Ｂの正側端子に接続され
ている。第２のトランジスタＱ2 のエミッタは第１のト
ランジスタＱ1 のベースに接続されている。第１のトラ
ンジスタＱ1 のエミッタは第１及び第２の抵抗Ｒ1 、Ｒ
2 を介して第３のトランジスタＱ3 のエミッタに接続さ
れている。第３及び第４のトランジスタＱ3 、Ｑ4 のコ
レクタはバイアス電圧源Ｂのグランド側端子に接続され
ている。第４のトランジスタＱ4 のエミッタは第３のト
ランジスタＱ3 のベースに接続されている。スピーカか
ら成る負荷Ｌの一端はコンデンサＣを介して第１及び第
２の抵抗Ｒ1 、Ｒ2 の接続中点に接続され、他端は第３
のトランジスタＱ3 のコレクタに接続されている。
コレクタは共にバイアス電圧源Ｂの正側端子に接続され
ている。第２のトランジスタＱ2 のエミッタは第１のト
ランジスタＱ1 のベースに接続されている。第１のトラ
ンジスタＱ1 のエミッタは第１及び第２の抵抗Ｒ1 、Ｒ
2 を介して第３のトランジスタＱ3 のエミッタに接続さ
れている。第３及び第４のトランジスタＱ3 、Ｑ4 のコ
レクタはバイアス電圧源Ｂのグランド側端子に接続され
ている。第４のトランジスタＱ4 のエミッタは第３のト
ランジスタＱ3 のベースに接続されている。スピーカか
ら成る負荷Ｌの一端はコンデンサＣを介して第１及び第
２の抵抗Ｒ1 、Ｒ2 の接続中点に接続され、他端は第３
のトランジスタＱ3 のコレクタに接続されている。
【００１０】バイアス電圧の温度補償回路を形成するた
めに第２のトランジスタＱ2 のベースと第４のトランジ
スタＱ4 のベースとの間に第１及び第２のＰＮ接合ダイ
オードＤ1 、Ｄ2 と第１、第２及び第３のショットキバ
リアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 と第３の抵抗Ｒ
3 の直列回路が接続されている。
めに第２のトランジスタＱ2 のベースと第４のトランジ
スタＱ4 のベースとの間に第１及び第２のＰＮ接合ダイ
オードＤ1 、Ｄ2 と第１、第２及び第３のショットキバ
リアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 と第３の抵抗Ｒ
3 の直列回路が接続されている。
【００１１】プッシュプル増幅回路を駆動するためにバ
イアス電圧源Ｂと第２のトランジスタＱ2 のベースとの
間に第４の抵抗Ｒ4 が接続されている。交流信号を前段
増幅すると共に、バイアス回路を形成するために第５の
トランジスタＱ5 が第４のトランジスタＱ4 のベースと
バイアス電圧源Ｂのグランド側端子との間に第５の抵抗
Ｒ5 を介して接続されている。また、第６の抵抗Ｒ6 の
一端が第１及び第２の抵抗Ｒ1 、Ｒ2 の接続中点に接続
され、この他端が第５のトランジスタＱ5 のベースとの
間に接続されている。また、第５のトランジスタＱ5 の
ベースとバイアス電圧源Ｂのグランド側端子との間に第
７の抵抗Ｒ7 が接続されている。
イアス電圧源Ｂと第２のトランジスタＱ2 のベースとの
間に第４の抵抗Ｒ4 が接続されている。交流信号を前段
増幅すると共に、バイアス回路を形成するために第５の
トランジスタＱ5 が第４のトランジスタＱ4 のベースと
バイアス電圧源Ｂのグランド側端子との間に第５の抵抗
Ｒ5 を介して接続されている。また、第６の抵抗Ｒ6 の
一端が第１及び第２の抵抗Ｒ1 、Ｒ2 の接続中点に接続
され、この他端が第５のトランジスタＱ5 のベースとの
間に接続されている。また、第５のトランジスタＱ5 の
ベースとバイアス電圧源Ｂのグランド側端子との間に第
７の抵抗Ｒ7 が接続されている。
【００１２】図１の回路において第１及び第２のトラン
ジスタＱ1 、Ｑ2 から成る第１のダーリントントランジ
スタと第３及び第４のトランジスタＱ3 、Ｑ4 とから成
る第２のダーリントントランジスタは第５のトランジス
タＱ5 のベースの交流信号の正の半波及び負の半波に対
応して交互にオンになる。ＳＥＰＰ回路の動作は周知で
あるので、詳しい説明は省略する。
ジスタＱ1 、Ｑ2 から成る第１のダーリントントランジ
スタと第３及び第４のトランジスタＱ3 、Ｑ4 とから成
る第２のダーリントントランジスタは第５のトランジス
タＱ5 のベースの交流信号の正の半波及び負の半波に対
応して交互にオンになる。ＳＥＰＰ回路の動作は周知で
あるので、詳しい説明は省略する。
【００１３】２個のＰＮ接合ダイオードＤ1 、Ｄ2 と３
個のショットキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ
3 はバイアス電圧を安定化するためのものであり、交流
的には短絡されていると見なせるものである。第１及び
第２のトランジスタＱ1 、Ｑ2 から成る第１のダーリン
トントランジスタ及び第３及び第４のトランジスタＱ3
、Ｑ4 から成る第２のダーリントントランジスタのベ
ース・エミッタ間電圧が例えば温度上昇で低くなると、
温度補償回路のＰＮ接合ダイオードＤ1 、Ｄ2 とショッ
トキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 の順方向
電圧の低下も生じ、アイドリング時即ち交流信号の無い
時のトランジスタのベース電流及びコレクタ電流（バイ
アス電流）の増加を抑制する。なお、トランジスタＱ1
〜Ｑ4 の１個のベース・エミッタ間電圧の温度による変
化分は約−２．０〜−２．５ｍＶ／℃である。従って、
ＰＮ接合ダイオードＤ1 、Ｄ2 及びショットキバリアダ
イオードＳＤ1 〜ＳＤ3 は上述の温度による電圧変化に
相当する温度特性を有するように設定する。
個のショットキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ
3 はバイアス電圧を安定化するためのものであり、交流
的には短絡されていると見なせるものである。第１及び
第２のトランジスタＱ1 、Ｑ2 から成る第１のダーリン
トントランジスタ及び第３及び第４のトランジスタＱ3
、Ｑ4 から成る第２のダーリントントランジスタのベ
ース・エミッタ間電圧が例えば温度上昇で低くなると、
温度補償回路のＰＮ接合ダイオードＤ1 、Ｄ2 とショッ
トキバリアダイオードＳＤ1 、ＳＤ2 、ＳＤ3 の順方向
電圧の低下も生じ、アイドリング時即ち交流信号の無い
時のトランジスタのベース電流及びコレクタ電流（バイ
アス電流）の増加を抑制する。なお、トランジスタＱ1
〜Ｑ4 の１個のベース・エミッタ間電圧の温度による変
化分は約−２．０〜−２．５ｍＶ／℃である。従って、
ＰＮ接合ダイオードＤ1 、Ｄ2 及びショットキバリアダ
イオードＳＤ1 〜ＳＤ3 は上述の温度による電圧変化に
相当する温度特性を有するように設定する。
【００１４】図１の回路装置は、図２に示すように基板
５０の上に第１及び第２の複合半導体素子１、２を配置
すると共に、その他の回路部分（図示せず）も基板５０
上に設けることによって完成させる。第１及び第２の複
合半導体素子１、２は互いに異なるタイプのＮＰＮ型ト
ランジスタとＰＮＰ型トランジスタとを含むので、同一
の半導体基板に両方を形成することは困難である。従っ
て、第１及び第２の複合半導体素子１、２は図３及び図
４に示すように別々に形成されている。
５０の上に第１及び第２の複合半導体素子１、２を配置
すると共に、その他の回路部分（図示せず）も基板５０
上に設けることによって完成させる。第１及び第２の複
合半導体素子１、２は互いに異なるタイプのＮＰＮ型ト
ランジスタとＰＮＰ型トランジスタとを含むので、同一
の半導体基板に両方を形成することは困難である。従っ
て、第１及び第２の複合半導体素子１、２は図３及び図
４に示すように別々に形成されている。
【００１５】図３に示す第１の複合半導体素子１は、同
一のシリコン半導体基板内にＮ型コレクタ領域（基体半
導体領域）３ａと、これよりも不純物濃度の高いＮ＋型
コレクタ領域３ｂと、第１のトランジスタＱ１のための
第１のＰ型ベース領域４と、第１のＮ＋型エミッタ領域
５と、第２のトランジスタＱ２のための第２のＰ型ベー
ス領域６と、第２のＮ ＋型エミッタ領域７と、第１及び
第２のダイオードＤ１、Ｄ２のための第１及び第２のＰ
型半導体領域８、１０と、Ｎ型半導体領域９、１１とを
有する。各Ｐ型ベース領域４、６及びダイオード用Ｐ型
半導体領域８、１０は基板の表面側を除いてＮ型コレク
タ領域３ａにそれぞれ隣接している。各Ｎ＋型エミッタ
領域５、７及びダイオード用Ｎ型半導体領域９、１１は
基板の表面側を除いてＰ型ベース領域４、６及びダイオ
ード用Ｐ型半導体領域８、１０にそれぞれ隣接してい
る。なお、図３から明らかなように領域４、６、８、１
０は領域３ａの中に島状に形成され、また領域５、７、
９、１１は領域４、６、８、１０の中に島状に形成され
ている。
一のシリコン半導体基板内にＮ型コレクタ領域（基体半
導体領域）３ａと、これよりも不純物濃度の高いＮ＋型
コレクタ領域３ｂと、第１のトランジスタＱ１のための
第１のＰ型ベース領域４と、第１のＮ＋型エミッタ領域
５と、第２のトランジスタＱ２のための第２のＰ型ベー
ス領域６と、第２のＮ ＋型エミッタ領域７と、第１及び
第２のダイオードＤ１、Ｄ２のための第１及び第２のＰ
型半導体領域８、１０と、Ｎ型半導体領域９、１１とを
有する。各Ｐ型ベース領域４、６及びダイオード用Ｐ型
半導体領域８、１０は基板の表面側を除いてＮ型コレク
タ領域３ａにそれぞれ隣接している。各Ｎ＋型エミッタ
領域５、７及びダイオード用Ｎ型半導体領域９、１１は
基板の表面側を除いてＰ型ベース領域４、６及びダイオ
ード用Ｐ型半導体領域８、１０にそれぞれ隣接してい
る。なお、図３から明らかなように領域４、６、８、１
０は領域３ａの中に島状に形成され、また領域５、７、
９、１１は領域４、６、８、１０の中に島状に形成され
ている。
【００１６】基板の表面には絶縁膜が設けられ、ここに
は電気的接続のための開口が設けられている。第１のＮ
＋型エミッタ領域５にはエミッタ電極１３が接続されて
いる。第１のＰ型ベース領域４と第２のＮ＋型エミッタ
領域７は第１の接続導体１２によって接続されている。
なお、第１の接続導体１２は第１のトランジスタＱ１の
ベース電極及び第２のトランジスタＱ２のエミッタ電極
としても機能している。第２のＰ型ベース領域６にはベ
ース電極１４が接続されている。このベース電極１４と
第１のダイオード用Ｐ型半導体領域８は第２の接続導体
１４ａによって接続されている。なお接続導体１４ａは
ダイオードＤ１のアノード電極としても機能している。
第１のダイオード用Ｎ型半導体領域９と第２のダイオー
ド用Ｐ型半導体領域１０は第３の接続導体１５によって
接続されている。なお、接続導体１５は第１のダイオー
ドＤ１のカソード電極及び第２のダイオードＤ２のアノ
ード電極としても機能している。第２のダイオード用Ｎ
型半導体領域１１にはカソード電極１６が接続されてい
る。Ｎ＋型コレクタ領域３ｂにはコレクタ電極１７が接
続されている。なお、図３で説明的に示す抵抗Ｒ１は、
絶縁膜の上にポリシリコンで形成されたものであり、エ
ミッタ電極１３と外部接続エミッタ端子Ｅとの間に設け
られている。
は電気的接続のための開口が設けられている。第１のＮ
＋型エミッタ領域５にはエミッタ電極１３が接続されて
いる。第１のＰ型ベース領域４と第２のＮ＋型エミッタ
領域７は第１の接続導体１２によって接続されている。
なお、第１の接続導体１２は第１のトランジスタＱ１の
ベース電極及び第２のトランジスタＱ２のエミッタ電極
としても機能している。第２のＰ型ベース領域６にはベ
ース電極１４が接続されている。このベース電極１４と
第１のダイオード用Ｐ型半導体領域８は第２の接続導体
１４ａによって接続されている。なお接続導体１４ａは
ダイオードＤ１のアノード電極としても機能している。
第１のダイオード用Ｎ型半導体領域９と第２のダイオー
ド用Ｐ型半導体領域１０は第３の接続導体１５によって
接続されている。なお、接続導体１５は第１のダイオー
ドＤ１のカソード電極及び第２のダイオードＤ２のアノ
ード電極としても機能している。第２のダイオード用Ｎ
型半導体領域１１にはカソード電極１６が接続されてい
る。Ｎ＋型コレクタ領域３ｂにはコレクタ電極１７が接
続されている。なお、図３で説明的に示す抵抗Ｒ１は、
絶縁膜の上にポリシリコンで形成されたものであり、エ
ミッタ電極１３と外部接続エミッタ端子Ｅとの間に設け
られている。
【００１７】図４に示す第２の複合半導体素子２は、同
一のシリコン半導体基板内にＰ型コレクタ領域（半導体
基体領域又は第１の半導体領域）２１ａと、これよりも
不純物濃度の高いＰ＋型コレクタ領域２１ｂと、ＰＮＰ
型の第３のトランジスタＱ３のための第１のＮ型ベース
領域（第２の半導体領域）２２と、第１のＰ型エミッタ
領域（第３の半導体領域）２３と、領域２２よりも不純
物濃度の高い第１のＮ＋型ベース接続領域２４と、ＰＮ
Ｐ型の第４のトランジスタＱ４のための第２のＮ型ベー
ス領域２５と、第２のＰ型エミッタ領域２６と、領域２
５よりも不純物濃度の高い第２のＮ＋型ベース接続領域
２７と、第１、第２及び第３のショットキバリアダイオ
ードＳＤ１、ＳＤ２、ＳＤ３のための第１、第２及び第
３のショットキバリアダイオード用Ｎ−型半導体領域
（第４の半導体領域）２８、３０、３２と、これ等の領
域２８、３０、３２よりも不純物濃度の高いＮ＋型カソ
ード接続用半導体領域（第５の半導体領域）２９、３
１、３３とから成る。Ｎ型の領域２２、２５、２８、３
０、３２は基板表面側を除いてＰ型コレクタ領域２１ａ
に隣接している。各Ｐ型エミッタ領域２３、２６は基板
表面側を除いてＮ型ベース領域２２、２５に隣接してい
る。各Ｎ＋型領域２４、２７、２９、３１、３３は基板
表面側を除いてＮ型領域２２、２５、２８、３０、３２
に隣接している。なお、図４から明らかなように領域２
２、２５、２８、３０、３２は領域２１ａの中に島状に
形成され、また領域２３、２６、２９、３１、３３は領
域２２、２５、２８、３０、３２の中に島状に形成され
ている。
一のシリコン半導体基板内にＰ型コレクタ領域（半導体
基体領域又は第１の半導体領域）２１ａと、これよりも
不純物濃度の高いＰ＋型コレクタ領域２１ｂと、ＰＮＰ
型の第３のトランジスタＱ３のための第１のＮ型ベース
領域（第２の半導体領域）２２と、第１のＰ型エミッタ
領域（第３の半導体領域）２３と、領域２２よりも不純
物濃度の高い第１のＮ＋型ベース接続領域２４と、ＰＮ
Ｐ型の第４のトランジスタＱ４のための第２のＮ型ベー
ス領域２５と、第２のＰ型エミッタ領域２６と、領域２
５よりも不純物濃度の高い第２のＮ＋型ベース接続領域
２７と、第１、第２及び第３のショットキバリアダイオ
ードＳＤ１、ＳＤ２、ＳＤ３のための第１、第２及び第
３のショットキバリアダイオード用Ｎ−型半導体領域
（第４の半導体領域）２８、３０、３２と、これ等の領
域２８、３０、３２よりも不純物濃度の高いＮ＋型カソ
ード接続用半導体領域（第５の半導体領域）２９、３
１、３３とから成る。Ｎ型の領域２２、２５、２８、３
０、３２は基板表面側を除いてＰ型コレクタ領域２１ａ
に隣接している。各Ｐ型エミッタ領域２３、２６は基板
表面側を除いてＮ型ベース領域２２、２５に隣接してい
る。各Ｎ＋型領域２４、２７、２９、３１、３３は基板
表面側を除いてＮ型領域２２、２５、２８、３０、３２
に隣接している。なお、図４から明らかなように領域２
２、２５、２８、３０、３２は領域２１ａの中に島状に
形成され、また領域２３、２６、２９、３１、３３は領
域２２、２５、２８、３０、３２の中に島状に形成され
ている。
【００１８】半導体基板の表面には絶縁膜３４が設けら
れ、ここには電気的接続のための開口が設けられてい
る。第１のＰ型エミッタ領域２３にはエミッタ電極３５
が接続されている。第１のＮ＋型ベース接続領域２４と
第２のＰ型エミッタ領域２６とは第１の接続導体３６に
よって接続されている。なお、接続導体３６は第３のト
ランジスタＱ３のベース電極及び第４のトランジスタＱ
４のエミッタ電極としても機能している。第２のＮ＋型
ベース接続領域２７にはベース電極３７が接続されてい
る。このベース電極３７とＮ＋型ショットキバリアダイ
オードオーミック接続領域２９との間は抵抗Ｒ３を介し
て第２の接続導体３７ａで接続されている。なお、接続
導体３７ａはＮ＋型カソード接続用半導体領域２９にオ
ーミック接触してカソード電極としても機能している。
各Ｎ型ショットキバリアダイオード領域２８、３０、３
２の表面にはショットキバリアを生じさせることができ
る金属から成るショットキバリア電極３８、３９、４０
が設けられている。３つのショットキバリアダイオード
ＳＤ１、ＳＤ２、ＳＤ３を直列に接続するためにショッ
トキバリア電極３８、３９とＮ＋型領域３１、３３とが
接続導体３８ａ、３９ａで接続されている。なお、接続
導体３８ａ、３９ａはショットキバリアダイオードＳＤ
２、ＳＤ３のカソード電極としても機能する。Ｐ＋型コ
レクタ領域２１ｂにはコレクタ電極４１が接続されてい
る。図４で説明的に示す抵抗Ｒ２、Ｒ３は絶縁膜３４の
上に形成したポリシリコンから成る。抵抗Ｒ２はエミッ
タ電極３５と外部接続エミッタ端子Ｅとの間に接続さ
れ、抵抗Ｒ３はベース電極３７と第２の接続導体３７ａ
との間に接続されている。なお、図３及び図４の各電極
及び接続導体層は金属膜から成る。
れ、ここには電気的接続のための開口が設けられてい
る。第１のＰ型エミッタ領域２３にはエミッタ電極３５
が接続されている。第１のＮ＋型ベース接続領域２４と
第２のＰ型エミッタ領域２６とは第１の接続導体３６に
よって接続されている。なお、接続導体３６は第３のト
ランジスタＱ３のベース電極及び第４のトランジスタＱ
４のエミッタ電極としても機能している。第２のＮ＋型
ベース接続領域２７にはベース電極３７が接続されてい
る。このベース電極３７とＮ＋型ショットキバリアダイ
オードオーミック接続領域２９との間は抵抗Ｒ３を介し
て第２の接続導体３７ａで接続されている。なお、接続
導体３７ａはＮ＋型カソード接続用半導体領域２９にオ
ーミック接触してカソード電極としても機能している。
各Ｎ型ショットキバリアダイオード領域２８、３０、３
２の表面にはショットキバリアを生じさせることができ
る金属から成るショットキバリア電極３８、３９、４０
が設けられている。３つのショットキバリアダイオード
ＳＤ１、ＳＤ２、ＳＤ３を直列に接続するためにショッ
トキバリア電極３８、３９とＮ＋型領域３１、３３とが
接続導体３８ａ、３９ａで接続されている。なお、接続
導体３８ａ、３９ａはショットキバリアダイオードＳＤ
２、ＳＤ３のカソード電極としても機能する。Ｐ＋型コ
レクタ領域２１ｂにはコレクタ電極４１が接続されてい
る。図４で説明的に示す抵抗Ｒ２、Ｒ３は絶縁膜３４の
上に形成したポリシリコンから成る。抵抗Ｒ２はエミッ
タ電極３５と外部接続エミッタ端子Ｅとの間に接続さ
れ、抵抗Ｒ３はベース電極３７と第２の接続導体３７ａ
との間に接続されている。なお、図３及び図４の各電極
及び接続導体層は金属膜から成る。
【００１９】図１のＢ級プッシュプル回路では、ひずみ
をなくすためにベース・エミッタ間にあらかじめカット
オフ点までのバイアスを加えておく必要がある。このた
めには、Ｄ１、Ｄ２、ＳＤ１、ＳＤ２、ＳＤ３の順方向
電圧及び抵抗Ｒ３での電圧降下の和Ｖ１をＱ１〜Ｑ４の
ベース・エミッタ間順方向電圧の和Ｖ２とほぼ等しくす
る必要がある。また、温度上昇によるトランジスタの電
流増加を抑制するためには、温度上昇によるトランジス
タＱ１〜Ｑ４の順方向電圧降下の総和がＤ１、Ｄ２、Ｓ
Ｄ１、ＳＤ２、ＳＤ３の温度上昇による順方向電圧降下
の総和よりも小さいことが望まれる。このことを満足す
るために、全ての温度補償ダイオードをＰＮ接合ダイオ
ードで構成すると、温度補償ダイオードに流れる電流は
トランジスタＱ１〜Ｑ２のベース・エミッタ間電流の約
ｈＦＥ倍であるから、上記の様にＶ１とＶ２とをほぼ等
しくするためには温度補償ダイオードの面積をトランジ
スタのベースエミッタ間ＰＮ接合面積の約ｈＦＥ倍とし
なければならず現実的ではない。ところが、本実施例で
は、ＰＮ接合ダイオードによる順方向電圧の増大をショ
ットキバリアダイオードで制限しつつトランジスタの温
度上昇による電流増加も抑制している。即ち、ＰＮ接合
ダイオードの順方向電圧ＶＦは約０．６Ｖであり、ショ
ットキバリアダイオードの順方向電圧ＶＦは約０．３Ｖ
である。従って、ショットキバリアダイオードは順方向
電流を増大させてもＰＮ接合ダイオードに比べて順方向
電圧が高く成らない。このため、ショットキバリアダイ
オード１個あたりが占めるチップ上の面積は、ＰＮ接合
のそれに比べて十分小さい。本実施例では、第１の複合
半導体素子１中のＰＮ接合ダイオードの面積は第２の複
合半導体素子２中のショットキバリアダイオードが占め
る面積と同程度としている。このため、ＰＮ接合ダイオ
ード２つ分の順方向電圧はトランジスタＱ１、Ｑ２のベ
ース・エミッタ間順方向電圧和よりも大きくなってい
る。しかしながら、第２の複合半導体素子２中のショッ
トキバリアダイオードＳＤ１〜ＳＤ３の順方向電圧はＰ
Ｎ接合ダイオードの順方向電圧よりも小さいので、シヨ
ットキバリアダイオードを３個入れて温度補償機能を十
分に発揮させてトータルの温度補償ダイオードＤ１、Ｄ
２、ＳＢＤ１、ＳＢＤ２、ＳＢＤ３の順方向電圧和Ｖ１
をＱ１〜Ｑ４のベース・エミッタ間順方向電圧和Ｖ２と
ほぼ一致させている。結果として第１と第２の複合半導
体素子１、２を小さいサイズでほぼ同一の大きさとして
歪防止と温度補償が良好に達成でき且つ放熱性のバラン
スを良くし且つコスト低減をはかれる。また、第１と第
２の複合半導体素子１、２のそれぞれに温度補償ダイオ
ードが内蔵されているので、各素子の温度補償が良好に
達成される。
をなくすためにベース・エミッタ間にあらかじめカット
オフ点までのバイアスを加えておく必要がある。このた
めには、Ｄ１、Ｄ２、ＳＤ１、ＳＤ２、ＳＤ３の順方向
電圧及び抵抗Ｒ３での電圧降下の和Ｖ１をＱ１〜Ｑ４の
ベース・エミッタ間順方向電圧の和Ｖ２とほぼ等しくす
る必要がある。また、温度上昇によるトランジスタの電
流増加を抑制するためには、温度上昇によるトランジス
タＱ１〜Ｑ４の順方向電圧降下の総和がＤ１、Ｄ２、Ｓ
Ｄ１、ＳＤ２、ＳＤ３の温度上昇による順方向電圧降下
の総和よりも小さいことが望まれる。このことを満足す
るために、全ての温度補償ダイオードをＰＮ接合ダイオ
ードで構成すると、温度補償ダイオードに流れる電流は
トランジスタＱ１〜Ｑ２のベース・エミッタ間電流の約
ｈＦＥ倍であるから、上記の様にＶ１とＶ２とをほぼ等
しくするためには温度補償ダイオードの面積をトランジ
スタのベースエミッタ間ＰＮ接合面積の約ｈＦＥ倍とし
なければならず現実的ではない。ところが、本実施例で
は、ＰＮ接合ダイオードによる順方向電圧の増大をショ
ットキバリアダイオードで制限しつつトランジスタの温
度上昇による電流増加も抑制している。即ち、ＰＮ接合
ダイオードの順方向電圧ＶＦは約０．６Ｖであり、ショ
ットキバリアダイオードの順方向電圧ＶＦは約０．３Ｖ
である。従って、ショットキバリアダイオードは順方向
電流を増大させてもＰＮ接合ダイオードに比べて順方向
電圧が高く成らない。このため、ショットキバリアダイ
オード１個あたりが占めるチップ上の面積は、ＰＮ接合
のそれに比べて十分小さい。本実施例では、第１の複合
半導体素子１中のＰＮ接合ダイオードの面積は第２の複
合半導体素子２中のショットキバリアダイオードが占め
る面積と同程度としている。このため、ＰＮ接合ダイオ
ード２つ分の順方向電圧はトランジスタＱ１、Ｑ２のベ
ース・エミッタ間順方向電圧和よりも大きくなってい
る。しかしながら、第２の複合半導体素子２中のショッ
トキバリアダイオードＳＤ１〜ＳＤ３の順方向電圧はＰ
Ｎ接合ダイオードの順方向電圧よりも小さいので、シヨ
ットキバリアダイオードを３個入れて温度補償機能を十
分に発揮させてトータルの温度補償ダイオードＤ１、Ｄ
２、ＳＢＤ１、ＳＢＤ２、ＳＢＤ３の順方向電圧和Ｖ１
をＱ１〜Ｑ４のベース・エミッタ間順方向電圧和Ｖ２と
ほぼ一致させている。結果として第１と第２の複合半導
体素子１、２を小さいサイズでほぼ同一の大きさとして
歪防止と温度補償が良好に達成でき且つ放熱性のバラン
スを良くし且つコスト低減をはかれる。また、第１と第
２の複合半導体素子１、２のそれぞれに温度補償ダイオ
ードが内蔵されているので、各素子の温度補償が良好に
達成される。
【００２０】
【別の実施例】次に、図５に示す別の実施例のＳＥＰＰ
回路装置を説明する。但し、図５において図１と実質的
に同一の部分には同一の符号を付してその説明を省略す
る。図５の回路装置の第１及び第２の複合半導体素子１
ａ、２ａは図１の第１及び第２の複合半導体素子１、２
から第２及び第４のトランジスタＱ2 、Ｑ4 を省き、且
つ１つのＰＮ接合ダイオードＤ2 と１つのショットキバ
リアダイオードＳＤ3 を省いた他は図１の第１及び第２
の複合半導体素子１、２と同一に構成されている。ま
た、図５の回路装置は、第１及び第２の複合半導体素子
１ａ、１ｂの周辺回路として図１には示されていない抵
抗Ｒ8 〜Ｒ12、コンデンサＣ1 〜Ｃ5 、及びトランジス
タＱ6 を有する。
回路装置を説明する。但し、図５において図１と実質的
に同一の部分には同一の符号を付してその説明を省略す
る。図５の回路装置の第１及び第２の複合半導体素子１
ａ、２ａは図１の第１及び第２の複合半導体素子１、２
から第２及び第４のトランジスタＱ2 、Ｑ4 を省き、且
つ１つのＰＮ接合ダイオードＤ2 と１つのショットキバ
リアダイオードＳＤ3 を省いた他は図１の第１及び第２
の複合半導体素子１、２と同一に構成されている。ま
た、図５の回路装置は、第１及び第２の複合半導体素子
１ａ、１ｂの周辺回路として図１には示されていない抵
抗Ｒ8 〜Ｒ12、コンデンサＣ1 〜Ｃ5 、及びトランジス
タＱ6 を有する。
【００２１】図５の回路装置は基本的構成において図１
と同一であるので、図１の回路装置と同一の作用効果を
有する。
と同一であるので、図１の回路装置と同一の作用効果を
有する。
【００２２】
【変形例】本発明は上述の実施例に限定されるものでな
く、例えば次の変形が可能なものである。 （１） 図１において第１の複合半導体素子１から第２
のダイオードＤ2 を省き、この代りに第２の複合半導体
素子２に第４のショットキバリアダイオードを追加し、
ＰＮ接合ダイオードとショットキバリアダイオードの個
数の比を１対４にすることができる。また、第１の複合
半導体素子１のＰＮ接合ダイオードを全て省き、第２の
複合半導体素子２に４〜８個程度のショットキバリアダ
イオードを設け、これ等を直列に接続して温度補償回路
としてもよい。 （２） 図１及び図５の回路に限ることなく、これに類
似した種々の回路に第１及び第２の複合半導体素子１、
１ａ、２、２ａを使用することができる。
く、例えば次の変形が可能なものである。 （１） 図１において第１の複合半導体素子１から第２
のダイオードＤ2 を省き、この代りに第２の複合半導体
素子２に第４のショットキバリアダイオードを追加し、
ＰＮ接合ダイオードとショットキバリアダイオードの個
数の比を１対４にすることができる。また、第１の複合
半導体素子１のＰＮ接合ダイオードを全て省き、第２の
複合半導体素子２に４〜８個程度のショットキバリアダ
イオードを設け、これ等を直列に接続して温度補償回路
としてもよい。 （２） 図１及び図５の回路に限ることなく、これに類
似した種々の回路に第１及び第２の複合半導体素子１、
１ａ、２、２ａを使用することができる。
【図１】実施例に係わるＳＥＰＰ回路装置を示す回路図
である。
である。
【図２】図１の回路装置における第１及び第２の複合半
導体素子の配置を示す平面図である。
導体素子の配置を示す平面図である。
【図３】図１の第１の複合半導体素子を示す断面図であ
る。
る。
【図４】図１の第２の複合半導体素子を示す断面図であ
る。
る。
【図５】別の実施例のＳＥＰＰ回路装置を示す回路図で
ある。
ある。
１、２ 第１及び第２の複合半導体素子 Ｄ1 、Ｄ2 ＰＮ接合ダイオード ＳＤ1 、ＳＤ2 、ＳＤ3 ショットキバリアダイオード
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西尾 勉 埼玉県新座市北野三丁目６番３号 サン ケン電気株式会社内 (56)参考文献 特開 昭63−308957（ＪＰ，Ａ) 特開 昭49−75057（ＪＰ，Ａ) 特開 昭50−74976（ＪＰ，Ａ) 実開 昭60−137453（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8222 H01L 27/06 H01L 27/08 H01L 29/72
Claims (5)
- 【請求項１】 半導体基板と、コレクタ電極（４１）
と、エミッタ電極と、ベース電極（３７）と、ショット
キバリア電極（３８）と、オーミック電極（３７ａ）と
を備え、 前記半導体基板は少なくともコレクタ領域（２１ａ）と
コレクタ接続用半導体領域（２１ｂ）とベース領域（２
５）とエミッタ領域（２６）とショットキバリアダイオ
ード用半導体領域（２８）とを有し、 前記コレクタ領域（２１ａ）はその一部が前記半導体基
板の一方の主面に露出するように配置され、 前記コレクタ接続用半導体領域（２１ｂ）は前記コレク
タ領域（２１ａ）よりも高い不純物濃度を有し且つ前記
コレクタ領域（２１ａ）と前記半導体基板の他方の主面
との間に配置され、 前記ベース領域（２５）はその一部が前記半導体基板の
一方の主面に露出するように前記コレクタ領域（２１
ａ）の中に島状に形成され、 前記エミッタ領域（２６）はその一部が前記半導体基板
の一方の主面に露出するように前記ベース領域（２５）
の中に島状に形成され、 前記ショットキバリアダイオード用半導体領域（２８）
はその一部が前記半導体基板の一方の主面に露出するよ
うに前記コレクタ領域（２１ａ）の中に島状に形成さ
れ、 前記コレクタ領域（２１ａ）と前記コレクタ接続用半導
体領域（２１ｂ）と前記エミッタ領域（２６）は第１の
導電型を有し、 前記ベース領域（２５）と前記ショットキバリアダイオ
ード用半導体領域（ ２８）とは前記第１導電型と反対の
第２導電型を有し、 前記コレクタ電極（４１）は前記半導体基板の他方の主
面において前記コレクタ接続用半導体領域（２１ｂ）に
接続され、 前記エミッタ電極は前記半導体基板の一方の主面におい
て前記エミッタ領域（２６）に接続され、 前記ベース電極（３７）は前記半導体基板の一方の主面
において前記ベース領域（２５）に 接続され、前記ショットキバリア電極（３８）は前記半導体基板の
一方の主面において前記ショットキバリアダイオード用
半導体領域（２８）にショットキバリア接触し、 前記オーミック電極（３７ａ）は前記半導体基板の一方
の主面において前記ショットキバリアダイオード用半導
体領域（２８）にオーミック接続され、 前記ベース電極（３７）と前記オーミック電極（３７
ａ）とは直接に又は抵抗を介して接続されている ことを
特徴とする複合半導体素子。 - 【請求項２】 半導体基板と、コレクタ電極（４１）
と、第１及び第２のエミッタ電極と、第１及び第２のベ
ース電極と、少なくとも１つのショットキバリア電極
（３８）と、少なくとも１つのオーミック電極（３７
ａ）とを備え、 前記半導体 基板は少なくともコレクタ領域（２１ａ）と
コレクタ接続用半導体領域（２１ｂ）と第１及び第２の
ベース領域（２２、２５）と第１及び第２のエミッタ領
域（２３、２６）とショットキバリアダイオード用半導
体領域（２８）とを有し、 前記コレクタ領域（２１ａ）はその一部が前記半導体基
板の一方の主面に露出するように配置され、 前記コレクタ接続用半導体領域（２１ｂ）は前記コレク
タ領域（２１ａ）よりも高い不純物濃度を有し且つ前記
コレクタ領域（２１ａ）と前記半導体基板の他方の主面
との間に配置され、 前記第１及び第２のベース領域（２２、２５）はそれぞ
れの一部が前記半導体基板の一方の主面にそれぞれ露出
するように前記コレクタ領域（２１ａ）の中にそれぞれ
島状に形成され、 前記第１及び第２のエミッタ領域（２３、２６）はそれ
ぞれの一部が前記半導体基板の一方の主面にそれぞれ露
出するように前記第１及び第２のベース領域（２２、２
５）の中にそれぞれ島状に形成され、 前記ショットキバリアダイオード用半導体領域（２８）
はその一部が前記半導体基板の一方の主面に露出するよ
うに前記コレクタ領域（２１ａ）の中に島状に形成さ
れ、 前記コレクタ領域（２１ａ）と前記コレクタ接続用半導
体領域（２１ｂ）と前 記第１及び第２のエミッタ領域
（２３、２６）は第１の導電型を有し、 前記第１及び第２のベース領域（２２、２５）と前記シ
ョットキバリアダイオード用半導体領域（２８）とは前
記第１導電型と反対の第２導電型を有し、 前記コレクタ電極（４１）は前記半導体基板の他方の主
面において前記コレクタ接続用半導体領域（２１ｂ）に
接続され、 前記第１及び第２のエミッタ電極は前記半導体基板の一
方の主面において前記第１及び第２のエミッタ領域（２
３、２６）に接続され、 前記第１及び第２のベース電極は前記半導体基板の一方
の主面において前記第１及び第２のベース領域（２２、
２５）に接続され、 前記シヨットキバリア電極（３８）は前記半導体基板の
一方の主面において前記シヨットキバリアダイオード用
半導体領域（２８）にショットキバリア接触し、 前記オーミック電極（３７ａ）は前記半導体基板の一方
の主面において前記シヨットキバリアダイオード用半導
体領域（２８）にオーミック接続され、 前記第２のベース電極と前記オーミック電極（３７ａ）
とは直接に又は抵抗を介して接続され、 前記第１のベース電極は前記第２のエミッタ電極に接続
されていることを特徴とする 複合半導体素子。 - 【請求項３】 第１及び第２の複合半導体素子（１、
２）を含むプッシュプル増幅回路装置であって、 前記第１の複合半導体素子（１）は少なくとも第１の半
導体基板と第１のコレクタ電極（１７）と第１及び第２
のエミッタ電極と第１及び第２のベース電極とアノード
電極とカソード電極とを備え、 前記第１の半導体基板は、少なくともＮ型コレクタ領域
（３ａ）とＮ型コレクタ接続用半導体領域（３ｂ）と第
１及び第２のＰ型のベース領域（４、６）と第１及び第
２のＮ型エミッタ領域（５、７）とＰ型ダイオード用半
導体領域（８）とＮ型ダイオード用半導体領域（９）と
を有し、 前記Ｎ型コレクタ領域（３ａ）はその一部が前記第１の
半導体基板の一方の主面に露出するように配置され、 前記Ｎ型コレクタ接続用半導体領域（３ｂ）は前記Ｎ型
コレクタ領域（３ａ）よりも高い不純物濃度を有し且つ
前記Ｎ型コレクタ領域（３ａ）と前記第１の半導体基板
の他方の主面との間に配置され、 前記第１及び第２のＰ型ベース領域（４、６）はそれぞ
れの一部が前記第１の半導体基板の一方の主面にそれぞ
れ露出するように前記Ｎ型コレクタ領域（３ａ）の中に
それぞれ島状に形成され、 前記第１及び第２のＮ型エミッタ領域（５、７）はそれ
ぞれの一部が前記第１の半導体基板の一方の主面にそれ
ぞれ露出するように前記第１及び第２のＰ型ベース領域
（４、６）の中にそれぞれ島状に形成され、 前記Ｐ型ダイオード用半導体領域（８）はその一部が前
記第１の半導体基板の一方の主面に露出するように前記
Ｎ型コレクタ領域（３ａ）の中に島状に形成され、 前記Ｎ型ダイオード用半導体領域（９）はその一部が前
記第１の半導体基板の一方の主面に露出するように前記
Ｐ型ダイオード用半導体領域（８）の中に島状に形成さ
れ、 前記第１のコレクタ電極（１７）は前記第１の半導体基
板の他方の主面において前記Ｎ型コレクタ接続用半導体
領域（３ｂ）に接続され、 前記第１及び第２のエミッタ電極は前記第１の半導体基
板の一方の主面において前記第１及び第２のＮ型エミッ
タ領域（５、７）に接続され、 前記第１及び第２のベース電極は前記第１の半導体基板
の一方の主面において前記第１及び第２のＰ型ベース領
域（４、６）に接続され、 前記アノード電極は前記第１の半導体基板の一方の主面
において前記Ｐ型ダイオード用半導体領域（８）に接続
され、 前記カソード電極は前記第１の半導体基板の一方の主面
において前記Ｎ型ダイオード用半導体領域（９）に接続
され、 前記第２のベース電極と前記アノード電極とは互いに接
続され、 前記第１のベース電極と前記第２のエミッタ電極とは互
いに接続され、 前記第２の複合半導体素子（２）は、少なくとも第２の
半導体基板と第２のコレクタ電極（４１）と第３及び第
４のエミッタ電極と第３及び第４のベース電極 と第１及
び第２のショットキバリア電極と第１及び第２及のオー
ミック電極とを備え、 前記第２の半導体基板は、少なくともＰ型コレクタ領域
（２１ａ）とＰ型コレクタ接続用半導体領域（２１ｂ）
と第１及び第２のＮ型ベース領域（２２、２５）と第１
及び第２のＰ型エミッタ領域（２３、２６）と第１及び
第２のショットキバリアダイオード用Ｎ型半導体領域
（２８、３０）とを有し、 前記Ｐ型コレクタ領域（２１ａ）はその一部が前記第２
の半導体基板の一方の主面に露出するように配置され、 前記Ｐ型コレクタ接続用半導体領域（２１ｂ）は前記Ｐ
型コレクタ領域（２１ａ）よりも高い不純物濃度を有し
且つ前記Ｐ型コレクタ領域（２１ａ）と前記第２の半導
体基板の他方の主面との間に配置され、 前記第１及び第２のＮ型ベース領域（２２、２５）はそ
れぞれの一部が前記第２の半導体基板の一方の主面にそ
れぞれ露出するように前記Ｐ型コレクタ領域（２１ａ）
の中にそれぞれ島状に形成され、 前記第１及び第２のＰ型エミッタ領域（２３、２６）は
それぞれの一部が前記第２の半導体基板の一方の主面に
それぞれ露出するように前記第１及び第２のＮ型ベース
領域（２２、２５）の中にそれぞれ島状に形成され、 前記第１及び第２のショットキバリアダイオード用Ｎ型
半導体領域（２８、３０）はそれぞれの一部が前記第２
の半導体基板の一方の主面に露出するように前記Ｐ型コ
レクタ領域（２１ａ）の中にそれぞれ島状に形成され、 前記第２のコレクタ電極（４１）は前記第２の半導体基
板の他方の主面において前記Ｐ型コレクタ接続用半導体
領域（２１ｂ）に接続され、 前記第３及び第４のエミッタ電極は前記第２の半導体基
板の一方の主面において前記第１及び第２のＰ型エミッ
タ領域（２３、２６）に接続され、 前記第３及び第４のベース電極は前記第２の半導体基板
の一方の主面において前記第１及び第２のＮ型ベース領
域（２２、２５）に接続され、 前記第１及び第２のショットキバリア電極は前記第２の
半導体基板の一方の主面において前記第１及び第２のシ
ョットキバリア用Ｎ型半導体領域（２８、３０）にショ
ットキバリア接触し、 前記第１及び第２のオーミック電極は前記第２の半導体
基板の一方の主面において前記第１及び第２のショット
キバリア用半導体領域（２８、３０）にオーミック接続
され、 前記第４のベース電極と前記第１のオーミック電極とは
直接に又は抵抗を介して接続され、 前記第３のベース電極は前記第４のエミッタ電極に接続
され、 前記第１のショットキバリア電極は前記第２のオーミッ
ク電極に接続され、 前記第１の複合半導体素子（１）の前記第１のエミッタ
電極が前記第２の複合半導体素子（２）の前記第３のエ
ミッタ電極に接続され、 前記第１の複合半導体素子（１）の前記第２ベース電極
と前記第２の複合半導体素子（２）の前記第４のベース
電極との間に少なくとも１つの前記Ｐ型ダイオード用半
導体領域（８）及び前記Ｎ型ダイオード用半導体領域
（９）に基づく少なくとも１つのダイオード（Ｄ１）と
少なくとも第１及び第２のショットキバリアダイオード
用Ｎ型半導体領域（２８、３０）に基づく少なくとも２
つのショットキバリアダイオード（ＳＤ１、ＳＤ２）と
の直列回路が接続されている ことを特徴とする回路装
置。 - 【請求項４】 前記第１の複合半導体素子（１）の前記
第１のエミッタ電極と前記第２の複合半導体素子（２）
の前記第３のエミッタ電極との間に抵抗（Ｒ１、Ｒ２）
が接続されていることを特徴とする請求項３記載の回路
装置。 - 【請求項５】 前記第２の複合半導体素子（２）の前記
第４のベース電極と前記第１のオーミック電極との間に
抵抗（Ｒ３）が接続されていることを特徴とする請求項
３又は４記載の回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07119189A JP3084474B2 (ja) | 1995-04-19 | 1995-04-19 | 複合半導体素子及びこれを使用した回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07119189A JP3084474B2 (ja) | 1995-04-19 | 1995-04-19 | 複合半導体素子及びこれを使用した回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08288527A JPH08288527A (ja) | 1996-11-01 |
| JP3084474B2 true JP3084474B2 (ja) | 2000-09-04 |
Family
ID=14755125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07119189A Expired - Lifetime JP3084474B2 (ja) | 1995-04-19 | 1995-04-19 | 複合半導体素子及びこれを使用した回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3084474B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6407617B1 (en) | 1999-11-19 | 2002-06-18 | Matsushita Electric Industrial Co., Ltd. | Bias circuit and method of fabricating semiconductor device |
-
1995
- 1995-04-19 JP JP07119189A patent/JP3084474B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08288527A (ja) | 1996-11-01 |
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