JPH0526769Y2 - - Google Patents

Description

【考案の詳細な説明】 (イ) 産業上の利用分野 本考案はアンプ回路を組み込んだ半導体集積回
路装置の接地ラインの取り方の改良に関する。

(ロ) 従来技術 アンプ回路は第１図に示す如く、入力段１と出
力段２より構成されている。入力段１は入力信号
の電圧増巾を行い、初段に入力トランジスタ３と
入力トランジスタ３のベースとアース間に接続さ
れる入力抵抗Rinを有している。出力段２は入力
段１からの出力信号を電流増巾するもので、ドラ
イバー回路４とプツシユプル接続した出力トラン
ジスタ５，６より成る。

このような大電流を扱う回路を集積化する場
合、回路に接地電位（GND）を供給するための
接地ラインのパターン設計に若干の注意を必要と
する。その第１番目は、出力トランジスタ４，５
と入力段１との接地ラインを分離することであ
る。両者を同じ接地ラインで接続すると、接地ラ
イン（アルミ配線）の持つ僅かな抵抗成分が共通
インピーダンスとして両者間に存在することにな
り、出力トランジスタ４，５の大動作電流が前記
共通インピーダンスを流れることによる接地ライ
ンの電位上昇が接地ラインを介して入力段１に帰
還されることになる。このような接地電位の上昇
が入力段１回路に帰還されると、回路動作に悪影
響を及ぼし、アンプ回路の歪み率悪化につなが
る。

その第２番目は、半導体基板への漏れ電流によ
る基板電位の上昇である。漏れ電流は、寄生サイ
リスタ効果の引き金になるばかりか、寄生電流が
流れることによつて基板電位が部分的に上昇し、
少なからず回路動作への悪影響も無視できない。

このような注意点に考慮した従来例を第２図に
示す。第２図に於て、そのアースの取り方は、入
力段１および出力段２のドライバー回路４のアー
スについては半導体基板に接続されない第１接地
ライン１１に接続し、出力段２の出力トランジス
タ５，６のアースのみ半導体基板に分離領域を介
して接続された第２接地ライン１２に接続してい
た。

この例によれば、接地ラインを第１接地ライン
１１と第２接地ライン１２とに分離したことによ
つて、出力トランジスタ５，６の動作電流による
第２接地ライン１２の電位上昇が第１接地ライン
１１に帰還されないので、前記電位上昇による入
力段１への悪影響を防止できる。一方、基板電位
に対しては第２接地ライン１２を接続することに
より寄生電流を回収している。

しかしながら、第２図の構成では第２接地ライ
ン１２が短いため、半導体基板を流れる寄生電流
を吸い取る部分が少なくなり、基板電位を安定化
させる効果が薄い。そのため部分的に基板電位が
上昇して回路動作に悪影響を及ぼすことになる。
つまり前記第２番目の注意点が劣化する。第１接
地ライン１１をも半導体基板に接続すれば基板電
位の上昇は防げるが、今度は回収した寄生電流に
よつて第１接地ライン１１の電位が上昇し、前記
第１番目の注意点が悪化する。半導体基板と接続
する第２接地ライン１２を延長して第１接地ライ
ン１１と並行に延在させても改善できるが、今度
はチツプサイズの増大を招いてしまう。

(ハ) 考案の目的 本考案は斯上した欠点に鑑みてなされ、従来の
欠点を完全に除去したアンプ回路を組み込んだ半
導体集積回路装置を提供することを目的とする。

(ニ) 考案の構成 本考案に依れば、アンプ回路を組み込んだ半導
体集積回路装置において入力段１の入力トランジ
スタ３の入力抵抗Rinのアース端を半導体基板と
接触しない第１接地ライン２１に接続し、入力段
１および出力段２の他の回路のアースは半導体基
板と接触した第２接地ライン２２に接続する様に
構成される。

(ホ) 実施例 本考案によりアンプ回路を半導体集積回路装置
に組み込む場合、そのアースの取り方は第３図に
示す如く、入力段１の入力抵抗Rinのアース端の
みを半導体基板と接触しない第１接地ライン２１
に接続し、入力段１および出力段２の他の回路の
アースは半導体基板と接触する第２接地ライン２
２に接続している。

第１接地ライン２１および第２接地ライン２２
は周知のアルミニウムのスパツタにより形成され
た電極であり、第３図の如く半導体集積回路装置
の表面に所望のパターンで延在される。第２接地
ライン２２は第４図に示す如く、Ｐ型の半導体基
板３１上のＮ型エピタキシヤル層３２を各島領域
３３にPN分離する分離領域３４に酸化膜３５に
設けたコンタクト孔を介して接触する様に形成さ
れ、第２接地ライン２２はほぼ全長に渡つて分離
領域３４を介して半導体基板３１と接続されてい
る。

斯上した本考案の構造に依れば、入力段１の入
力トランジスタ３の入力抵抗Rinのアース端を除
き入力段１及び出力段２のアースは第２接地ライ
ン２２で半導体基板と接触する。このために出力
トランジスタ５，６の動作電流が流れることによ
る第２接地ライン２２の電位上昇が入力段１に悪
影響を及ぼすものと考えられる。また、第２接地
ライン２２が回収した寄生電流による第２接地ラ
イン２２の電位上昇による入力段１への悪影響も
無視できない。しかしながら、このような第２接
地ライン２２の電位上昇が入力段１のどの素子に
悪影響を与えるかを突き詰めて調査すると、ゲイ
ンの関係から入力トランジスタ１のベース端子
（すなわち入力端子）であることが分かつた。そ
こで入力トランジスタのベースとアース間に接続
される入力抵抗Rinのアース端にのみ出力トラン
ジスタ５，６の動作電流が流れることによる第２
接地ライン２２の電位上昇、および第２接地ライ
ン２２が回収した寄生電流による第２接地ライン
２２の電位上昇の影響を与えなければ、アンプ回
路の特性への影響は除去できる。従つて本考案で
は入力抵抗Rinのアース端のみを第１接地ライン
２１に接続したのである。

(ヘ) 考案の効果 本考案によれば、まず第１に第１接地ライン２
１と第２接地ライン２２とを分離したことによつ
て、出力トランジスタ５，６の動作電流が流れる
ことによる第２接地ライン２２の電位上昇、およ
び第２接地ライン２２が回収した寄生電流による
第２接地ライン２２の電位上昇が入力トランジス
タ１のベース端子の接地電位に悪影響を与える弊
害を除去できる。第２に、半導体基板と接続する
第２接地ライン２２を最大限に長くできるので、
半導体基板のほぼ全体に寄生電流あるいは漏れ電
流の吸い上げができ、半導体基板の電位を全体的
に0Vに抑えることができる。この結果、基板電
位が部分的に上昇することによる回路動作への悪
影響を除去できる。本考案は、この２つの改善効
果の相乗効果により、アンプ回路の歪率を大幅に
改善できるものである。

さらに本願考案によれば、第２図の構造と同様
に第１接地ライン２１と第２接地ライン２２とを
一直線状に配置できるので、第１接地ラインと第
２接地ラインを並行に２重配置する例に比べて、
チツプサイズを増大せずに済むという利点をも有
するものである。

【図面の簡単な説明】

第１図は半導体集積回路装置に組み込むアンプ
回路を説明するブロツク図、第２図は従来のアン
プ回路を組み込んだ半導体集積回路装置を説明す
る上面図、第３図は本考案によるアンプ回路を組
み込んだ半導体集積回路装置を説明する上面図、
第４図は本考案に用いた第２接地ラインを説明す
る断面図である。 主な図番の説明、１は入力段、２は出力段、３
は入力トランジスタ、５，６は出力トランジス
タ、２１は第１接地ライン、２２は第２接地ライ
ンである。

Claims (1)

1. 【実用新案登録請求の範囲】 ベースを入力端子とする入力トランジスタおよ
   び前記入力トランジスタのベースと接地電位との
   間に接続される入力抵抗とを有する入力段と前記
   入力段の出力を電流増幅する出力段とを半導体チ
   ツプ上に組み込んだ半導体集積回路装置におい
   て、 前記入力抵抗のアース端のみを半導体基板と接
   続しない第１接地ラインに接続し、前記入力段の
   他の素子と前記出力段の素子を前記半導体基板の
   ほぼ全長にわたり高濃度分離領域を介して前記半
   導体基板と接続されて延在する第２接地ラインに
   接続したことを特徴とする半導体集積回路装置。