JPH0438529Y2 - - Google Patents
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- Publication number
- JPH0438529Y2 JPH0438529Y2 JP1982178504U JP17850482U JPH0438529Y2 JP H0438529 Y2 JPH0438529 Y2 JP H0438529Y2 JP 1982178504 U JP1982178504 U JP 1982178504U JP 17850482 U JP17850482 U JP 17850482U JP H0438529 Y2 JPH0438529 Y2 JP H0438529Y2
- Authority
- JP
- Japan
- Prior art keywords
- integrated circuit
- amplifier
- type
- terminal
- substrate
- Prior art date
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- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000003071 parasitic effect Effects 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 9
- 229910052782 aluminium Inorganic materials 0.000 description 9
- 230000001629 suppression Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 101000684181 Homo sapiens Selenoprotein P Proteins 0.000 description 1
- 102100023843 Selenoprotein P Human genes 0.000 description 1
- 238000005513 bias potential Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000008188 pellet Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229940119265 sepp Drugs 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Integrated Circuits (AREA)
- Wire Bonding (AREA)
- Amplifiers (AREA)
Description
【考案の詳細な説明】
本考案は集積回路に関し、特に集積回路化され
た増幅器に関するものである。
た増幅器に関するものである。
通常のステレオ装置等では、商用交流を整流し
て正負２種の直流電圧を得、これを増幅器の電圧
源としている。しかるに、整流の際に生ずるリツ
プルが電源に重畳するため、このリツプル成分が
電力増幅器等のバイアス回路を通してその出力に
生じるときわめて耳ざわりな音となる。通常ステ
レオ等の電力増幅器用半導体集積回路では、この
種のリツプル成分を出力に生じないようバイアス
回路を定電圧化したり定電流化してリツプル分の
除去を行なつている。しかし、半導体集積回路は
その製法上に起因した寄生の容量によつてリツプ
ル抑圧比が悪化することがある。
て正負２種の直流電圧を得、これを増幅器の電圧
源としている。しかるに、整流の際に生ずるリツ
プルが電源に重畳するため、このリツプル成分が
電力増幅器等のバイアス回路を通してその出力に
生じるときわめて耳ざわりな音となる。通常ステ
レオ等の電力増幅器用半導体集積回路では、この
種のリツプル成分を出力に生じないようバイアス
回路を定電圧化したり定電流化してリツプル分の
除去を行なつている。しかし、半導体集積回路は
その製法上に起因した寄生の容量によつてリツプ
ル抑圧比が悪化することがある。
本考案の目的は、これらの寄生の容量によつて
生ずるハム抑圧比の悪化を改善した集積回路を提
供することにある。
生ずるハム抑圧比の悪化を改善した集積回路を提
供することにある。
本考案はＰ型サブストレートと増幅器の入力端
子間に生ずる寄生の容量を一定の定電圧化された
バイアス電圧の層を投けて軽減するものであり、
以下図面に従つて説明する。
子間に生ずる寄生の容量を一定の定電圧化された
バイアス電圧の層を投けて軽減するものであり、
以下図面に従つて説明する。
第１図は本考案を適用する回路の１例である。
図において、Ｓは信号源で音量調整用VRを介し
て電力増幅器100の入力端子ａに接続される。点
線で囲まれた電力増幅器100は集積回路化されて
いる。外部端子である入力端子ａに供給された信
号は、差動増幅器を構成するトランジスタQ2，
Q3により増幅され、２段目の位相反転増幅器Q4
により反転増幅されてエミツタ接地増幅器を構成
するトランジスタQ5によつてさらに増幅される。
トランジスタQ6，Q7，Q8およびQ9によつて構成
される出力段はＢ級SEPP回路を構成し、トラン
ジスタQ5により伝達された信号を出力端子Ｃよ
り取り出しスピーカSPを駆動して音声に変換す
る。端子ｂは負帰還端子で、出力端子ｅより、抵
抗R7，R6、コンデンサC3によつて構成される負
帰還回路によつて負帰還がかけられ、利得の安定
化と歪の改善がはかられる。
図において、Ｓは信号源で音量調整用VRを介し
て電力増幅器100の入力端子ａに接続される。点
線で囲まれた電力増幅器100は集積回路化されて
いる。外部端子である入力端子ａに供給された信
号は、差動増幅器を構成するトランジスタQ2，
Q3により増幅され、２段目の位相反転増幅器Q4
により反転増幅されてエミツタ接地増幅器を構成
するトランジスタQ5によつてさらに増幅される。
トランジスタQ6，Q7，Q8およびQ9によつて構成
される出力段はＢ級SEPP回路を構成し、トラン
ジスタQ5により伝達された信号を出力端子Ｃよ
り取り出しスピーカSPを駆動して音声に変換す
る。端子ｂは負帰還端子で、出力端子ｅより、抵
抗R7，R6、コンデンサC3によつて構成される負
帰還回路によつて負帰還がかけられ、利得の安定
化と歪の改善がはかられる。
第２図は第１図の回路における特に入力部の半
導体ペレツトを示す従来例であり、同図ａはその
平面図、同図ｂは断面図である。図において、１
は入力端子ａに接続されるボンデイング用アルミ
パツドであり、R1は静電破壊対策用抵抗、２は
集積回路内の各素子を分離するＰ型絶縁領域、６
は酸化膜、５はＰ型サブストレートである。Ｐ型
サブストレート５及びＰ型絶縁領域２は回路の最
も低い電位に接続され、この場合は負の電源端子
ｄに接続される。この為、Ｐ型サブストレート５
とｎ型島状エピタキシヤル領域３との接合寄生容
量ならびにｎ型島状エピタキシヤル領域３とボン
デイングアルミパツド１との間に生ずる酸化膜５
を誘電体とする寄生容量を介して負の電源のリツ
プルがアルミニウムパツド１にあらわれる。同様
に、Ｐ型サブストレート１と他のｎ型島状エピタ
キシヤル領域４との接合寄生容量ならびにｎ型島
状エピタキシヤル領域４とＰ型拡散で形成される
抵抗R1との間の接合寄生容量を介して負の電源
に重畳するリツプル分が抵抗R1にあらわれる。
この結果ボンデイングパツド１及び抵抗R1及び
抵抗R1はともに電力増幅器の入力の為に、寄生
容量を介して伝達されたリツプル分を増幅して出
力に伝達するので著しくリツプル抑圧比を悪化さ
せる。
導体ペレツトを示す従来例であり、同図ａはその
平面図、同図ｂは断面図である。図において、１
は入力端子ａに接続されるボンデイング用アルミ
パツドであり、R1は静電破壊対策用抵抗、２は
集積回路内の各素子を分離するＰ型絶縁領域、６
は酸化膜、５はＰ型サブストレートである。Ｐ型
サブストレート５及びＰ型絶縁領域２は回路の最
も低い電位に接続され、この場合は負の電源端子
ｄに接続される。この為、Ｐ型サブストレート５
とｎ型島状エピタキシヤル領域３との接合寄生容
量ならびにｎ型島状エピタキシヤル領域３とボン
デイングアルミパツド１との間に生ずる酸化膜５
を誘電体とする寄生容量を介して負の電源のリツ
プルがアルミニウムパツド１にあらわれる。同様
に、Ｐ型サブストレート１と他のｎ型島状エピタ
キシヤル領域４との接合寄生容量ならびにｎ型島
状エピタキシヤル領域４とＰ型拡散で形成される
抵抗R1との間の接合寄生容量を介して負の電源
に重畳するリツプル分が抵抗R1にあらわれる。
この結果ボンデイングパツド１及び抵抗R1及び
抵抗R1はともに電力増幅器の入力の為に、寄生
容量を介して伝達されたリツプル分を増幅して出
力に伝達するので著しくリツプル抑圧比を悪化さ
せる。
第３図は本考案の一実施例による集積回路の特
に入力部分を具体的に示すもので、第２図と同一
の働きとなすものは同一の符号を付した。第３図
において、入力端子アルミニウムパツド１の直下
のｎ型領域３はＰ型サブストレート基板上にある
がアルミ配線７によつてバイアスが与えられてお
り、このバイアス電圧は例えば第１図におけるｃ
端子の如きGND電位であればＰ型サブストレー
トとアルミパツド１との間をGND電位のｎ型領
域３で分離することができる。同様に、抵抗R1
直下のｎ型拡散領域４をアルミ配線８を通して、
例えば第１図のトランジスタQ1のエミタツクと
共通接続してバイアス電圧を与えれば、Ｐ型サブ
ストレート基板と抵抗R1との間に第１図のツエ
ナーダイオードD2によつて安定化された電位で
バイアスされたｎ型領域４で分離される。したが
つて、Ｐ型サブストレートが負電源に重畳したリ
ツプルで振られても、入力端子ａには全く影響を
及ぼさなくなる。
に入力部分を具体的に示すもので、第２図と同一
の働きとなすものは同一の符号を付した。第３図
において、入力端子アルミニウムパツド１の直下
のｎ型領域３はＰ型サブストレート基板上にある
がアルミ配線７によつてバイアスが与えられてお
り、このバイアス電圧は例えば第１図におけるｃ
端子の如きGND電位であればＰ型サブストレー
トとアルミパツド１との間をGND電位のｎ型領
域３で分離することができる。同様に、抵抗R1
直下のｎ型拡散領域４をアルミ配線８を通して、
例えば第１図のトランジスタQ1のエミタツクと
共通接続してバイアス電圧を与えれば、Ｐ型サブ
ストレート基板と抵抗R1との間に第１図のツエ
ナーダイオードD2によつて安定化された電位で
バイアスされたｎ型領域４で分離される。したが
つて、Ｐ型サブストレートが負電源に重畳したリ
ツプルで振られても、入力端子ａには全く影響を
及ぼさなくなる。
以上本考案によれば、入力インピーダンスが数
百kΩと高い場合でも、入力端子ａとＰ型サブス
トレート基板との間に生ずる寄生容量（通常この
寄生容量はきわめて小さく数PFお小容量である）
によつて悪化するリツプル抑圧比の改善を容易に
実現できる。
百kΩと高い場合でも、入力端子ａとＰ型サブス
トレート基板との間に生ずる寄生容量（通常この
寄生容量はきわめて小さく数PFお小容量である）
によつて悪化するリツプル抑圧比の改善を容易に
実現できる。
尚、本考案で示した各島状領域に供給するバイ
アス電位は例示的なものであり、導電型や素子の
分離を考慮して適切な電位を与え得るものであ
る。
アス電位は例示的なものであり、導電型や素子の
分離を考慮して適切な電位を与え得るものであ
る。
第１図は本考案を説明する為の半導体集積回路
化されたオーデイオ増幅器の１例を示す図、第２
図ａ，ｂは第１図の特に入力部における半導体集
積回部装置を示す平面図、断面図、第３図は本考
案の一実施例による半導体集積回路装置の特に入
力部を具体的に示す平面図である。 実施した実施例の１例、R1，R2，…，R8……
抵抗、C2，C3，C4……コンデンサ、Q1，Q2，…，
Q9……トランジスタ、SP……スピーカー、D1，
D2，…，D5……ダイオード、I1，I2……定電流
源、Ｓ……信号源、ａ……入力端子、ｂ……負帰
還端子、ｃ……GND端子、ｄ……負の電源端子、
ｅ……出力端子、ｆ……正の電源端子、１……入
力ボンデイングパツド、２……分離領域、３，４
……Ｎ型島状エピタキシヤル層、５……Ｐ型基
板、６……酸化膜、７，８……バイアス供給用ア
ルミニウム線。
化されたオーデイオ増幅器の１例を示す図、第２
図ａ，ｂは第１図の特に入力部における半導体集
積回部装置を示す平面図、断面図、第３図は本考
案の一実施例による半導体集積回路装置の特に入
力部を具体的に示す平面図である。 実施した実施例の１例、R1，R2，…，R8……
抵抗、C2，C3，C4……コンデンサ、Q1，Q2，…，
Q9……トランジスタ、SP……スピーカー、D1，
D2，…，D5……ダイオード、I1，I2……定電流
源、Ｓ……信号源、ａ……入力端子、ｂ……負帰
還端子、ｃ……GND端子、ｄ……負の電源端子、
ｅ……出力端子、ｆ……正の電源端子、１……入
力ボンデイングパツド、２……分離領域、３，４
……Ｎ型島状エピタキシヤル層、５……Ｐ型基
板、６……酸化膜、７，８……バイアス供給用ア
ルミニウム線。
Claims (1)
- 一導電型の半導体基板上に当該基板とPN接合
をもつて形成された複数の逆導電型の半導体島領
域を備え、これら半導体島領域に所定の回路素子
がそれぞれ形成されて増幅器が構成されるととも
に、前記PN接合を逆バイアスするために、前記
半導体基板にリツプル成分をもつた電圧が印加さ
れる集積回路であつて、前記増幅器への信号入力
用ボンデイングパツド下に存在する前記半導体島
領域が実質的に変動のない電位によつてバイアス
されていることを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17850482U JPS5983053U (ja) | 1982-11-26 | 1982-11-26 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17850482U JPS5983053U (ja) | 1982-11-26 | 1982-11-26 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5983053U JPS5983053U (ja) | 1984-06-05 |
| JPH0438529Y2 true JPH0438529Y2 (ja) | 1992-09-09 |
Family
ID=30387532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17850482U Granted JPS5983053U (ja) | 1982-11-26 | 1982-11-26 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5983053U (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649556A (en) * | 1979-09-28 | 1981-05-06 | Toshiba Corp | Mos integrated circuit |
-
1982
- 1982-11-26 JP JP17850482U patent/JPS5983053U/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649556A (en) * | 1979-09-28 | 1981-05-06 | Toshiba Corp | Mos integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5983053U (ja) | 1984-06-05 |
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