JPH0312482B2

JPH0312482B2 -

Info

Publication number: JPH0312482B2
Application number: JP57188497A
Authority: JP
Inventors: Kyoshi Nishimura
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1982-10-27
Filing date: 1982-10-27
Publication date: 1991-02-20
Also published as: JPS5979636A

Description

【発明の詳細な説明】この発明は容量性負荷駆動回路に係り、特に
OTL（output transformerless）方式の負荷等を
駆動するに好適な駆動回路に関する。

第１図はOTL方式の負荷を駆動する従来の容
量性負荷駆動回路を示している。図において、こ
の容量性負荷駆動回路は準コンプリメンタリ回路
で構成されている。即ち、トランジスタ２，４は
ダーリントン接続され、トランジスタ２のベース
に形成された入力端子６には入力信号が与えられ
る。トランジスタ４のコレクタには、駆動電圧を
印加する電圧印加端子８が形成され、この電圧印
加端子８には電圧Vccが印加される。また、トラ
ンジスタ４のエミツタにはトランジスタ１０のエ
ミツタが接続されているとともに、出力端子１２
が形成され、トランジスタ４，１０のベース間に
はダイオード１４，１６が挿入にされている。ト
ランジスタ１０のコレクタは基準電位点に接続さ
れ、トランジスタ１０のベースと基準電位点
（GND）との間には定電流源１８が接続されてい
る。そして、前記出力端子１２と基準電位点との
間には、容量性負荷としてのコンデンサ２０及び
抵抗２２が直列に接続されている。

このような容量性負荷を駆動するための駆動回
路では、入力端子６に与えられる交流信号に基づ
き、正電流時はトランジスタ４を介して出力端子
１２からコンデンサ２０及び抵抗２２に電流が流
れる。一方、負電流時にはコンデンサ２０からト
ランジスタ１０を介して電流が基準電位点側に流
れる。この結果、負荷としての抵抗２２は正負の
出力を発生する。

しかしながら、このような容量性負荷の駆動回
路では、部品点数が多いとともに、トランジスタ
４，１０、ダイオード１４，１６等の素子の特性
のばらつきで回路電流の値が不均一化する欠点が
ある。特に、回路電流の値を均一化するために
は、素子の特性を整合させる必要があり、アイド
リング調整が不十分な場合には、クロスオーバ歪
が発生する等の欠点がある。

そこで、この発明は、アイドリング電流の調整
を容易化するとともに、クロスオーバ歪を低減し
た容量性負荷駆動回路の提供を目的とする。

また、他の発明は、容量性負荷に供給する正電
流を制限し、アイドリング電流を低減した容量性
負荷駆動回路の提供を目的とする。

即ち、この発明の容量性負荷駆動回路は、例え
ば第２図ないし第４図に示すように、ベースに入
力信号を受け、その入力信号に応じた電流を流す
第１のトランジスタ２６と、ベースに定電流源４
０が接続されているとともに前記第１のトランジ
スタと直列に接続されて前記電流が供給される第
２のトランジスタ３２と、この第２のトランジス
タに直列に接続されてベースに前記定電流源が接
続され、コレクタが電源に接続され又は接地され
た第３のトランジスタ３８とを備え、前記第２及
び第３のトランジスタの接続点と接地点又は電源
との間に容量性負荷が接続され、この容量性負荷
の端子電圧と前記第２及び第３のトランジスタの
ベース電圧との大小関係に応じて、前記容量性負
荷に前記第２のトランジスタを通して正電流を流
し、又は、前記第３のトランジスタを通して負電
流を流すようにしたものである。

また、この発明の容量性負荷駆動回路は、例え
ば、第６図に示すように、ベースに入力信号を受
け、その入力信号に応じた電流を流す第１のトラ
ンジスタ２６と、第１及び第２のコレクタを備
え、ベースに定電流源４０が接続され、エミツタ
に前記第１のトランジスタが直列に接続されて前
記電流を受けるとともに前記第１のコレクタに容
量性負荷が接続され、前記第２のコレクタが接地
された第４のトランジスタ５０と、この第４のト
ランジスタのベースとベース・コレクタを共通に
接続し、第４のトランジスタとカレントミラー回
路を構成する第５のトランジスタ６４と、この第
５のトランジスタのベース・コレクタ側に接続さ
れ、前記第５のトランジスタを通して前記第４の
トランジスタに定電流を流す定電流源４０とを備
えてなるものである。

以下、この発明を図面に示した実施例を参照し
て詳細に説明する。

第２図はこの発明の容量性負荷駆動回路の実施
例を示している。図において、ベースに入力信号
を受け、その入力信号に応じた電流を流す第１の
トランジスタ２４，２６はダーリントン接続さ
れ、トランジスタ２４のベースには入力端子２８
が形成され、一方のトランジスタ２６のコレクタ
には駆動電圧を印加する電圧印加端子３０が形成
されている。トランジスタ２６のエミツタには負
荷に正電流を流すための駆動用トランジスタとし
て第２のトランジスタ３２のエミツタが接続さ
れ、このトランジスタ３２のコレクタには抵抗３
４を介して出力端子３６が形成されているととも
に、負荷に負電流を流すための駆動用トランジス
タ３８として第３のトランジスタ３８のエミツタ
が接続されている。トランジスタ３８のコレクタ
は基準電位点に接続され、トランジスタ３２，３
８のベースは共通に接続されるとともに、このベ
ースと基準電位点との間には定電流源４０が接続
されている。そして、出力端子３６と基準電位点
との間には、容量性負荷を想定してコンデンサ２
０及び抵抗２２が直列に接続されている。

以上の構成において、その動作を説明する。
今、入力端子２８の交流入力電圧をVin、トラン
ジスタ２４のベース・エミツタ間電圧をVbe₁、
トランジスタ２６のベース・エミツタ間電圧を
Vbe₂、トランジスタ３２のベース・エミツタ間
電圧をVbe₃とすると、トランジスタ３２のベー
ス電位Vb₃は、 Vb₃＝Vin−（Vbe₁＋Vbe₂＋Vbe₃） ……(1) となる。

コンデンサ２０が充電されるとき、出力端子３
６に発生する電圧をVoutとすると、トランジス
タ３８のベース・エミツタ間にかかる電圧Vbe₄
は、 Vbe₄＝Vout−Vb₃ ……(2) となる。コンデンサ２０がチヤジアツプされてい
ないときは、 Vout−Vb₃≪0.65〔Ｖ〕 ……(3) （トランジスタ３８が導通する場合のベース・エ
ミツタ間電圧）となる。

トランジスタ３８がカツトオフ状態となり、コ
ンデンサ２０の充電が終了するときは、抵抗３４
の抵抗値をＲ、抵抗３４を流れる電流をIr₁とす
ると、前記Vbe₃は、 Vbe₃＝Vbe₄＋Ｒ・Ir₁ ……(4) となり、この式を満足するアイドリング電流で終
る。

また、コンデンサ２０が放電するときも、トラ
ンジスタ３２のベース電位は同電位となるので、
トランジスタ３８のベース・エミツタ間にかかる
電圧は、 Vbe₄＝Vout−Vbe₃ ……(5) となり、コンデンサ２０が放電されていないとき
は、 Vout−Vbe₃≪0.65〔Ｖ〕 ……(6) （トランジスタ３８が導通する場合のベース・エ
ミツタ間電圧）となり、トランジスタ３８は導通状態、コンデン
サ２０はトランジスタ３８を通じて基準電位点に
流れる。この場合、抵抗３４及びトランジスタ３
２のコレクタ・ベースを通じて一部の電流が流れ
るが、この種の電圧は僅少であり、トランジスタ
３８を通じて流れる電流が主である。

また、コンデンサ２０が放電を終了したとき、
同様に前記Vbe₃は、 Vbe₃＝Vbe₄＋Ｒ・Ir₁ ……(7) となり、この式を満足するアイドリング電流が流
れる。

このような構成によれば、ベースを共通に接続
したトランジスタ３２，３８のスイツチング動作
がそのベース電位と、出力端子３６に発生する出
力電圧Voutの値、即ち、容量性負荷の端子電圧
との比較に基づいて行われるので、第１図に示す
従来の駆動回路におけるトランジスタ２，４，１
０の構成と異なり、アイドリング調整が容易にな
るとともに、出力のスイツチング歪を低下させる
ことができる。

また、第１図の回路構成と比較すると、ダイオ
ード１４，１６を省略することができ、その簡略
化を図ることができる。

第３図に示す実施例は、前記トランジスタ２
４，２６をPNP形のトランジスタ４２，４４、
トランジスタ３２，３８をNPN形のトランジス
タ４６，４８で構成したものである。図におい
て、第２図に示す回路と同一部分には、同一符号
が付してある。このように構成しても前記実施例
と同様の効果を得ることができる。

また、第４図に示す実施例は第２図に示す実施
例の回路を集積回路で構成したもので、第２図に
示す回路と同一部分には、同一符号が付してあ
る。即ち、この実施例のトランジスタ５０は、前
記実施例のトランジスタ３２をラテラルPNPト
ランジスタとし、トランジスタ３８を集積回路基
板を利用してSubPNPトランジスタとし、集積回
路上において一体に構成したものである。このト
ランジスタ５０のベースと基準電位点との間には
定電流源５２が接続され、第１のコレクタC₁に
は出力端子５４が形成されている。この出力端子
５４には前記容量性負荷としてのコンデンサ２０
及び抵抗２２が直列に接続されている。また、第
２のコレクタC₂は基準電位点に接続されている。

第５図は前記トランジスタ５０の半導体基板上
の構造を示している。Ｐ形半導体で形成された半
導体基板５６には、埋込み層５８を形成した後、
エピタキシヤル層６０が形成され、このエピタキ
シヤル層６０は分離領域６２で区画分離されてい
る。このエピタキシヤル層６０の表面層にはトラ
ンジスタ５０のベースＢ、エミツタＥ及び第１の
コレクタC₁が形成され、前記分離領域６２を介
して半導体基板５６で第２のコレクタC₂が形成
されている。即ち、ベースＢ、エミツタＥ及び第
１のコレクタC₁でラテラルPNPトランジスタが
構成され、ベースＢ、第１及び第２のコレクタ
C₁，C₂で半導体基板５６を含んでSubPNPトラ
ンジスタが構成されている。

以上の構成において、その動作を説明する。抵
抗２２に流れる電流I_Lが正電流時には、入力電流
Vinの印加に応じてトランジスタ２４のベース・
エミツタ間電圧をVbe₁、トランジスタ２６のベ
ース・エミツタ間電圧をVbe₂とすると、トラン
ジスタ２６のエミツタ電圧Veは、 Ve＝Vin−（Vbe₁＋Vbe₂） ……(8) となり、トランジスタ５０のベース・エミツタ間
電圧をVbe₃とすると、トランジスタ５０のベー
ス電位Vbは、 Vb＝Vin−（Vbe₁＋Vbe₂Vbe₃） ……(9) となる。このとき、トランジスタ５０において、
エミツタＥ−ベースＢ−第１のコレクタC₁で構
成されるラテラルPNPトランジスタがON状態と
なり、コンデンサ２０は正電流よつて充電され
る。

一方、負荷抵抗２２に流れる電流I_Lが正電流時
には、トランジスタ２６のエミツタ電位Veは、
前記式(8)に示すようになり、また、トランジスタ
５０のベース電位Vbは、式(9)に示すようになる。
この場合、トランジスタ５０において、第１のコ
レクタC₁−ベースＢ−第２のコレクタC₂で構成
されるSubPNPトランジスタがON状態となり、
このSubPNPトランジスタを介してコンデンサ２
０が放電される。

以上の動作より明らかなように、入力電圧Vin
に応動し、出力端子１２の出力電圧Voutと、式
(8)で示すベース電位Vbとの比較において、後者
の電位Vbが前者の電圧Voutより高いときには、
出力電圧Voutが前記ベース電位Vbより高くなる
ように、トランジスタ５０のエミツタＥ−ベース
Ｂ−第１のコレクタC₁で構成されるラテラル
PNPトランジスタを介してコンデンサ２０が充
電される。一方、出力電圧Voutがベース電位Vb
に比較して低いときには、トランジスタ５０の第
１のコレクタC₁−ベースＢ−第２のコレクタC₂
で構成されるSubPNPトランジスタが動作する。
即ち、トランジスタ５０は前記２種のトランジス
タの合成によりプツシユプル回路を構成してい
る。

このような構成によれば、回路構成の簡略化を
図ることができ、しかもトランジスタ４８を構成
することで、複数素子を併設する場合の素子間の
整合が不要になるとともに、アイドリング調整が
容易になり、従来のようなスイツチング歪を低下
させることができる。

また、第６図に示す実施例は第４のトランジス
タ５０とカレントミラー回路を構成する第５のト
ランジスタ６４を付加したものである。即ち、ト
ランジスタ６４はダイオード接続され、そのベー
ス及びエミツタをトランジスタ５０のベース及び
エミツタに共通に接続されている。そして、トラ
ンジスタ６４のベース・コレクタと基準電位点と
の間には、定電流源５２が接続されている。即
ち、トランジスタ５０，６４のエミツタ面積比率
を任意に設定することにより電流増幅率を所望の
値にし、容量性負荷としてのコンデンサ２０に対
する正電流値を設定することができる。即ち、ト
ランジスタ６４，５０のカレントミラー効果によ
つて容量性負荷に対する充電能力が制限され、ア
イドリング電流の値を任意に設定することができ
る。

以上説明したように、この発明によれば、次の
ような効果が得られる。

(a) 容量性負荷を駆動する場合に、アイドリング
電流の調整を容易化でき、クロスオーバ歪を低
減することができる。

(b) クロスオーバ歪が低減できるとともに、容量
性負荷に供給される駆動電流を制限でき、アイ
ドリング電流を低減することができる。

【図面の簡単な説明】

第１図は従来の容量性負荷駆動回路を示す回路
図、第２図はこの発明の容量性負荷駆動回路の実
施例を示す回路図、第３図及び第４図はその他の
実施例を示す回路図、第５図は駆動用トランジス
タの実施例を示す説明図、第６図はこの発明の容
量性負荷駆動回路の他の実施例を示す回路図であ
る。２０……コンデンサ（容量性負荷の一部）、２
２……抵抗（容量性負荷の一部）、２４，２６…
…第１のトランジスタ、３２……第２のトランジ
スタ、３８……第３のトランジスタ、４０……定
電流源、５０……第４のトランジスタ、６４……
第５のトランジスタ。

Claims

【特許請求の範囲】１ベースに入力信号を受け、その入力信号に応
じた電流を流す第１のトランジスタと、ベースに定電流源が接続されているとともに前
記第１のトランジスタと直列に接続されて前記電
流が供給される第２のトランジスタと、この第２のトランジスタに直列に接続されてベ
ースに前記定電流源が接続され、コレクタが電源
に接続され又は接地された第３のトランジスタ
と、を備え、前記第２及び第３のトランジスタの
接続点と接地点又は電源との間に容量性負荷が接
続され、この容量性負荷の端子電圧と前記第２及
び第３のトランジスタのベース電圧との大小関係
に応じて、前記容量性負荷に前記第２のトランジ
スタを通して正電流を流し、又は、前記第３のト
ランジスタを通して負電流を流すようにしたこと
を特徴とする容量性負荷駆動回路。２ベースに入力信号を受け、その入力信号に応
じた電流を流す第１のトランジスタと、第１及び第２のコレクタを備え、ベースに定電
流源が接続され、エミツタに前記第１のトランジ
スタが直列に接続されて前記電流を受けるととも
に前記第１のコレクタに容量性負荷が接続され、
前記第２のコレクタが接地された第４のトランジ
スタと、この第４のトランジスタのベースとベース・コ
レクタを共通に接続し、第４のトランジスタとカ
レントミラー回路を構成する第５のトランジスタ
と、この第５のトランジスタのベース・コレクタ側
に接続され、前記第５のトランジスタを通して前
記第４のトランジスタに定電流を流す定電流源
と、を備えてなることを特徴とする容量性負荷駆
動回路。