JP3431436B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に関し、特に高い電源電圧を用いる集積回路へ内蔵する
のに好適な高耐圧用のレギュレータ回路に関する。

【０００２】

【従来の技術】従来のレギュレータ回路の構成を図４に
示す。演算増幅器５２の反転入力端子に電源５１の出力
電圧Ｖ１２が入力され、非反転入力端子には後述する抵
抗５６と抵抗５７とを接続するノードの電圧Ｖ１１が入
力される。電源電圧Ｖcc端子と接地端子との間に、ＰＮ
Ｐ型バイポーラトランジスタ５３のエミッタ、コレクタ
と、ＮＰＮ型バイポーラトランジスタ５４のコレクタ、
エミッタが直列に接続されており、トランジスタ５３の
ベースには一定のバイアス電圧ＢＩＡＳが入力され、ト
ランジスタ５４のベースには演算増幅器５２の出力端子
が接続されている。

【０００３】トランジスタ５３及び５４と並列に、電源
電圧Ｖcc端子と接地端子との間に、ＮＰＮ型バイポーラ
トランジスタ５５のコレクタ、エミッタと、抵抗５６及
び５７が直列に接続されている。トランジスタ５５のベ
ースには、トランジスタ５３のコレクタとトランジスタ
５４のコレクタとの接続ノードが接続され、トランジス
タ５５のエミッタと抵抗５６との接続ノードには、出力
端子５８が接続されている。

【０００４】出力端子５８から出力される電圧Ｖreg を
抵抗５６と抵抗５７とで分割した電圧Ｖ１１と、一定の
電圧Ｖ１２とが演算増幅器５２に入力され、差動増幅さ
れる。いま、電圧Ｖ１１の方が電圧Ｖ１２よりも高い場
合を考えると、演算増幅器５２からの出力電圧は、電圧
Ｖ１１と電圧Ｖ１２とが一致しているときよりも上昇す
る。この電圧がトランジスタ５４のベースに入力される
と、一定のバイアス電圧ＢＩＡＳをベースに入力される
トランジスタ５３とトランジスタ５４との導通抵抗の比
率が変化する。電圧Ｖ１１と電圧Ｖ１２とが一致してい
るときよりも、トランジスタ５４の導通抵抗が減少し、
トランジスタ５３のコレクタとトランジスタ５４のコレ
クタとの接続ノードの電圧は低下する。この電圧がトラ
ンジスタ５５のベースに入力されて、トランジスタ５５
の導通抵抗が増加し、エミッタに接続された出力端子５
８からの出力電圧Ｖreg は低下し、この電圧Ｖreg は一
定値を維持するように動作する。

【０００５】

【発明が解決しようとする課題】しかし、従来のレギュ
レータ回路には次のような問題があった。電源電圧Ｖcc
として、例えば３０Ｖを用いる場合には、レギュレータ
回路を含む集積回路において３０Ｖ耐圧用のトランジス
タを用いればよい。しかし、例えば５０Ｖのような高圧
の電源電圧Ｖccを用いる場合には、レギュレータ回路内
に１個でもコレクタ・エミッタ間に３０Ｖを超える高電
圧が印加されるトランジスタが存在すると、全ての集積
回路内のトランジスタを高耐圧用のトランジスタとして
形成しなければならない。これは、同一のチップ内で、
高耐圧トランジスタと低耐圧トランジスタとが混在する
ように形成することは製造プロセス上不可能だからであ
る。図４に示された従来のレギュレータ回路では、トラ
ンジスタ５３〜５５のコレクタ・エミッタ間には、電源
電圧Ｖccが高い場合に高電圧が印加されることになり、
結果的に集積回路内の全ての素子を素子面積の大きい高
耐圧用として製造しなければならず、チップサイズ及び
コストの増加を招いていた。

【０００６】本発明は上記事情に鑑み、高い電源電圧を
用いる場合にもチップサイズ、コストの増加を抑制する
ことが可能な半導体集積回路装置を提供することを目的
とする。

【０００７】

【課題を解決するための手段】本発明の半導体集積回路
装置は、一方の入力端子に一定の第１電圧を入力され、
他方の入力端子に第２の電圧を入力されて、前記第１、
第２の電圧の差に対応する第３の電圧を出力する演算増
幅器と、エミッタが電源電圧端子に接続され、ベースに
一定の第４の電圧を入力される第１導電型の第１のバイ
ポーラトランジスタと、エミッタが前記第１導電型の第
１のバイポーラトランジスタのコレクタに接続された第
１導電型の第２のバイポーラトランジスタと、コレクタ
が前記第１導電型の第２のバイポーラトランジスタのコ
レクタに接続され、ベースに前記第３の電圧を入力さ
れ、エミッタが接地端子に接続された第２導電型の第１
のバイポーラトランジスタと、コレクタが電源電圧端子
に接続され、ベースが前記第１導電型の第１のバイポー
ラトランジスタのコレクタに接続された第２導電型の第
２のバイポーラトランジスタと、コレクタが前記第２導
電型の第２のバイポーラトランジスタのエミッタに接続
され、ベースが前記第１導電型の第２のバイポーラトラ
ンジスタのコレクタに接続され、エミッタが前記出力電
圧を出力する出力端子に接続された第２導電型の第３の
バイポーラトランジスタと、前記第２導電型の第３のバ
イポーラトランジスタのエミッタと接地端子との間にそ
れぞれの両端が直列に接続された第１、第２の抵抗であ
って、この第１、第２の抵抗を接続するノードから前記
第２の電圧を出力する前記第１、第２の抵抗と、電源電
圧端子と前記第１導電型の第２のバイポーラトランジス
タのベースとの間に両端が接続された第３の抵抗と、一
端が前記第１導電型の第２のバイポーラトランジスタの
ベースに接続された第４の抵抗と、エミッタが前記第４
の抵抗の他端に接続され、ベースが前記第１導電型の第
３のバイポーラトランジスタのエミッタに接続され、コ
レクタが接地端子に接続された第１導電型の第３のバイ
ポーラトランジスタとを備えることを特徴としている。

【０００８】ここで、第１導電型の第３のバイポーラト
ランジスタを削除して、第４の抵抗の一端を直接接地し
てもよい。

【０００９】また、本発明の他の半導体集積回路装置
は、一方の入力端子に調節可能な一定の第１の電圧を入
力され、他方の入力端子が前記出力電圧を出力する出力
端子に接続され、前記第１、第２の電圧の差に対応する
第３の電圧を出力する演算増幅器と、ベースが前記演算
増幅器の一方の入力端子に接続され、コレクタが接地端
子に接続された第１導電型の第１のバイポーラトランジ
スタと、電源電圧端子と前記第１導電型の第１のバイポ
ーラトランジスタのエミッタとの間にそれぞれの両端が
直列に接続された第１、第２の抵抗と、エミッタが電源
電圧端子に接続され、ベースに一定の第４の電圧を入力
される第２導電型の第２のバイポーラトランジスタと、
エミッタが前記第２導電型の第２のバイポーラトランジ
スタのコレクタに接続され、ベースが前記第１の抵抗と
前記第２の抵抗とを接続するノードに接続された第１導
電型の第３のバイポーラトランジスタと、コレクタが前
記第１導電型の第３のバイポーラトランジスタのコレク
タに接続され、ベースに前記第３の電圧を入力され、エ
ミッタが接地端子に接続された第２導電型の第１のバイ
ポーラトランジスタと、コレクタが電源電圧端子に接続
され、ベースが前記第１導電型の第２のバイポーラトラ
ンジスタのコレクタに接続された第２導電型の第２のバ
イポーラトランジスタと、コレクタが前記第２導電型の
第２のバイポーラトランジスタのエミッタに接続され、
ベースが前記第１導電型の第３のバイポーラトランジス
タのコレクタに接続され、エミッタが前記出力端子に接
続された第２導電型の第３のバイポーラトランジスタ
と、前記出力端子と接地端子との間に両端が接続された
第３の抵抗とを備えることを特徴としている。

【００１０】

【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面を参照して説明する。本発明の第１の実施の形
態によるレギュレータ回路は、図１に示されるような構
成を備えている。演算増幅器１２の反転入力端子に電源
１１の出力電圧Ｖ２が入力され、非反転入力端子に、出
力電圧Ｖreg が抵抗１８と抵抗１９とにより分割された
電圧Ｖ１が入力される。電源電圧Ｖcc端子と接地端子と
の間に、ＰＮＰ型バイポーラトランジスタ１３のエミッ
タ、コレクタ、ＰＮＰ型バイポーラトランジスタ１４の
エミッタ、コレクタ、ＮＰＮ型バイポーラトランジスタ
１５のコレクタ、エミッタが直列に接続されている。ト
ランジスタ１３のベースにはバイアス電圧ＢＩＡＳが入
力され、トランジスタ１４のベースには電源電圧Ｖccの
レベルに応じて変化する抵抗２０及び２１で分割された
電圧Ｖ３が入力され、トランジスタ１５のベースには演
算増幅器１２の出力端子が接続されている。

【００１１】トランジスタ１３、１４及び１５と並列
に、電源電圧Ｖcc端子と接地端子との間には、ＮＰＮ型
バイポーラトランジスタ１６、１７のそれぞれのコレク
タ、エミッタと、抵抗１８及び１９が直列に接続されて
いる。トランジスタ１６のベースには、トランジスタ１
３のコレクタとトランジスタ１４のエミッタとの接続ノ
ードが接続され、トランジスタ１７のベースにはトラン
ジスタ１４のコレクタとトランジスタ１５のコレクタと
の接続ノードが接続され、さらにトランジスタ１７のエ
ミッタと抵抗１８との接続ノードには出力端子２３が接
続されている。

【００１２】電源電圧Ｖcc端子と接地端子との間に、抵
抗２０及び２１、ＰＮＰ型バイポーラトランジスタ２２
のエミッタ、コレクタが直列に接続されている。トラン
ジスタ２２のベースは、出力端子２３と同様に、トラン
ジスタ１７のエミッタと抵抗１８との接続ノードに接続
されている。

【００１３】このような構成を備えた本実施の形態は、
次のように動作する。出力端子２３から出力される電圧
Ｖreg を抵抗１８と抵抗１９とで分割した電圧Ｖ１と、
一定の電圧Ｖ２とが演算増幅器１２に入力され、差動増
幅される。電圧Ｖ１の方が電圧Ｖ２より高い場合、演算
増幅器１２からの出力電圧は、電圧Ｖ１と電圧Ｖ２とが
一致している場合より上昇する。この出力電圧がトラン
ジスタ１５のベースに入力されると、一定のバイアス電
圧ＢＩＡＳをベースに入力されるトランジスタ１３及び
電圧Ｖ３をベースに入力されるトランジスタ１４と、ト
ランジスタ１５との導通抵抗の比率が変化する。ここ
で、電圧Ｖ３をベースに入力するトランジスタ１４をト
ランジスタ１３とトランジスタ１５との間に設けたの
は、電源電圧Ｖccが高い場合にトランジスタ１３のエミ
ッタ、コレクタ間にのみに大きい電圧が印加されるのを
防いで、トランジスタ１３〜１５とで均等に電圧を分散
させるためである。

【００１４】この場合、電圧Ｖ１が電圧Ｖ２より高いの
で、両者が一致しているときよりもトランジスタ１４の
導通抵抗が減少し、トランジスタ１４のコレクタとトラ
ンジスタ１５のコレクタとの接続ノードの電圧は低下す
る。この電圧がトランジスタ１７のベースに入力され
て、トランジスタ１７の導通抵抗が増加し、このトラン
ジスタ１７のエミッタより出力端子５８から出力される
電圧Ｖreg は低下する。

【００１５】電圧Ｖ１が電圧Ｖ２より低い場合、演算増
幅器１２からの出力電圧は低下する。この出力電圧がト
ランジスタ１５のベースに入力され、Ｖ１＝Ｖ２のとき
よりトランジスタ１４の導通抵抗が増加し、トランジス
タ１４のコレクタとトランジスタ１５のコレクタとの接
続ノードの電圧は上昇する。この電圧がトランジスタ１
７のベースに入力されてトランジスタ１７の導通抵抗が
減少し、出力電圧Ｖreg は上昇する。このようにして、
出力電圧Ｖreg が一定値を維持するように動作する。

【００１６】さらに、本実施の形態では、耐圧対策用の
トランジスタとしてトランジスタ１４のエミッタ、コレ
クタを、トランジスタ１３のコレクタとトランジスタ１
５のコレクタとの間に付加している。このトランジスタ
１４のベースには、出力端子２３の出力電圧Ｖreg より
ベース・エミッタ間電圧ＶBEだけ高い一定の電圧を発生
するトランジスタ２２のエミッタと電源電圧Ｖcc端子と
の間の電圧を抵抗２０、２１により分割した電圧Ｖ３を
入力することで、異なる電源電圧Ｖccを用いた場合にも
トランジスタ１３又は１５のいずれか一方のエミッタ・
コレクタ間に過大な電圧が印加されないようにすること
ができる。

【００１７】これにより、トランジスタ１３及び１５の
コレクタ、エミッタ間にそれぞれ印加される電圧を図４
に示されたトランジスタ５３及び５４よりも低減するこ
とができる。即ち、電源電圧Ｖcc端子と接地端子との間
にトランジスタを縦積みすることで、それぞれのトラン
ジスタのコレクタ、エミッタ間に印加される電圧ＶCEを
軽減することが可能である。この結果、電源電圧Ｖccが
高い場合にも、本レギュレータ回路を構成するトランジ
スタを高耐圧用の素子として製造する必要がなく、チッ
プサイズ及びコストを減少させることができる。

【００１８】図１の回路において、例えば以下のように
電圧、抵抗値が設定されていたとする。 抵抗値（２０）＝抵抗値（２１） 電源電圧Ｖcc＝５０Ｖ 出力電圧Ｖreg ＝５Ｖ この場合のトランジスタ１３〜１５のコレクタ・エミッ
タ間電圧ＶCEを算出すると、ＶCE（１３）＝２１．４５
Ｖ、ＶCE（１４）＝２２．８５Ｖ、ＶCE（１５）＝５．
７Ｖとなる。よって、トランジスタ１３〜１５のコレク
タ・エミッタ間電圧ＶCEをいずれも３０Ｖ以下に設定す
ることができるので、電源電圧が５０Ｖであるにもかか
わらず５０Ｖ用の高耐圧用素子として製造する必要性が
ない。尚、トランジスタ１６及び１７、あるいはトラン
ジスタ２２は、それぞれ電源電圧Ｖcc端子と接地端子と
の間に直列に接続された抵抗１８及び１９、あるいは抵
抗２０及び２１が存在することで、コレクタ・エミッタ
間電圧ＶCEを３０Ｖ以下に設定することが可能である。

【００１９】本発明の第２の実施の形態によるレギュレ
ータ回路は、図２に示されるような構成を備えている。
第１の実施の形態では、トランジスタ１４のベースに入
力する電圧Ｖ３を、電源電圧Ｖcc端子と接地端子との間
に抵抗２０及び２１、トランジスタ２２を直列に接続
し、抵抗２０と抵抗２１との接続ノードから発生させて
いる。しかし、第２の実施の形態のように、トランジス
タ２２を削除して抵抗２１の一端と接地端子とを直接接
続してもよい。本実施の形態においても、出力電圧Ｖre
g を一定に保つように動作し、さらにトランジスタ１３
とトランジスタ１５との間に耐圧対策用のトランジスタ
１４を付加したことで、トランジスタ１３〜１５のそれ
ぞれのコレクタ・エミッタ間電圧ＶCEを軽減することが
できる。

【００２０】本発明の第３の実施の形態によるレギュレ
ータ回路の構成は、図３に示されるようである。上記第
１、第２の実施の形態では、演算増幅器１２の非反転入
力端子に出力電圧Ｖreg を直接入力せずに、抵抗１８と
抵抗１９とで分割した電圧Ｖ１を入力していた。このた
め、抵抗１８，１９の値を適当な比率に設定すること
で、この電圧Ｖ１が電源１１の電圧Ｖ２と一致するよう
に制御することが可能になる。

【００２１】これに対し、本実施の形態では出力電圧Ｖ
reg を抵抗分割することなく演算増幅器３２に入力し、
出力電圧Ｖreg が維持すべき電圧と等しい電圧Ｖ４を可
変電圧源３１から発生させて制御を行う点が、上記第
１、第２の実施の形態と相違する。

【００２２】トランジスタ３５のベースに一定電圧Ｖ４
が入力され、抵抗３３と抵抗３４及びトランジスタ３５
の導通抵抗とで分割された電圧が、トランジスタ３７の
ベースに入力される。トランジスタ３６のベースにバイ
アス電圧ＢＩＡＳが入力され、トランジスタ３８のベー
スには演算増幅器３２の出力が入力される。このトラン
ジスタ３６〜３８の導通抵抗の比率に応じた電圧がトラ
ンジスタ３７のコレクタ側に発生し、トランジスタ４０
のベースに入力される。トランジスタ３９のベースに
は、バイアス電圧ＢＩＡＳよりベース・エミッタ間電圧
ＶBEだけ高い一定電圧が印加されるので、出力端子４２
が接続されたトランジスタ４０のエミッタからは、トラ
ンジスタ４０のベース電圧に応じた電圧Ｖreg が出力さ
れる。この出力電圧Ｖreg が直接演算増幅器３２に入力
されて、一定値を保つように制御される。

【００２３】この第３の実施例においても、３つのトラ
ンジスタ３６〜３８が縦積み構成となっており、それぞ
れのトランジスタのコレクタ・エミッタ間電圧ＶCEを軽
減することができる。

【００２４】上述した実施の形態はいずれも一例であ
り、本発明を限定するものではない。例えば、第１乃至
第３の実施の形態では電源電圧Ｖccとして５０Ｖを用い
ており、トランジスタ１３〜１５又はトランジスタ３６
〜３８のコレクタ・エミッタ間電圧ＶCEがいずれも３０
Ｖ以下としている。しかし、電源電圧Ｖccとして他の電
圧値を用いてもよく、この場合にもトランジスタ１３〜
１５のそれぞれのコレクタ・エミッタ間電圧ＶCEを相対
的に軽減することができる。

【００２５】

【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、異なる電源電圧にも対応し得るように、
電源電圧と回路内部の一定電圧との電位差を抵抗分割し
てベースに入力するトランジスタを用いて、電源電圧端
子と接地端子との間のトランジスタの縦積み構成を実現
し、一つのトランジスタのコレクタ・エミッタ間電圧を
軽減することができ、低電圧素子で回路を構成すること
で素子面積及びコストを低減することが可能である。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるレギュレータ
回路の構成を示した回路図。

【図２】本発明の第２の実施の形態によるレギュレータ
回路の構成を示した回路図。

【図３】本発明の第３の実施の形態によるレギュレータ
回路の構成を示した回路図。

【図４】従来のレギュレータ回路の構成を示した回路
図。

【符号の説明】

１１ 電源 １２、３２ 演算増幅器 １３、１４、２２、３５〜３７ ＰＮＰ型バイポーラト
ランジスタ １５〜１７、３８〜４０ ＮＰＮ型バイポーラトランジ
スタ １８〜２１、３３、３４、４１ 抵抗 ２３、４２ 出力端子 ３１ 可変電圧源

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−261009（ＪＰ，Ａ) 特開 平４−170207（ＪＰ，Ａ) 特開 平６−311027（ＪＰ，Ａ) 特開 平８−237044（ＪＰ，Ａ) 特開 昭58−141015（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05F 1/445,1/56, G05F 1/613,1/618 H03F 1/00 - 1/28 H03F 3/00 - 3/52

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】一方の入力端子に一定の第１電圧を入力さ
   れ、他方の入力端子に第２の電圧を入力されて、前記第
   １、第２の電圧の差に対応する第３の電圧を出力する演
   算増幅器と、 エミッタが電源電圧端子に接続され、ベースに一定の第
   ４の電圧を入力される第１導電型の第１のバイポーラト
   ランジスタと、 エミッタが前記第１導電型の第１のバイポーラトランジ
   スタのコレクタに接続された第１導電型の第２のバイポ
   ーラトランジスタと、 コレクタが前記第１導電型の第２のバイポーラトランジ
   スタのコレクタに接続され、ベースに前記第３の電圧を
   入力され、エミッタが接地端子に接続された第２導電型
   の第１のバイポーラトランジスタと、 コレクタが電源電圧端子に接続され、ベースが前記第１
   導電型の第１のバイポーラトランジスタのコレクタに接
   続された第２導電型の第２のバイポーラトランジスタ
   と、 コレクタが前記第２導電型の第２のバイポーラトランジ
   スタのエミッタに接続され、ベースが前記第１導電型の
   第２のバイポーラトランジスタのコレクタに接続され、
   エミッタが前記出力電圧を出力する出力端子に接続され
   た第２導電型の第３のバイポーラトランジスタと、 前記第２導電型の第３のバイポーラトランジスタのエミ
   ッタと接地端子との間にそれぞれの両端が直列に接続さ
   れた第１、第２の抵抗であって、この第１、第２の抵抗
   を接続するノードから前記第２の電圧を出力する前記第
   １、第２の抵抗と、 電源電圧端子と前記第１導電型の第２のバイポーラトラ
   ンジスタのベースとの間に両端が接続された第３の抵抗
   と、 一端が前記第１導電型の第２のバイポーラトランジスタ
   のベースに接続された第４の抵抗と、 エミッタが前記第４の抵抗の他端に接続され、ベースが
   前記第１導電型の第３のバイポーラトランジスタのエミ
   ッタに接続され、コレクタが接地端子に接続された第１
   導電型の第３のバイポーラトランジスタと、 を備え、電源電圧を供給されて前記出力電圧を一定に保
   つように制御することを特徴とする半導体集積回路装
   置。
2. 【請求項２】一方の入力端子に一定の第１電圧を入力さ
   れ、他方の入力端子に第２の電圧を入力されて、前記第
   １、第２の電圧の差に対応する第３の電圧を出力する演
   算増幅器と、 エミッタが電源電圧端子に接続され、ベースに一定の第
   ４の電圧を入力される第１導電型の第１のバイポーラト
   ランジスタと、 エミッタが前記第１導電型の第１のバイポーラトランジ
   スタのコレクタに接続された第１導電型の第２のバイポ
   ーラトランジスタと、 コレクタが前記第１導電型の第２のバイポーラトランジ
   スタのコレクタに接続され、ベースに前記第３の電圧を
   入力され、エミッタが接地端子に接続された第２導電型
   の第１のバイポーラトランジスタと、 コレクタが電源電圧端子に接続され、ベースが前記第１
   導電型の第１のバイポーラトランジスタのコレクタに接
   続された第２導電型の第２のバイポーラトランジスタ
   と、 コレクタが前記第２導電型の第２のバイポーラトランジ
   スタのエミッタに接続され、ベースが前記第１導電型の
   第２のバイポーラトランジスタのコレクタに接続され、
   エミッタが前記出力電圧を出力する出力端子に接続され
   た第２導電型の第３のバイポーラトランジスタと、 前記第２導電型の第３のバイポーラトランジスタのエミ
   ッタと接地端子との間にそれぞれの両端が直列に接続さ
   れた第１、第２の抵抗であって、この第１、第２の抵抗
   を接続するノードから前記第２の電圧を出力する前記第
   １、第２の抵抗と、 電源電圧端子と前記第１導電型の第２のバイポーラトラ
   ンジスタのベースとの間に両端が接続された第３の抵抗
   と、 前記第１導電型の第２のバイポーラトランジスタのベー
   スと接地端子との間に両端が接続された第４の抵抗と、 を備え、電源電圧を供給されて前記出力電圧を一定に保
   つように制御することを特徴とする半導体集積回路装
   置。
3. 【請求項３】電源電圧を供給されて所定の出力電圧を生
   成し、この出力電圧が一定を保つように制御するレギュ
   レータ回路において、 一方の入力端子に調節可能な一定の第１の電圧を入力さ
   れ、他方の入力端子が前記出力電圧を出力する出力端子
   に接続され、前記第１、第２の電圧の差に対応する第３
   の電圧を出力する演算増幅器と、 ベースが前記演算増幅器の一方の入力端子に接続され、
   コレクタが接地端子に接続された第１導電型の第１のバ
   イポーラトランジスタと、 電源電圧端子と前記第１導電型の第１のバイポーラトラ
   ンジスタのエミッタとの間にそれぞれの両端が直列に接
   続された第１、第２の抵抗と、 エミッタが電源電圧端子に接続され、ベースに一定の第
   ４の電圧を入力される第２導電型の第２のバイポーラト
   ランジスタと、 エミッタが前記第２導電型の第２のバイポーラトランジ
   スタのコレクタに接続され、ベースが前記第１の抵抗と
   前記第２の抵抗とを接続するノードに接続された第１導
   電型の第３のバイポーラトランジスタと、 コレクタが前記第１導電型の第３のバイポーラトランジ
   スタのコレクタに接続され、ベースに前記第３の電圧を
   入力され、エミッタが接地端子に接続された第２導電型
   の第１のバイポーラトランジスタと、 コレクタが電源電圧端子に接続され、ベースが前記第１
   導電型の第２のバイポーラトランジスタのコレクタに接
   続された第２導電型の第２のバイポーラトランジスタ
   と、 コレクタが前記第２導電型の第２のバイポーラトランジ
   スタのエミッタに接続され、ベースが前記第１導電型の
   第３のバイポーラトランジスタのコレクタに接続され、
   エミッタが前記出力端子に接続された第２導電型の第３
   のバイポーラトランジスタと、 前記出力端子と接地端子との間に両端が接続された第３
   の抵抗と、 を備え、電源電圧を供給されて前記出力電圧を一定に保
   つように制御することを特徴とする半導体集積回路装
   置。