JPS6184050A - モノリシツク集積バイポーラダーリントン回路 - Google Patents

モノリシツク集積バイポーラダーリントン回路

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JPS6184050A
JPS6184050A JP60207710A JP20771085A JPS6184050A JP S6184050 A JPS6184050 A JP S6184050A JP 60207710 A JP60207710 A JP 60207710A JP 20771085 A JP20771085 A JP 20771085A JP S6184050 A JPS6184050 A JP S6184050A
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JP60207710A
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ヘルムート、ヘルベルク
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Siemens AG
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特許請求の範囲第１項の前文に記載されてい
るモノリシック集積バイポーラダーリントン回路に関す
る。
〔従来の技術〕
このような回路はたとえば雑誌「マイクロエレクトロニ
ック・リライアビリティ（Ｍｉｃｒｏｅｌｅｃｔｒｏｎ
ｉｃ　Ｒｅ１ｉａｂｉｌｉｔｙ）　Ｊ　、第２４巻、第
２号、１９８４年、第３１３〜３３７頁のピーエイチ、
レツルク（Ｐｈ、Ｌｅｔｕｒｃｑ）の論文「パワー・バ
イポーラ・テハイス（Ｐｏｗｅｒ　Ｂｉｐｏｌｏｒ　Ｄ
ｅｖｉｃｅｓ）Ｊ　、特に第３３３頁の第１６図から公
知である。
公知の回路では、スイッチング動作にあたり、ベース端
子とエミッタ端子との間に接続されているベース電流源
から発生されるベース電流のスイッチオンに関係してコ
レクタ電流がスイッチオンされ、このコレクタ電流がエ
ミッタ端子およびコレクタ端子に接続されている外部負
荷電流回路に流れる。コレクタ電流のスイッチオンの際
の重要なパラメータはコレクタ電流のスイッチオン遅延
時間ｔ、１および立ち上がり時間ｔｒである。ｔｄは、
ベース電流がその最大値の１０％に達する時点とコレク
タ電流がその最終値の１０％に達する時点との間の時間
として定義されているｅｋｒは、コレクタ電流がその最
終値の１０％から９０％まで立ち上がるのに必要とされ
る時間として定義されている。いまコレクタ電流のスイ
ッチオンの目的でベース電流がその方向を反転されると
、コレクタ電流はいわゆる蓄積時間ｔｓの後に同じく低
下し始める。その際、蓄積時間ｔｓの後に、コレクタ電
流がその最終値の９０％から１０％まで低下するのに必
要とされる立ち下がり時間１＝が、続く。
高電圧における応用では、たとえば、ダーリントン回路
の阻止状態では１００ＯＶおよびそれ以上のコレクタ電
圧がエミッタ端子とコレクタ端子との間に与えられ、゛
他方において導通状態ではたとえば１００Ａのコレクタ
電流が負荷電流回路に流れ、その際たとえば２■の残留
電圧が出力トランジスタのエミッタ端子とコレクタ端子
との間に降下する。
〔発明が解決しようとする問題点〕
本発明の目的は、冒頭に記載した種類のダーリントン回
路であって、スイッチング動作がこの種の従来の回路に
くらべて改善されているダーリントン回路を提供するこ
とである。
〔問題点を解決するための手段〕
この目的は、本発明によれば、特許請求の範囲第１項に
記載のダーリントン回路により達成される。
本発明の好ましい実施態様は特許請求の範囲第２項ない
し第１０項に示されている。
〔発明の効果〕
本発明により得られる利点は特に、スイッチオン遅延時
間ｔ、１およびＨ１時間１ｓが顕著に短縮され、従って
コレクタ電流のスイッチオンおよびスイッチオフの際の
スイッチング速度が高められることである。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
第１図には、ドープされた半導体材料、たとえばシリコ
ンから成る円板状の基板ｌが断面図で示されている。基
板１は、基板１の境界面１ａまで延びているｐ伝導形式
の１つの層２と、その下側に位置するｎ伝導形式の１つ
の層３とを含んでおり、層３はｎ−ドープされた１つの
部分層３ａとその下側に位置しｎ＋ドープされた１つの
部分層３ｂとから成っている０部分層３ａおよび３ｂは
たとえば下記のドーピング濃度でドープされていてよい
ｏ　ｎ３ａ＝　１　・１０　”Ｃａ１−３、ｎ３ｂ＝２
・１０’　”　Ｃ１１−’　、層２はバイポーラｎｐｎ
ｌ−ランジスタＴ１ないしＴ４に対する１つの共通のベ
ース層を成し、また層３は１つの共通のコレクタ層を成
している。ベース層２のなかに、それぞれ境界面１ａま
で延びているｎ伝導形式のエミッタ領域４ないし７が埋
込まれて、これらのエミッタ領域はトランジスタＴｌな
いしＴ４に個々に対応付けられており、またたとえばｎ
冨５・ＩＱ”ｅｍ−’のドーピ　゛ング濃度（境界面１
ａにおける周縁濃度）を有する。層２はたとえばエミッ
タ領域４との境界面において１０１７ｃｘｍ−”のドー
ピング濃度を有する。トランジスタＴ１およびＴ３はそ
れぞれ、１つのベース端子と接続されているベース接触
部８および９を設けられており、他方においてトランジ
スタＴ２およびＴ４のエミッタ領域５および７は、１つ
のエミッタ端子１３と接続されているエミッタ接触部１
１および１２により覆われている。Ｔ１のエミッタ領域
４は１つの導電性の被覆層１４を設けられており、この
被覆層１４は、境界面１ａを覆う電気絶縁性の層１５、
たとえばＳ　ｉ　Ｏ２がら成る層、の上で、層１５の１
つの窓１６の範囲内のベース層２と接触するまで延長さ
れている。
窓１６はエミッタ領域４および５の間に配置されている
。共通のコレクタ層３は、１つのコレクタ端子に接続さ
れている１つのコレクタ接触部１９を設けられている。
第１図中の半導体基板１は、トランジスタ組合わせＴ１
、Ｔ２またはＴ３、Ｔ４と同様に構成され且つ端子１０
．１３および２０と同様に接続されている別のトランジ
スタ組合わせＴ５、Ｔ６ないしＴ　（２ｎ−１）をも含
んでいる（図示せず）。これらの別のトランジスタ組合
わせは半導体基板１の（図示されていない）部分の上に
Ｔ１、Ｔ２およびＴ３、Ｔ４の左および右に配置されて
いる。その際、トランジスタＴ１、Ｔ３、Ｔ５・・・Ｔ
（２ｎ−１）は全体として１つのダーリントン回路のド
ライバトランジスタを、またトランジスタＴ２、Ｔ４、
Ｔ６・・・Ｔ２ｎは全体として１つのダーリントン回路
の出力トランジスタを形成する。
エミッタ領域４．６などは全体として出力トランジスタ
のエミッタを成しており、エミッタ領域５．７などは全
体として出力トランジスタのエミッタを成している。第
１図かられかるように、エミッタ領域４．６などは７２
ｎのソース領域８などはエミッタ領域５．７などと、出
力トランジスタの各エミッタ領域、たとえば５、がドラ
イバトランジスタの少なくとも１つのエミッタ領域、た
とえば４、と並んで位置するように、互い違いに配置さ
れている。
出力トランジスタおよびドライバトランジスタのエミッ
タ領域の配置は第１図中で下記のように行われている。
出力トランジスタの２つのエミッタ領域、たとえば５お
よび７、の間にドライバトランジスタのそれぞれ１つの
エミッタ領域、たとえば４、が位置しており、その導電
性被覆層、たとえば１４、はベース層２と、ドライバト
ランジスタのエミッタ領域、たとえば４、と出力トラン
ジスタの両エミッタ領域の一方、たとえば５、との間に
位置する１つの個所において接触しており、他方におい
て１つのベース接触部、たとえば８、がドライバトラン
ジスタの当該のエミッタ領域と出力トランジスタの両エ
ミッタ領域の他方、たとえば７、との間に配置されてい
る。
ダーリントン回路の不導通状態、すなわち、たとえば１
００ＯＶの高い電圧が端子２０および１３の間に与えら
れており、端子２０が基準電位にある端子１３よりも正
の電位にあり、またベース端子を経て正のベース電流Ｉ
ｂを供給する状態、から出発して説明すると、正の電荷
キャリヤがベース接触部の下側に位置するベース層２の
部分からほぼ矢印２１の方向に導電性被覆層１４を経て
正のバイアス電圧を与えられている部分２および４０間
のｐｎ接合に到達する。それによりエミッタ領域４は負
の電荷キャリヤをベース層２内へ注入し、その際にこれ
らの負の電荷キャリヤは、ベース電流１ｂにより流し込
まれる正の電荷キャリヤと一緒にいわゆる蓄積電荷を形
成する。この蓄積電荷は先ずエミッタ領域４の下側でベ
ース層２のなかに生じ、また、ベース電流が持続してい
れば、部分２および３ａの間の空間電荷帯域の崩壊の後
に部分層３ａの上にも拡がる。エミッタ領域４の下側の
蓄積電荷の側方境界は破線２２および２３により示され
ている。垂直方向にも水平方向にもトランジスタＴｌの
本来のベース領域の拡がりが生じ、その際にこの拡げら
れたベース領域の内側の導電率は層２および３ａの基本
ドーピングに相当する導電率よりもはるかに大きい。そ
の結果として生ずるコレクタ電流は被覆ｊｉｉ１４を経
て、窓１６の範囲内で被覆層１４により接触されている
ベース層２の部分へ流れる。それによって正の電荷キャ
リヤがこの個所から矢印２４に沿って部分２および５の
間のｐｎ接合へ流れる。その結果として、エミッタ領域
５が負の電荷キャリヤを注入し、これらの負の電荷キャ
リヤが、ＩｃＩにより流し込まれる部分５の下側の正の
電荷キャリヤと一緒に、側方境界は２５および２６によ
り示されている１つの蓄積電荷を形成する。これらの過
程によりトランジスタＴ２のベース領域が拡げられ、そ
の導電率が著しく高められるので、トランジスタＴ２の
コレクタ電流ＩＣ２が増大する。
類似の経過かベース電流１ｂのスイッチオンの際に他の
トランジスタ組合わせＴ３、Ｔ４・・・Ｔ（２ｎ　　１
）　、Ｔ２ｎでも進行する。その際、トランジスタＴ２
、Ｔ４・・・Ｔ２ｎのコレクタ電流の和がダーリントン
回路の出力トランジスタのコレクタ電流ＩＣを形成する
。
個々のトランジスタ組合わせ、たとえばＴ１、Ｔ２、の
なかの蓄積電荷が、第１図中に線２２ないし２６により
示されているように、互いに重なり合うならば、ＴＩ、
Ｔ３＝４’　（２ｎ−１）の蓄積電荷の形成により同時
にＴ２、Ｔ４・・・Ｔ２ｎの蓄積電荷のそれぞれ１つの
部分が形成される。このことは、Ｔ２、Ｔ４・・・Ｔ２
ｎの蓄積電荷の残りの形成が、この重なりがない場合に
くらべて非常に速く行われることを意味する。すなわち
、スイッチオン遅延時間ｔ、１が顕著に短縮される。こ
の効果は、ドライブトランジスタの１つのエミッタ領域
、たとえば４、を挟んでいる出力トランジスタの２つの
隣り合う２つのエミッタ領域、たとえば５および７、の
間の横方向間隔の１／２よりも半導体基板１の厚みが大
きく選定されている第１図の構造において生ずる。
本発明の１つの好ましい実施例では、出力トランジスタ
のエミッタ領域の１つ、たとえば５、の幅すは、このト
ランジスタの隣りのエミッタ領域、たとえば７、に向か
う方向に測って、ドライバトランジスタの１つのエミッ
タ領域、たとえば４、を挟んでいるこれらの両エミッタ
領域、たとえば５および７、の間の横方向間隔よりも小
さく選定される。第１図では幅すはこの横方同間隔の約
１１５である。特に高電圧トランジスタでは、横方向に
トランジスタＴ２、Ｔ４・・・Ｔ２ｎのコレクタ電流路
の著しい扇形波がりが生ずるので、ｎ組のトランジスタ
組合わせに対して、ダーリントン回路の最大許容コレク
タ電流■。の著しい減少を犠牲にする必要なしに、幅す
の減少から生ずる（境界面ｌａの平面内で測った）半導
体基板１の横断面積の減少が利用され得る。特に幅すが
、最大許容コレクタ電流Ｉｃの著しい減少なしに、前記
の横方向間隔よりもほぼ１桁小さく選定されることは有
利である。前記の横方向間隔がたとえば１００μｍであ
れば、幅すはたとえば１０μｍに減ぜられ得る。それに
対して従来のダーリントン回路では、出力トランジスタ
の１つのエミ−７夕の幅は１００〜２００μｍである。
ドライバトランジスタのソース領域、たとえば４、の幅
は出力トランジスタのエミッタ領域の幅に等しくされる
のが目的にかなっている。
個々のトランジスタ組合わせＴ１、Ｔ２・・・Ｔ（２ｎ
　　ＩＬ、Ｔ２ｎのなかで重なり合うＭ積電荷はベース
電流の方向の反転の際、すなわちダーリントン回路のス
イッチオフの際に蓄積時間ｔｓの顕著な短縮に通ずる。
なぜならば、ドライバトランジスタの１つのエミッタ領
域、たとえば５、の下側の蓄積電荷の崩壊の際に同時に
同じトランジスタ組合わせに属する出力トランジスタの
エミッタ領域、たとえば５、の蓄積電荷の一部も崩壊す
るからである。それによってコレクタ電ｉ　Ｉ　（のス
イッチオフの際のスイッチング速度が高速化される。
第２図には、ドライバトランジスタおよび出力トランジ
スタのエミッタ領域の配置が第１図とは異なる本発明の
第２の実施例が示されている。トランジスタＴ１および
Ｔ２の構成および相互配置は第１図の同一の参照符号を
付されているトランジスタに相当している。第１図のト
ランジスタ組合わせＴ３、Ｔ４は第２図では左右入れ換
えた位置で半導体基板１の上に構成されており、参照符
号Ｔ３ａ、Ｔ４ａを付されている。Ｔ１のベース端子８
およびＴ３のベース端子９はトランジスタＴ１およびＴ
３ａに対して共通の１つのベース端子８ａとして一括さ
れている。もう１つのトランジスタ組合わせＴ　５　ａ
　−、Ｔ　５　ａはトランジスタ組合わせＴＩ、Ｔ２と
同様に構成されており、またトランジスタＴ４ａと並べ
て、Ｔ６ａに属する出力トランジスタのエミッタ領域と
７４ａに属する同一のトランジスタのエミッタ領域とが
１つの共通の領域４ａとして一括された形態に配置され
ている。それによって第２図では、出力トランジスタの
それぞれ２つのエミッタ領域、たとえば５および４ａ、
の間にドライバトランジスタのそれぞれ２つのエミッタ
領域、たとえば４および４ｂ、が配置されており、その
際にエミッタ領域４の導電性被覆層１４は領域４および
５の間に位置する１つの部分領域２７の内側でベース層
２と接触しており、他方においてドライバトランジスタ
のエミッタ領域４ｂの導電性被覆層１７ａはドライバト
ランジスタのエミッタ領域４ｂと出カド、ランジスタの
エミッタ領域４ａとの間に位置する１つの部分領域２７
の内側でベース層２と接触している。エミッタ領域４お
よび４ｂの間には、Ｔ１およびＴ３に対して共通のベー
ス接触部８ａが設けられている。半導体基板の厚みｄは
同じく出力トランジスタの２つの隣り合うエミッタ領域
、たとえば４ａおよび５、の横方向間隔の１／２よりも
大きい。
各１つのトランジスタ組合わせ、たとえばＴ１、Ｔ２、
の両エミッタ領域、たとえば４および５、の下側に生ず
る蓄積電荷は第１図と同様に第２図でも重なり合うので
、第２図の実施例のスイッチング動作はほぼ第１図の回
路のそれと一致しでいる。出力トランジスタの２つの隣
り合うエミッタ領域、たとえば４ａおよび５、の横方向
間隔に比較して出力トランジスタの個々のエミッタ領域
の幅すを減するための前記の対策は第２図の回路にも応
用可能であり、その際にこれらの対策により、境界面ｌ
ａ内で測った半導体基板の横断面積を、トランジスタ組
合わせの数ｎが所与の場合に、減することができる。全
体として必要な横断面積は、出力トランジスタのそれぞ
れ２つのエミッタ領域が１つの領域、たとえば４ａ、に
一括されているために、且つそれぞれ２つのベース端子
が１つの端子、たとえば８ａ、に一括されているために
、第１図の回路の場合よりも一層小さい。
第３図に示されている本発明の実施例では、ベース層２
はすべてのトランジスタに共通の１つの層として構成さ
れておらず、個々の島状領域２ａ、２ｂなどに分割され
ており、これらの島状領域がドライバトランジスタおよ
び出力トランジスタのエミッタ領域、たとえば４および
５、をそれぞれ個々に包囲している。その際、ドライバ
トランジスタの１つのエミッタ領域、たとえば４、の導
電性被覆層がそれぞれ、出力トランジスタの隣りのエミ
ッタ領域、たとえば５、を包囲する島状領域、たとえば
２ａ、と接触している。それにより、導電性被覆層１４
が部分２ｂおよび４の間の１つの低抵抗の接続として作
用するのではなく、これらの部分の間のｐｎ接合に正の
バイアス電圧を与える接続として作用することが保証さ
れている。第３図の回路により上記のｐｎ接合に正のバ
イアス電圧が与えられることにより、ベース接触部８を
経て注入されるベース電流成分は実際上完全にエミッタ
領域に供給され、このことはダーリントン回路の高い電
流増幅率を保証する。
第４図には本発明の他の実施例が示されている。この実
施例では、ベース層２はすべてのトランジスタに対して
共通の１つのベース層として構成されており、またドラ
イバトランジスタの各エミッタ領域、たとえば４、とベ
ース層２の（該エミッタ領域から出発している導電性被
覆１ｉｆ１４が層２と接触している）部分領域、たとえ
ば２７、との間に、好ましくは境界面１ａまで延びてい
るそれぞれ１つのｎ伝導形式の領域２９が埋込まれてい
る。それにより同じく、導電性被覆層１４が部分２８よ
び４の間のｐｎ接合に十分なバイアス電圧を与えないよ
うなｐｎ接合の低抵抗の橋絡として作用することが回避
される。第４図の実施例においても、ベース接触部８を
経て注入されるベース電流成分は実際上完全にエミッタ
領域に供給されるので、ダーリントン回路の高い電流増
幅率が保証されている。第１図および第２図の実施例で
は、部分２および４．２および６などのｐｎ接合に十分
に大きなバイアス電圧を与え得るようにするためには、
導電性被覆層１４．１７などにより接触されるへ７ス層
２の部分領域が、該導電性波ａＲが出発しているエミッ
タ領域４．６などのすぐ周囲のベース層２の電位にくら
べて十分に負の電位を有するように該導電性被覆層を延
長することが目的にかなっている。
第５図に示されている本発明の特に有利な実施例では、
少なくとも１つのトランジスタ組合わせ、好ましくはす
べてのトランジスタ組合わせ、たとえばＴ１、Ｔ２、の
なかにそれぞれ出力トランジスタのエミッタ領域、たと
えば５、とならんで１つのｎ＋ドープされた半導体領域
３０がベース層２のなかに埋込まれており、このベース
層２は境界面１ａまで延びている。半導体領域３０の各
々は１つの接触部３１を設けられており、この接触部３
１はベース端子１０に接続されている。このような領域
３０はベース層２の隣接する部分領域と共に１つの排出
ダイオードを形成する。この排出ダイオードは、ベース
端子１０に負の電圧が与えられる際、すなわちコレクタ
電流ＩＯのスイッチオフの際に導通状態に切換えられて
蓄積電荷、たとえば２２．２３および２５．２６の加速
された崩壊を生じさせる。それによって蓄積時間ｔ、が
著しく短縮される。こうして集積された排出ダイオード
２．３０．３１は、公知のダーリントン回路でドライバ
トランジスタのベースと出力トランジスタのベースとの
間に接続されている外部の排出ダイオードを置換する。
集積された排出ダイオード２．３０．３１は、それらの
接続のためにただ１つの接触部３１とベース端子１０へ
の１つの接続線、たとえば導電帯３２、としか必要とさ
れないという本質的な利点を有する。それに対して、外
部の排出ダイオードは２つの接続導線を必要とし、また
ダーリントン回路の占有空間を著しく大きくする。
排出ダイオード２．３０．３１は、個々のトランジスタ
組合わせのなかで出力トランジスタのエミッタ領域、た
とえば５、とドライバトランジスタの対応付けられてい
るエミッタ領域、たとえば４、導電性被覆層、対応付け
られている１４、により接触されるベース層の（対応付
けられている窓１６の下側の）部分範囲との間に配置さ
れているならば、特に効率的である。１つの排出ダイオ
ード２．３０．３１を備えているトランジスタ組合わせ
、たとえばＴ１、Ｔ２、の数が多いほど、多くのトラン
ジスタ組合わせが同時にそれらの蓄積電荷から開放され
るので、蓄積時間ｔｓが短くなる。
本発明の前記の実施例の各々において、排出ダイオード
２．３０．３１を集積構造として構成する上で、これら
が第３図または第４図に従って構成されていることは目
的にかなっている。排出ダイオードが２つのこのような
領域、たとえば５および７または５および４ａ、の間の
横方向間隔よりもはるかに小さく選定されている本発明
の実施例では、排出ダイオードは特に有利に集積される
。その際、幅すはこの横方向間隔よりもほぼ１桁小さく
選定されていてよい。
以上に説明した本発明の実施例とならんで、前記の半導
体領域をそれぞれ反対の伝導形式の半導体領域により置
換し、同時に前記の電圧または電流の代わりにそれぞれ
反対の符号の電圧または電流を使用する実施例も有意義
である。
【図面の簡単な説明】
第１図は本発明の第１の実施例の断面図、第２図は本発
明の第２の実施例の断面図、第３図ないし第５図は本発
明の別の実施例の断面図である。 ｌ・・・半導体基板、１ａ・・・境界面、２・・・ベー
ス層、２ａ、２ｂ・・・島状半導体領域、３・・・コレ
クタ層、４〜７・・・エミッタ領域、８．９・・・ベー
ス接触部、ＩＯ・・・ベース端子、１３・・・エミッタ
端子、１４・・・導電性被覆層、１６・・・窓、２０・
・・コレクタ端子、２２〜２６・・・蓄積電荷、２９．
３０・・・島状半導体領域、３１・・・ベース接触部、
３２・・・導電帯。

Claims (1)

  1. 【特許請求の範囲】 １）１つのドライバトランジスタおよび１つの出力トラ
    ンジスタを有するモノリシック集積バイポーラダーリン
    トン回路であって、１つの半導体基板（１）が第１の伝
    導形式の１つのベース層（２）と第２の伝導形式の１つ
    のコレクタ層（３）とを含んでおり、ドライバトランジ
    スタおよび出力トランジスタはそれぞれベース層（２）
    のなかに埋込まれている第２の伝導形式のエミッタを有
    しており、ドライバトランジスタのエミッタは両トラン
    ジスタの間に位置するベース層の部分領域と導電接続さ
    れており、ベース層、出力トランジスタのエミッタおよ
    びコレクタ層にそれぞれ１つのベース端子（１０）、１
    つのエミッタ端子（１３）および１つのコレクタ端子（
    ２０）が設けられているモノリシック集積バイポーラダ
    ーリントン回路において、出力トランジスタのエミッタ
    が、エミッタ端子（１３）に接続されているエミッタ接
    触部、（１２、１３）を設けられている複数個のエミッ
    タ領域（５、７）から成っており、ドライバトランジス
    タのエミッタが、それぞれ出力トランジスタのエミッタ
    領域（５、７）の間に、出力トランジスタの各エミッタ
    領域（５）がドライバトランジスタの少なくとも１つの
    エミッタ領域（４）と並んで位置するように、配置され
    ている複数個のエミッタ領域（４、６）から成っており
    、ドライバトランジスタの各エミッタ領域（４、６）に
    、そのエミッタ領域と出力トランジスタの隣りのエミッ
    タ領域（５）との間でベース層（２）と接触する１つの
    導電性の被覆層（１４）が設けられており、ベース端子
    （１０）は、ベース層（２）の上でそれぞれドライバト
    ランジスタのエミッタ領域（４、６）に隣接して配置さ
    れている複数個のベース接触部（８、９）と接続されて
    おり、また半導体基板（１）の厚み（ｄ）が出力トラン
    ジスタの２つの隣り合うエミッタ領域（５、７）の横方
    向間隔の１／２よりも大きい寸法であり、それらの間に
    ドライバトランジスタの少なくとも１つのエミッタ領域
    （４）が位置していることを特徴とするモノリシック集
    積バイポーラダーリントン回路。 ２）出力トランジスタの１つのエミッタ領域（５）の幅
    （ｂ）が、このトランジスタの隣りのエミッタ領域（７
    ）に向かう方向に測って、これらの両エミッタ領域（５
    、７）の間の横方向間隔よりも小さいことを特徴とする
    特許請求の範囲第１項記載のモノリシック集積バイポー
    ラダーリントン回路。 ３）出力トランジスタの１つのエミッタ領域（５）の幅
    （ｂ）が、このトランジスタの隣りのエミッタ領域（７
    ）に向かう方向に測って、これらの両エミッタ領域（５
    、７）の間の横方向間隔よりも１桁小さいことを特徴と
    する特許請求の範囲第２項記載のモノリシック集積バイ
    ポーラダーリントン回路。 ４）出力トランジスタのそれぞれ２つのエミッタ領域（
    ５、７）の間にドライバトランジスタの１つのエミッタ
    領域（４）が配置されており、その導電性の被覆層（１
    ４）がベース層（２）と、ドライバトランジスタのエミ
    ッタ領域（４）と出力トランジスタの両エミッタ領域の
    第１のエミッタ領域（５）との間に位置する１つの個所
    で接触しており、また１つのベース接触部（８）がドラ
    イバトランジスタのエミッタ領域（４）と出力トランジ
    スタの両エミッタ領域の第２のエミッタ領域（７）との
    間に配置されていることを特徴とする特許請求の範囲第
    ２項または第３項記載のモノリシック集積バイポーラダ
    ーリントン回路。 ５）出力トランジスタのそれぞれ２つのエミッタ領域（
    ５、４ａ）の間にドライバトランジスタのそれぞれ２つ
    のエミッタ領域（４、４ｂ）が設けられており、ドライ
    バトランジスタの両エミッタ領域の第１のエミッタ領域
    （４）の導電性被覆層がベース層（２）と、そのエミッ
    タ領域（４）と出力トランジスタの両エミッタ領域の第
    １のエミッタ領域（５）との間に位置する１つの個所（
    ２７）で接触しており、ドライバトランジスタの両エミ
    ッタ領域の第２のエミッタ領域（４ｂ）の導電性被覆層
    （１７ａ）がベース層（２）と、この第２のエミッタ領
    域（４）と出力トランジスタの両エミッタ領域の第２の
    エミッタ領域（４ａ）との間に位置する１つの個所（２
    ８）で接触しており、また１つのベース接触部（８ａ）
    がドライバトランジスタの両エミッタ領域（４、４ｂ）
    との間に配置されていることを特徴とする特許請求の範
    囲第２項または第３項記載のモノリシック集積バイポー
    ラダーリントン回路。 ６）ベース層が複数個の島状領域（２ａ、２ｂ）に分割
    されており、これらの島状領域が出力トランジスタおよ
    びドライバトランジスタのエミッタ領域（５、４）をそ
    れぞれ個々に包囲しており、またドライバトランジスタ
    の１つのエミッタ領域（４）の導電性被覆層（１４）が
    それぞれ、出力トランジスタの隣りのエミッタ領域（５
    ）を包囲するベース層の領域（２ａ）と接触しているこ
    とを特徴とする特許請求の範囲第１項ないし第５項のい
    ずれか１項に記載のモノリシック集積バイポーラダーリ
    ントン回路。 ７）第２の伝導形式の１つの島状領域（２９）がそれぞ
    れ、ドライバトランジスタの１つのエミッタ領域（４）
    と、このエミッタ領域（４）がベース層（２）と接触し
    ている個所（２７）との間で、ベース層（２）のなかに
    埋込まれていることを特徴とする特許請求の範囲第１項
    ないし第５項のいずれか１項に記載のモノリシック集積
    バイポーラダーリントン回路。 ８）コレクタ層（３）が、ベース層（２）の下側に位置
    し低いドーピング濃度でドープされた第２の伝導形式の
    部分層（３ａ）と、この部分層（３ａ）の下側に位置し
    部分層（３ａ）よりも高いドーピング濃度でドープされ
    た同一の伝導形式の部分層（３ｂ）とから成っているこ
    とを特徴とすることを特徴とする特許請求の範囲第１項
    ないし第７項のいずれか１項に記載のモノリシック集積
    バイポーラダーリントン回路。 ９）出力トランジスタの少なくとも１つの、好ましくは
    すべてのエミッタ領域（５）と並んで第２の伝導形式の
    それぞれ１つの島状半導体領域（３０）がベース層（２
    ）のなかに埋込まれており、この島状半導体領域（３０
    ）が半導体基板（１）の境界面（１ａ）まで延びており
    、またベース端子（１０）と接続されている１つの接触
    部（３１）を有することを特徴とする特許請求の範囲第
    １項ないし第８項のいずれか１項に記載のモノリシック
    集積バイポーラダーリントン回路。 １０）島状半導体領域（３０）が出力トランジスタのエ
    ミッタ領域（５）と並んで、出力トランジスタと、ドラ
    イバトランジスタの１つの隣接エミッタ領域（４）の導
    電性被覆層（１４）がベース層（２）と接触している個
    所との間に位置するように配置されていることを特徴と
    する特許請求の範囲第９項記載のモノリシック集積バイ
    ポーラダーリントン回路。
JP60207710A 1984-09-27 1985-09-19 モノリシツク集積バイポーラダーリントン回路 Pending JPS6184050A (ja)

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DE3435571.5 1984-09-27
DE19843435571 DE3435571A1 (de) 1984-09-27 1984-09-27 Monolithisch integrierte bipolare darlington-schaltung

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JPS6184050A true JPS6184050A (ja) 1986-04-28

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Publication number Publication date
EP0176762A1 (de) 1986-04-09
EP0176762B1 (de) 1990-01-03
US4691221A (en) 1987-09-01
DE3575240D1 (de) 1990-02-08
DE3435571A1 (de) 1986-04-10

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