JPH11274482A - 半導体装置 - Google Patents

半導体装置

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JPH11274482A
JPH11274482A JP10072640A JP7264098A JPH11274482A JP H11274482 A JPH11274482 A JP H11274482A JP 10072640 A JP10072640 A JP 10072640A JP 7264098 A JP7264098 A JP 7264098A JP H11274482 A JPH11274482 A JP H11274482A
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semiconductor
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sic
diode
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JP10072640A
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Setsuko Kobayashi
節子 小林
Takashi Shinohe
孝 四戸
Hiromichi Ohashi
弘通 大橋
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

(57)【要約】 【課題】コンパクトであり且つ、高スイッチング速度、
低損失なスイッチング素子とダイオードを組み合わせた
半導体装置を提供する。 【解決手段】制御端子により電流を制御することのでき
るスイッチング素子１を２個以上直列に接続した場合、
この複数のスイッチング素子１からなるスイッチング素
子群に対して１個のダイオード２を並列に接続し、ダイ
オード２の材料として、ＳｉＣ等のＳｉよりバンドギャ
ップの広い半導体材料を用いる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｓｉよりバンドギ
ャップの広い半導体材料を用いた半導体装置に関する。
【０００２】
【従来の技術】従来より、電力用半導体装置にはＳｉを
材料としたスイッチング素子とダイオードの組み合わせ
が多用されている。この組み合わせは、低耐圧のダイオ
ードと、このダイオードと同程度の耐圧を持つスイッチ
ング素子とを並列に接続したものを複数直列に接続した
構造になっている。
【０００３】一方、Ｓｉの物理的限界から、複数のスイ
ッチング素子あるいはダイオードを直列に接続すること
により半導体装置の高耐圧化を図っている。しかし、従
来の組み合わせでは装置全体の体積が大きくなるため、
改善が必要とされている。
【０００４】
【発明が解決しようとする課題】上述のごとく、従来の
スイッチング素子とダイオードを組み合わせた半導体装
置は、全体の体積が大きく、コンパクト化が必要とされ
ている。
【０００５】本発明は上記課題を解決するためになされ
たもので、その目的とするところは、コンパクトであり
且つ、高スイッチング速度、低損失な半導体装置を提供
することにある。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、直列に接続され、制御端子により電流を
制御することのできる複数のスイッチング素子からなる
スイッチング素子群と、前記スイッチング素子群に対し
て並列に接続されたＳｉよりバンドギャップの広い半導
体により形成されたダイオードとを具備してなることを
特徴とする。
【０００７】また、本発明の請求項２に係る半導体装置
は、前記複数のスイッチング素子と１個のダイオードを
互いに絶縁を保つ距離を設けて一つのパッケージ中に設
置したことを特徴とする。
【０００８】また、本発明の請求項３に係る半導体装置
は、Ｓｉよりバンドギャップの広い半導体により形成さ
れ、第１導電型の第１の半導体層と、前記第１の半導体
層上に形成された第２導電型の第２の半導体層と、前記
第２の半導体層上に形成された第１導電型の第３の半導
体層と、前記第３の半導体層上に形成された第２導電型
の第４の半導体層からなるスイッチング素子と、前記ス
イッチング素子の前記第３の半導体層と前記第４の半導
体層の間に接続され、前記スイッチング素子よりもバン
ドギャップの狭い半導体により形成されたＭＯＳスイッ
チとを具備してなることを特徴とする。
【０００９】また、本発明の請求項４に係る半導体装置
は、Ｓｉよりバンドギャップの広い半導体により形成さ
れ、第１導電型の第１の半導体層と、前記第１の半導体
層の主表面上に形成された第２導電型の第２の半導体層
と、前記第２の半導体層上に形成された第１導電型の第
３の半導体層と、前記第３の半導体層上に形成された第
２導電型の第４の半導体層からなる半導体素子と、前記
第１の半導体層の裏面上に接して形成された第１の主電
極と、前記第４の半導体層に接して形成された第２の主
電極とからなるスイッチング素子と、前記スイッチング
素子の前記第１の主電極又は第２の主電極に接続され、
前記それぞれの半導体層よりもバンドギャップの狭い半
導体からなるＭＯＳスイッチとを具備してなることを特
徴とする。
【００１０】本発明の望ましい形態を以下に示す。
【００１１】（１）Ｓｉよりもバンドギャップの広い半
導体により形成され、第３の半導体層にアノードが接続
されたダイオードが設けられる。
【００１２】（２）スイッチング素子は、ＧＴＯ、ＩＧ
ＢＴ、サイリスタである。
【００１３】（３）第３の半導体層の第２の半導体層と
第４の半導体層により挟まれた領域に絶縁ゲート電極が
形成されている。
【００１４】（４）ＭＯＳスイッチはＭＯＳＦＥＴであ
る。
【００１５】また、本発明の請求項５に係る半導体装置
は、Ｓｉよりバンドギャップの広い半導体により形成さ
れ、第１導電型の第１の半導体層と、前記第１の半導体
層の主表面上に形成された第２導電型の第２の半導体層
と、前記第２の半導体層上に形成された第１導電型の第
３の半導体層と、前記第１の半導体層の裏面に選択的に
形成された第２導電型の半導体領域からなる半導体素子
と、前記半導体領域及び前記第１の半導体層の裏面に跨
って形成され、前記第１の半導体層との界面をショット
キー接触とする材料からなる主電極とを具備してなるこ
とを特徴とする。
【００１６】本発明の望ましい形態を以下に示す。
【００１７】（１）アノード電極材料には、例えばＮ
ｉ，Ａｕ等、仕事関数の大きい金属を用いるが、物質種
は限定されず、これらと同程度の仕事関数を持つもので
あればよい。
【００１８】（２）この半導体装置は、ＧＴＯ、ＩＧＢ
Ｔ、サイリスタである。
【００１９】また、本発明の請求項６に係る半導体装置
は、第１導電型の第１の半導体層と、前記第１の半導体
層の主表面上に形成された第２導電型の第２の半導体層
と、前記第２の半導体層上に形成された第１導電型の第
３の半導体層と、前記第１の半導体層の裏面上に選択的
に形成された第２導電型の半導体領域と、前記半導体領
域と前記第１の半導体層が同電位となるように形成され
た主電極とからなるスイッチング素子と、Ｓｉよりもバ
ンドギャップの広い半導体により形成され、前記主電極
にカソードが接続されたダイオードとを具備してなるこ
とを特徴とする。
【００２０】（作用）本発明（請求項１）では、直列に
接続され、制御端子により電流を制御することのできる
複数のスイッチング素子からなるスイッチング素子群に
対して、Ｓｉよりバンドギャップの広い半導体からなる
ダイオードを並列に接続する。
【００２１】これにより、ダイオードの膜厚は薄い膜厚
のものでＳｉよりも耐圧を大きくでき、また一つのダイ
オードで複数のスイッチング素子を制御するために半導
体装置全体のサイズが小さくコンパクトになるという効
果がある。また、薄いダイオードを用いることによっ
て、ダイオード内のオン抵抗が大幅に低減され、そのた
め半導体装置全体の損失が低減されるという効果があ
る。
【００２２】また、本発明（請求項２）では異なる種類
からなる複数の半導体素子を一つのパッケージ中に封入
する。これにより、装置全体がコンパクトとなり、また
余分な配線等が必要なくなるために電力損失がさらに低
減される。
【００２３】また、本発明（請求項３）ではＳｉよりも
バンドギャップの広い半導体により形成されたスイッチ
ング素子の第３の半導体層と第４の半導体層の間に、こ
のスイッチング素子よりもバンドギャップの狭い材料か
らなるＭＯＳスイッチを接続し、半導体装置のターンオ
フ時にこのＭＯＳスイッチをターンオンすることによ
り、第３の半導体層から電流を引き出す。これにより、
高耐圧でオン抵抗が低く、しかもコンパクトなＭＯＳ制
御半導体装置が得られる。
【００２４】また、本発明（請求項４）では、Ｓｉより
バンドギャップの広い半導体により形成されたスイッチ
ング素子の第４の半導体層に、このスイッチング素子よ
りもバンドギャップの狭い材料からなるＭＯＳスイッチ
を接続し、このＭＯＳスイッチをターンオンすることに
よりスイッチング素子をターンオンするため、高耐圧で
あり、かつＭＯＳスイッチの抵抗は低いためにオン電圧
を低くできる。
【００２５】また、本発明（請求項５）では、第１の半
導体層と主電極との界面がショットキー接触となるの
で、第１の半導体層と主電極との間で逆耐圧を持たせる
ことができる。
【００２６】また、本発明（請求項６）では、スイッチ
ング素子のアノードに接続するダイオードとしてＳｉよ
りもバンドギャップの広い半導体からなるダイオードを
用いるため、従来のように複数のダイオードを直列に接
続することなく一つのダイオードで半導体装置に逆耐圧
を持たせることができる。また、このダイオードに用い
るＳｉよりもバンドギャップの広い半導体は通電能力が
高いため、損失が低減される。
【００２７】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を説明する。
【００２８】（第１実施形態）図１は本発明の第１の実
施形態に係る半導体装置の回路図である。図１に示すよ
うに、スイッチング素子１が複数個直列に接続され、こ
れら複数個のスイッチング素子１に対して並列に、１個
のダイオード２が接続されている。スイッチング素子１
は、例えばＭＯＳＦＥＴ，ＧＴＯ（Gate Turn-Off Thyr
istor ），ＩＧＢＴ等何でもよい。本実施形態では、ダ
イオード２をＳｉＣにより作成したものを用いる。Ｓｉ
ＣはＳｉに比較してバンドギャップの広い材料であるた
め、薄い膜厚のものでＳｉよりも耐圧を大きくできる。
この相違を同耐圧のもので比較すると、ＳｉＣの膜厚は
同耐圧を得るＳｉの膜厚の１／１０となる。従って、薄
く高耐圧のダイオード２とすることができ、半導体全体
のサイズが小さくコンパクトになる。
【００２９】また、ダイオード２の厚さが薄いため、ダ
イオード２のオン抵抗が低減され、そのため半導体装置
全体の損失が低減されるという効果がある。
【００３０】（第２実施形態）図１は本発明の第２の実
施形態に係る半導体装置の回路図である。第１実施形態
とその構成において共通するが、本実施形態が第１実施
形態と異なる点は、ダイオード２としてＳｉＣショット
キー・ダイオードを用いている点である。
【００３１】ショットキー・ダイオードはユニポーラ素
子であることから、第１実施形態よりダイオード内に蓄
積されるキャリアが少なく、半導体装置全体の損失がさ
らに低減される。
【００３２】（第３実施形態）図２は本発明の第３の実
施形態に係る半導体装置内部の平面図である。図２に示
すように、本実施形態に係る半導体装置は一つの箱形パ
ッケージ中に複数の半導体素子を封入したものである。
絶縁板６上に導電板７が複数枚互いに接することなく形
成され、導電板７上にスイッチング素子チップ４が複数
枚とＳｉＣダイオードチップ５がそれぞれ接して形成さ
れ、それぞれのスイッチング素子チップ４とＳｉＣダイ
オードチップ５はそれぞれ電気的に絶縁された構成をな
す。これらスイッチング素子チップ４とＳｉＣダイオー
ドチップ５はそれぞれ配線８によって接続され、複数の
スイッチング素子チップ４が直列に接続され、それら複
数のスイッチング素子チップ４に対してダイオードチッ
プ５が並列に接続される構成をなす。以下、第７実施形
態まで同じ回路構成をなす。
【００３３】このように、本実施形態ではＳｉＣからな
る半導体素子を含み、異なる種類からなる複数の半導体
素子を一つのパッケージ中に封入するため、装置全体が
コンパクトとなり、余分な配線等が必要なくなり、電力
損失が低減される。
【００３４】（第４実施形態）図３は本発明の第４の実
施形態に係る半導体装置内部の平面図である。本実施形
態に係る半導体装置は第３実施形態に示す半導体装置と
構成を同じくするが、素子４，５のそれぞれの配置が異
なる。なお、共通する部分には同一の符号を付す。
【００３５】第３実施形態の半導体装置では、スイッチ
ング素子チップ４がそれぞれ一列に並んで配置され、そ
の列の横にＳｉＣダイオードチップ５が配置される構成
をとり、ＳｉＣダイオードチップ５と各スイッチング素
子チップ４との距離が近いものから遠いものまでばらつ
きがある。
【００３６】これに対して、本実施形態に係る半導体装
置は一つのＳｉＣダイオードチップ５を囲むようにスイ
ッチング素子チップ４が配置されているため、チップ
４，５間の距離はそれぞれ同一で比較的短い距離にあ
る。従って、これらチップ４，５間を接続する配線８も
第３実施形態に示すものに比較して短くてすむため、さ
らに電力損失が低減される。
【００３７】（第５実施形態）図４は本発明の第５の実
施形態に係る半導体装置内部の斜示図である。本実施形
態に係る半導体装置の基本的な構成は第３，４実施形態
に示したものと同じであり、同一の符号を付す。
【００３８】第３，４実施形態と異なるのは、絶縁板６
の代わりに絶縁構造物９を用いた点である。この絶縁構
造物９は複数の箱からなり、この複数の箱のそれぞれの
底部に、第３，４実施形態と同じく複数のスイッチング
素子チップ４とＳｉＣダイオードチップ５が配置されて
いる。そして、それぞれのチップ４，５間が配線８で接
続される。
【００３９】このように、本実施形態では板状の絶縁物
でなくチップ４，５側面までも囲む絶縁構造物９を用い
ることにより、第３，４実施形態に示す半導体素子より
もさらに絶縁性が高くなる。
【００４０】なお、本実施形態では一列に素子４，５を
並べて配置する場合を示したが本実施形態には限定され
ず、例えば図３や図４に示すような構成で素子４，５を
配置する等、絶縁構造物の構成に応じて種々変更可能で
ある。
【００４１】（第６実施形態）図５は本発明の第６の実
施形態に係る半導体装置内部の断面図である。本実施形
態において第３〜５実施形態と共通する部分には同一の
符号を付す。図６に示すように、複数のスイッチング素
子チップ４がそれぞれ直列に、また、これら複数のスイ
ッチング素子チップ４に対して、ＳｉＣダイオードチッ
プ５が並列に、それぞれのチップ間に導電板７を挟んで
接続されており、これらチップ４，５と導電板７を絶縁
構造物９が被覆する構成をなす。
【００４２】本実施形態では、チップ４及び５の表面が
それぞれ横並びに配置されず、縦に並んで配置されてい
るためにチップ４，５の表面同士の距離が離れているた
め、第３実施形態に示す半導体装置よりさらに絶縁性が
高くなる。
【００４３】（第７実施形態）図６は本発明の第７の実
施形態に係る半導体装置内部の斜示図である。本実施形
態において第３〜６実施形態と共通する部分には同一の
符号を付す。図６に示すように、本実施形態で使用され
る複数のスイッチング素子チップ４とＳｉＣダイオード
チップ５は異なる層に形成される。スイッチング素子チ
ップ４は下層に並べて配置され、それぞれが配線８で直
列接続される。そして、このスイッチング素子チップ４
の上層に、ＳｉＣダイオードチップ５が形成され、下層
の複数のスイッチング素子チップ４と配線８で並列に接
続される。
【００４４】この構成によれば、スイッチング素子チッ
プ４同士は第３〜６実施形態と同じく短い配線８で接続
でき、さらにＳｉＣダイオードチップ５と接続する配線
８の長さが短くてすむため、損失がさらに低減される。
【００４５】なお、上記第３〜第７実施形態では図示し
た回路構成に限定されず、多種のチップを用いた場合も
同様に適用可能である。
【００４６】（第８実施形態）図７は本発明の第８の実
施形態に係るＳｉＣショットキー・ダイオードの横断面
図である。図７に示すように、ｎ+ −ＳｉＣ層７２上に
ｎ- −ＳｉＣ層７３が形成されている。ｎ+ −ＳｉＣ層
７２の裏面にオーミック電極７１が形成されている。そ
して、このｎ- −ＳｉＣ層７３上には島状にショットキ
ー電極７４が形成され、 ｎ- −ＳｉＣ層７３上であっ
てショットキー電極７４の周囲には、半絶縁体層７５が
形成されている。半絶縁体層７５の材料には半絶縁体ダ
イアモンドや半絶縁体ＡｌＮ等が用いられる。
【００４７】図８，９は本実施形態に係るＳｉＣショッ
トキー・ダイオードの製造方法を工程順に示す断面図で
ある。まず図８（ａ）に示すように、ｎ+ −ＳｉＣ層７
２の主面上にｎ- −ＳｉＣ層７３を形成した後、図８
（ｂ）に示すように、半絶縁体層７５を形成する。次
に、この半絶縁体層７５上にレジスト７６を塗布し、島
状のホールパターンをリソグラフィ技術を用いて形成す
る（図８（ｃ））。そして、この島状のレジストパター
ンをマスクとして半絶縁体層７５をｎ- −ＳｉＣ層７３
が露出するまでエッチングして半絶縁体層７５を加工す
る（図９（ｄ））。
【００４８】次に、ｎ+ −ＳｉＣ層７２の裏面に電極材
料を堆積してオーミック電極７１を形成する。そして、
レジストパターン７７をマスクとしてｎ- −ＳｉＣ層７
３表面にショットキー電極材料を蒸着させる（図９
（ｅ））。そして、レジストパターン７７及びその上に
蒸着したショットキー電極材料を除去してショットキー
電極７４を形成する（図９（ｆ））。
【００４９】このように、本実施形態に係るＳｉＣショ
ットキー・ダイオードによれば、ショットキー電極７４
の周囲でｎ- −ＳｉＣ層７３上には半絶縁体層７５が形
成されている。従って、このダイオードに高電圧をかけ
た際、この半絶縁体層７５にわずかな電流が流れ、この
半絶縁体層７５の抵抗の電位勾配を制御してショットキ
ー電極７４表面の電界集中が強制的に緩和され、高電圧
に耐えることができる。
【００５０】（第９実施形態）図１０は本発明の第９実
施形態に係るＳｉＣショットキー・ダイオードの断面図
である。本実施形態に係るショットキー・ダイオード
は、第８実施形態に示すものと構成がほぼ同じである。
第８実施形態と異なる点は、半絶縁体層７５がショット
キー電極７４よりもＳｉＣ層７３中に深く形成されてい
る点である。
【００５１】図１１，１２は本実施形態に係るＳｉＣシ
ョットキー・ダイオードの製造方法を工程順に示す断面
図である。まず図１１（ａ）に示すように、ｎ+ −Ｓｉ
Ｃ層７２の主面上にｎ- −ＳｉＣ層７３を形成した後、
図１１（ｂ）に示すようにマスク７８を形成する。次に
図１１（ｃ）に示すように、ＲＩＥ等の異方性エッチン
グによりｎ- −ＳｉＣ層７３を掘り込み、ｎ- −ＳｉＣ
層７３に溝を形成する。次に図１１（ｄ）に示すよう
に、前記溝を埋めるように半絶縁体層７５を形成した
後、図１２（ｅ）に示すようにマスク７８を除去する。
次に図１２（ｆ）に示すように、ｎ+ −ＳｉＣ層７２の
裏面にオーミック電極７１を形成する。次に、ショット
キー電極材料を半絶縁体層７５の形成されたｎ- −Ｓｉ
Ｃ層７３上にレジストパターン等を用いて島状に堆積す
ることによりショットキー電極７４を形成する。
【００５２】本実施形態のＳｉＣ−ショットキーダイオ
ードによれば、第８実施形態と同様の効果を奏するが、
半絶縁体層７５がショットキー電極７４よりもＳｉＣ層
７３中に深く形成されているため、第８実施形態よりさ
らに電界集中を妨げることができ、より高電圧に耐える
ことができる。
【００５３】なお、電極周囲に半絶縁体層を設置する第
８，９実施形態は、ショットキー・ダイオードに限ら
ず、ｐｎダイオード等、高耐圧を目的としたすべての素
子に適用でき、その効果を発揮することができる。
【００５４】（第１０実施形態）図１３は本発明の第１
０実施形態に係る半導体装置の模式図である。本実施形
態の半導体装置は、ＳｉＣ半導体を材料とするＳｉＣ−
ＭＯＳ制御サイリスタ１３１を用いることを特徴とす
る。以下の実施形態ではすべて第１導電型と第２導電型
をｎ型又はｐ型のいずれかにより説明するが、これを逆
にすることもできる。
【００５５】ｐ+ −ＳｉＣ層１３４の主表面にｎ- −Ｓ
ｉＣ層１３２が形成され、高抵抗のｎ- −ＳｉＣ層１３
２の主表面にｐ−ＳｉＣ層１３３が形成されている。さ
らに、ｐ−ＳｉＣ層１３３のｎ- −ＳｉＣ層１３２と接
している側と反対側の表面には、ｎ- −ＳｉＣ層１３２
から所定距離離れてｎ+ −ＳｉＣ層１３５が形成されて
いる。
【００５６】また、ｐ−ＳｉＣ層１３３のｎ- −ＳｉＣ
層１３２とｎ+ −ＳｉＣ層１３５により挟まれた領域上
にゲート絶縁膜１３６ａを介してゲート電極１３６ｂが
形成されてゲート１３６をなし、ｎチャネルＭＯＳＦＥ
Ｔが構成されている。また、ｐ−ＳｉＣ層１３３，ｐ+
−ＳｉＣ層１３４，ｎ+ −ＳｉＣ層１３５にそれぞれベ
ース１３７，アノード１３８，カソード１３９が接して
形成されている。ベース１３７には図示した極性を持つ
ＳｉＣ−ダイオード１４１が接続され、またカソード１
３９にはＳｉ−ＭＯＳＦＥＴ１４０が接続されており、
ゲート１３６に加える電圧によりオンオフ動作を行う。
【００５７】なお、本実施形態のｐ+ −ＳｉＣ層１３４
は請求項４の第１の半導体層に、ｎ- −ＳｉＣ層１３２
は第２の半導体層に、ｐ−ＳｉＣ層１３３は第３の半導
体層に、ｎ+ −ＳｉＣ層１３５は第４の半導体層に、ア
ノード１３８は第１の主電極に、カソード１３９は第２
の主電極に、Ｓｉ−ＭＯＳＦＥＴ１４０はＭＯＳスイッ
チにそれぞれ対応する。
【００５８】以下、本実施形態に係る半導体装置の動作
を説明する。
【００５９】ＳｉＣ−ＭＯＳ制御サイリスタ１３１のタ
ーンオンは、Ｓｉ−ＭＯＳＦＥＴ１４０とＭＯＳゲート
１３６をターンオンすることにより行う。このとき、ゲ
ート１３６にカソード１３９に対して正の電圧が印加さ
れる。これによりｎ- −ＳｉＣ層１３２とｎ+ −ＳｉＣ
層１３５が短絡し、ｎ+ −ＳｉＣ層１３５からゲート１
３６下のチャネルを通してｎ- −ＳｉＣ層１３２に電子
が注入される。この電子注入に見合ったホールがｐ+ −
ＳｉＣ層１３４からｎ- −ＳｉＣ層１３２に注入される
ことによって、ＳｉＣ−ＭＯＳ制御サイリスタ１３１は
ターンオンする。
【００６０】通常ＳｉＣからなる半導体装置のＭＯＳゲ
ートはオン電圧が高いことが問題となるが、本実施形態
のような絶縁ゲート型サイリスタの制御にＭＯＳゲート
を用いる場合、いったんターンオンしてしまえばオン状
態での電流はカソード１３９とアノード１３８間を流れ
て、電流量はゲート電流に依存しないため、ＭＯＳゲー
ト１３６のオン抵抗が高くても問題にならない。
【００６１】ターンオフは、Ｓｉ−ＭＯＳＦＥＴ１４０
とＭＯＳゲート１３６をターンオフすることにより、電
子とホールの注入を止め、ベース１３７にアノード１３
８に対して負の電圧を印加して電流をベース１３７から
引き出すことにより行う。このターンオフにおいて、ダ
イオード１４１の材料として通電能力の高いＳｉＣを用
いることにより、ターンオフ損失を低減できる。
【００６２】このように、本実施形態のＳｉＣ−ＭＯＳ
制御サイリスタ１３１のオン電流はアノード１３８，カ
ソード１３９間を流れるため、ゲート１３６のオン電圧
の高さは問題とならない。また、ターンオフにおいてベ
ース１３７からホールを引き出す際に、通電能力の高い
材料であるＳｉＣからなるＳｉＣダイオード１４１を用
いることにより、ターンオフ損失を低減できる。
【００６３】（第１１実施形態）図１４は本発明の第１
１実施形態に係る半導体装置の模式図である。本実施形
態の半導体装置は、ＳｉＣ半導体を材料とする高耐圧Ｓ
ｉＣ−ＧＴＯ１４２の制御を、Ｓｉ−ＭＯＳＦＥＴ１４
０を用いて行うことにより、高耐圧かつオン抵抗を低く
することを特徴とする。第１０実施形態と共通する部分
には同一の符号を付す。
【００６４】ｐ+ −ＳｉＣ層１３４の主面上にｎ- −Ｓ
ｉＣ層１３２が形成されており、高抵抗のｎ- −ＳｉＣ
層１３２上にｐ−ＳｉＣ層１３３が形成され、このｐ−
ＳｉＣ層１３３上にｎ+ 型エミッタ層１４３が形成され
ている。ｎ+ 型エミッタ層１４３にカソード１３９が、
ｐ+ −ＳｉＣ層１３４裏面にアノード１３８が、ｐ型ベ
ース層１３３にゲート１４４がそれぞれ形成されてい
る。カソード１３９にはＳｉ−ＭＯＳＦＥＴ１４０が接
続され、ゲート１４４には図示した極性を持つＳｉＣ−
ダイオード１４１が接続され、さらにゲート１４４とア
ノード１３８がＭＯＳＦＥＴ１４５により接続されてい
る。
【００６５】また、本実施形態のｐ+ −ＳｉＣ層１３４
は請求項４の第１の半導体層に、ｎ- −ＳｉＣ層１３２
は第２の半導体層に、ｐ−ＳｉＣ層１３３は第３の半導
体層に、ｎ+ 型エミッタ層１４３は第４の半導体層に、
Ｓｉ−ＭＯＳＦＥＴ１４０はＭＯＳスイッチに対応す
る。
【００６６】本実施形態のＳｉＣ−ＧＴＯ１４２のター
ンオンは、Ｓｉ−ＭＯＳＦＥＴ１４０とＭＯＳＦＥＴ１
４５をターンオンすることにより行う。ＭＯＳＦＥＴ１
４５がターンオンすることによりゲート１４４がカソー
ド１３９に対して高電位となる。これにより、ゲート１
４４からカソード１３９に順バイアスされたｐ−ＳｉＣ
層１３３及びｎ+ −ＳｉＣ層１４３を介してホールが流
れる。これに伴い、ホールがアノード１３８からカソー
ド１３９に流れ、ＳｉＣ−ＧＴＯ１４２がオン状態とな
る。
【００６７】通常ＳｉＣ半導体のＭＯＳゲートはオン電
圧が高いことが問題となるが、本実施形態のように、制
御に用いるＭＯＳゲートを持つＭＯＳＦＥＴ１４０にＳ
ｉ材料を用いることにより、ＭＯＳゲートの抵抗を低く
することができ、オン電圧を低くすることができる。
【００６８】ＳｉＣ−ＧＴＯ１４２のターンオフは、Ｓ
ｉ−ＭＯＳＦＥＴ１４０とＭＯＳＦＥＴ１４５をターン
オフすることにより行う。ＭＯＳＦＥＴ１４０のターン
オフにより電子の注入を止め、アノード１３８からカソ
ード１３９に流れているホールをゲート１４４から引き
出す。このターンオフにおいて、ホール電流の引き出し
にＳｉＣ−ダイオード１４１を用いるため、通電能力が
高く、ターンオフ損失を低減できる。
【００６９】（第１２実施形態）図１５は本発明の第１
２実施形態に係る半導体装置の模式図である。本実施形
態の半導体装置は第１１実施形態に示した半導体装置と
ほぼ同じであり、共通する部分には同一の符号を付す。
第１１実施形態と異なる点は、ＳｉＣ−ダイオード１４
１の代わりにツェナー・ダイオード１５１を用いたこと
にある。
【００７０】このように、ターンオフ時のホールの引き
出しにツェナー・ダイオード１５１を用いることによ
り、ＳｉＣダイオード１４１を用いた場合と比較して薄
いダイオードですむので、スイッチング速度を速く、ま
た損失を低下することができる。
【００７１】（第１３実施形態）図１６は本発明の第１
３実施形態に係る半導体装置の模式図である。本実施形
態の半導体装置は、ＳｉＣ半導体を材料とする高耐圧の
ＳｉＣ−ＧＴＯ１４２の制御をＳｉ−ＭＯＳＦＥＴ１４
０を用いて行うことにより、高耐圧かつオン抵抗を低く
することを特徴とする。第１０実施形態と共通する部分
には同一の符号を付す。また、本実施形態のｐ+ −Ｓｉ
Ｃ層１３４は請求項３に記載の第１の半導体層に、ｎ-
−ＳｉＣ層１３２は第２の半導体層に、ｐ−ＳｉＣ層１
３３は第３の半導体層に、ｎ+ 型エミッタ層１４３は第
４の半導体層に、Ｓｉ−ＭＯＳＦＥＴ１４０はＭＯＳス
イッチに対応する。
【００７２】本実施形態のＳｉＣ−ＧＴＯ１４２のター
ンオンは、ＭＯＳＦＥＴ１４５をターンオンすることに
より行う。ターンオフは、ＭＯＳＦＥＴ１４５をターン
オフし、Ｓｉ−ＭＯＳＦＥＴ１４０をターンオンしてゲ
ート１６１からホールを引き出すことにより行う。
【００７３】通常ＳｉＣ半導体により形成されたＭＯＳ
ゲートはオン電圧が高いことが問題となるが、本実施形
態のように制御に用いるＭＯＳゲートを持つＭＯＳＦＥ
Ｔ１４０にＳｉ材料を用いることにより、ＭＯＳゲート
の抵抗を低くすることができる。
【００７４】（第１４実施形態）図１７は本発明の第１
４実施形態に係る半導体装置の断面図である。本実施形
態は、バンドギャップの広いＳｉＣを材料に用いたアノ
ード・ショートＳｉＣ−ＧＴＯ１７０において、ｎ- −
ＳｉＣ層１３２中であってアノード１３８との界面に形
成されたｐ+ −ＳｉＣ層１７１に対してオーミック接触
１７３となる。仕事関数の大きい金属、例えばＮｉ，Ａ
ｕ等を、アノード１３８材料として用いる。このような
材料を選択することにより、ｎ- ―ＳｉＣ層１３２に対
してショットキー接触１７４となり、ｐ+ −ＳｉＣ層１
７１とｎ- −ＳｉＣ層１３２の接合により空乏層１７２
が生じるため、逆耐圧をもたせることができる。なお、
ｐ+−ＳｉＣ層１７１とｎ- −ＳｉＣ層１３２の接合に
より生ずる空乏層を１７２の破線で示している。また、
アノード１３８は金属に限らず、金属間化合物等も含ま
れる。
【００７５】なお、本実施形態のｎ- −ＳｉＣ層１３２
は請求項５の第１の半導体層に、ｐ−ＳｉＣ層１３３は
第２の半導体層に、ｎ+ 型エミッタ層１４３は第３の半
導体層に、ｐ+ −ＳｉＣ層１７１は第２導電型の半導体
領域に、アノード１３８は主電極に対応する。
【００７６】このように、通常のアノード・ショートＳ
ｉ−ＧＴＯにおいてはｎ- ベース層がアノード１３８と
短絡し、この接合がオーミックコンタクトとなって逆耐
圧を持たせることができなかったが、本実施形態のよう
にＳｉＣ−ＧＴＯにおいて仕事関数の大きい金属をアノ
ード１３８材料として用いることで、ＳｉＣ−ＧＴＯ１
７０に逆耐圧を持たせ、かつ低損失にすることができ
る。従って、このＳｉＣ−ＧＴＯ１７０はダイオードを
直列に接続して耐圧を持たせる必要がなく、インバータ
等の逆耐圧の必要な用途に用いる場合に特に有効であ
る。
【００７７】（第１５実施形態）図１８は本発明の第１
５実施形態に係る半導体装置の模式図である。本実施形
態のＧＴＯ１８０は、第１４実施形態と同じアノードシ
ョートＧＴＯであるが、本実施形態では、ｎ- ベース層
１８１の裏面にｎ+ 領域１８４とｐ+ 領域１８５が選択
的に形成されている点で第１４実施形態と異なる。
【００７８】また、本実施形態のｎ- ベース層１８１は
請求項６の第１の半導体層に、ｐ−ベース層１８２は第
２の半導体層に、ｎ+ エミッタ層１８３は第３の半導体
層に、ｐ+ 領域１８５は半導体領域に、アノード１３８
は主電極にそれぞれ対応する。
【００７９】この構成によれば第１４実施形態における
ＳｉＣ−ＧＴＯ１７０のショットキー接触１７４を持た
ずにオーミック接触となるため、ＧＴＯ１８０自体は逆
耐圧をほとんど持たない。従って、このＧＴＯ１８０に
逆耐圧を持たせるため、ＧＴＯ１８０に直列にＳｉＣ−
ダイオード１４１を接続している。なお、ＧＴＯ１８０
はＳｉＣ、Ｓｉいずれにより形成されるものであっても
よく、またｎ- ベース層１８１の主面にはｐ−ベース層
１８２が、さらにｐ−ベース層１８２上にはｎ+ エミッ
タ層１８３が形成されている。
【００８０】このように、ＧＴＯ１８０にＳｉＣダイオ
ード１４１を接続することにより半導体装置に逆耐圧を
持たせることができるが、ダイオード１４１の材料とし
てＳｉＣを用いることにより、直列接続して耐圧を持た
せた複数のダイオードを用いることなく、一つのダイオ
ードで高耐圧かつ低損失な半導体装置を得ることができ
る。
【００８１】なお、上記第１１〜第１５実施形態ではＧ
ＴＯを例に説明したが、サイリスタ、ＩＧＢＴ等、ｐｎ
ｐｎ構造を有する電力用半導体素子であればなんでもよ
い。また、上記実施形態ではＳｉよりもバンドギャップ
の広い材料としてＳｉＣを用いる場合を示したが、Ｓｉ
Ｃに限定されるものではない。
【００８２】
【発明の効果】以上詳述したように本発明の請求項１に
係る半導体装置によれば、スイッチング素子毎にダイオ
ードを設ける必要がないため、装置全体のサイズが小さ
くコンパクトになり、オン抵抗が低減される。
【００８３】また、本発明の請求項２に係る半導体装置
によれば、異なる種類の素子を一つのパッケージ中に封
入するため、装置全体がコンパクトとなり、余分な配線
等が必要なくなり損失が低減される。
【００８４】また、本発明の請求項３に係る半導体装置
によれば、Ｓｉよりバンドギャップの広いスイッチング
素子の第３の半導体層からＳｉよりバンドギャップの狭
いＭＯＳスイッチを通して電流を引き出すため、高耐圧
でオン抵抗が低くなる。
【００８５】また、本発明の請求項４に係る半導体装置
によれば、Ｓｉよりバンドギャップの広い材料からなる
スイッチング素子と、このスイッチング素子よりもバン
ドギャップの狭い材料からなるオン抵抗の低いＭＯＳス
イッチを組み合わせ、このＭＯＳスイッチをターンオン
することによりスイッチング素子をターンオンするた
め、高耐圧かつオン抵抗を低くできる。
【００８６】また、本発明の請求項５に係る半導体装置
によれば、第１の半導体層と主電極との界面がショット
キー接触となるので、第１の半導体層の裏面と主電極の
間で逆耐圧を持たせることができる。
【００８７】また、本発明の請求項６に係る半導体装置
によれば、スイッチング素子に直列に接続するダイオー
ドとしてＳｉよりもバンドギャップの広い半導体からな
るダイオードを用いるため、従来のように複数のダイオ
ードを直列に接続することなく一つのダイオードで半導
体装置に逆耐圧を持たせることができ、損失が低減され
る。
【図面の簡単な説明】
【図１】本発明の第１，２実施形態に係る半導体装置の
回路図。
【図２】本発明の第３実施形態に係る半導体装置内部の
平面図。
【図３】本発明の第４実施形態に係る半導体装置内部の
平面図。
【図４】本発明の第５実施形態に係る半導体装置内部の
斜示図。
【図５】本発明の第６実施形態に係る半導体装置内部の
断面図。
【図６】本発明の第７実施形態に係る半導体装置内部の
斜示図。
【図７】本発明の第８実施形態に係るショットキー・ダ
イオードの断面図。
【図８】同実施形態におけるショットキー・ダイオード
の製造工程を示す断面図。
【図９】同実施形態におけるショットキー・ダイオード
の製造工程を示す断面図。
【図１０】本発明の第９実施形態に係るショットキー・
ダイオードの断面図。
【図１１】同実施形態におけるショットキー・ダイオー
ドの製造工程を示す断面図。
【図１２】同実施形態におけるショットキー・ダイオー
ドの製造工程を示す断面図。
【図１３】本発明の第１０実施形態に係る半導体装置の
模式図。
【図１４】本発明の第１１実施形態に係る半導体装置の
模式図。
【図１５】本発明の第１２実施形態に係る半導体装置の
模式図。
【図１６】本発明の第１３実施形態に係る半導体装置の
模式図。
【図１７】本発明の第１４実施形態に係る半導体装置の
断面図。
【図１８】本発明の第１５実施形態に係る半導体装置の
模式図。
【符号の説明】
１ スイッチング素子 ２ ダイオード ４ スイッチング素子チップ ５ ＳｉＣダイオードチップ ６ 絶縁板 ７ 導電板 ８ 配線 ９ 絶縁構造物 ７１ オーミック電極 ７２ ｎ+ −ＳｉＣ層 ７３，１３２ ｎ- −ＳｉＣ層 ７４ ショットキー電極 ７５ 半絶縁体層 ７６ レジスト ７７ レジストパターン ７８ マスク １３１ ＳｉＣ−ＭＯＳ制御サイリスタ １３３ ｐ−ＳｉＣ層 １３４，１７１ ｐ+ −ＳｉＣ層 １３５ ｎ+ −ＳｉＣ層 １３６ ＭＯＳゲート １３７ ベース １３８ アノード １３９ カソード １４０ Ｓｉ−ＭＯＳＦＥＴ １４１ ＳｉＣダイオード １４２ ＳｉＣ−ＧＴＯ １４３ ｎ+ 型エミッタ層 １４４，１６１，１６２ ゲート １４５ ＭＯＳＦＥＴ １５１ ツェナー・ダイオード １７０ アノード・ショートＳｉＣ−ＧＴＯ １７２ 空乏層 １７３ オーミック接触 １７４ ショットキー接触 １８０ ＧＴＯ １８１ ｎ- ベース層 １８２ ｐ- ベース層 １８３ ｎ+ エミッタ層 １８４ ｎ+ 領域 １８５ ｐ+ 領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５２Ｎ ６５５Ｆ 29/91 Ｆ

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 直列に接続され、制御端子により電流を
    制御することのできる複数のスイッチング素子からなる
    スイッチング素子群と、 前記スイッチング素子群に対して並列に接続されたＳｉ
    よりバンドギャップの広い半導体により形成されたダイ
    オードとを具備してなることを特徴とする半導体装置。
  2. 【請求項２】 前記複数のスイッチング素子と１個のダ
    イオードを互いに絶縁を保つ距離を設けて一つのパッケ
    ージ中に設置したことを特徴とする請求項１に記載の半
    導体装置。
  3. 【請求項３】 Ｓｉよりバンドギャップの広い半導体に
    より形成され、第１導電型の第１の半導体層と、前記第
    １の半導体層上に形成された第２導電型の第２の半導体
    層と、前記第２の半導体層上に形成された第１導電型の
    第３の半導体層と、前記第３の半導体層上に形成された
    第２導電型の第４の半導体層からなるスイッチング素子
    と、 前記スイッチング素子の前記第３の半導体層と前記第４
    の半導体層の間に接続され、前記スイッチング素子より
    もバンドギャップの狭い半導体により形成されたＭＯＳ
    スイッチとを具備してなることを特徴とする半導体装
    置。
  4. 【請求項４】 Ｓｉよりバンドギャップの広い半導体に
    より形成され、第１導電型の第１の半導体層と、前記第
    １の半導体層の主表面上に形成された第２導電型の第２
    の半導体層と、前記第２の半導体層上に形成された第１
    導電型の第３の半導体層と、前記第３の半導体層上に形
    成された第２導電型の第４の半導体層からなる半導体素
    子と、前記第１の半導体層の裏面上に接して形成された
    第１の主電極と、前記第４の半導体層に接して形成され
    た第２の主電極とからなるスイッチング素子と、 前記スイッチング素子の前記第１の主電極又は第２の主
    電極に接続され、前記それぞれの半導体層よりもバンド
    ギャップの狭い半導体からなるＭＯＳスイッチとを具備
    してなることを特徴とする半導体装置。
  5. 【請求項５】 Ｓｉよりバンドギャップの広い半導体に
    より形成され、第１導電型の第１の半導体層と、前記第
    １の半導体層の主表面上に形成された第２導電型の第２
    の半導体層と、前記第２の半導体層上に形成された第１
    導電型の第３の半導体層と、前記第１の半導体層の裏面
    に選択的に形成された第２導電型の半導体領域からなる
    半導体素子と、前記半導体領域及び前記第１の半導体層
    の裏面に跨って形成され、前記第１の半導体層との界面
    をショットキー接触とする材料からなる主電極とを具備
    してなることを特徴とする半導体装置。
  6. 【請求項６】 第１導電型の第１の半導体層と、前記第
    １の半導体層の主表面上に形成された第２導電型の第２
    の半導体層と、前記第２の半導体層上に形成された第１
    導電型の第３の半導体層と、前記第１の半導体層の裏面
    上に選択的に形成された第２導電型の半導体領域と、前
    記半導体領域と前記第１の半導体層が同電位となるよう
    に形成された主電極とからなるスイッチング素子と、 Ｓｉよりもバンドギャップの広い半導体により形成さ
    れ、前記主電極にカソードが接続されたダイオードとを
    具備してなることを特徴とする半導体装置。
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