JP4513920B2 - 定電流制御回路 - Google Patents

Description

本発明は、負荷に流す定電流を検出するシャント抵抗を内蔵した定電流制御回路に関するものである。

従来より、シャント抵抗を内蔵した定電流制御を行う定電流制御回路として、エアバックの制御に用いられるスクイブ駆動回路がある。このスクイブ駆動回路を有するエアバック用ＩＣでは、ＥＳＤ（Electrostatic Discharge）が印加されないようにするために、従来より、スクイブ抵抗に接続される端子側ではなく電源に接続される端子側にシャント抵抗を配置した回路構成を用いている（例えば、特許文献１〜４参照）。

図１０および図１１は、従来のスクイブ駆動回路１００のブロック構成を示したものであり、図１０はＰｃｈ型ＭＯＳトランジスタをハイサイドスイッチとなる出力用の半導体スイッチング素子として適用したときのブロック構成、図１１はＮｃｈ型ＭＯＳトランジスタをハイサイドスイッチとして適用したときのブロック構成を示してある。また、図１２は、図１０の具体的な回路構成を示した図であり、図１３は、図１１の具体的な回路構成を示した図である。なお、図１２および図１３には、複数ある回路系統のうちスクイブ抵抗１を駆動する回路系統のみを示してあるが、他の回路系統も同様の回路構成とされている。

図１０および図１１に示すスクイブ駆動回路１００は、車両各部に配置されたエアバックに対応して備えられたエアバックを開くための爆発を起こさせるスクイブ抵抗１、２に流れる電流をシャント抵抗３、４で電圧に変換し、それを第１、第２駆動回路５、６に伝えてＭＯＳトランジスタのゲート電圧をフィードバック制御することで定電流制御を行う回路である。

図１０に示されるＰｃｈ型ＭＯＳトランジスタ７ａ、８ａをハイサイドスイッチとして適用したスクイブ駆動回路１００では、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａよりもハイサイド側にシャント抵抗３、４が配置され、各シャント抵抗および第１、第２駆動回路５、６には電源端子２７、２８を通じて電源電圧ＶＢが印加されると共に、各Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａが出力端子１１、１２を通じてスクイブ抵抗１、２に接続された構造とされている。このような構成により、各シャント抵抗３、４の電圧降下を第１、第２駆動回路５、６に入力することでＰｃｈ型ＭＯＳトランジスタ７ａ、８ａのゲート電位を制御し、スクイブ抵抗１、２に流す電流を制御する。

具体的には、図１２に示すように、二つのＰＮＰトランジスタ１３ｂ、１４ｂがベース同士接続されることでカレントミラー接続され、カレントミラー比が１：ｎとされている。一方のＰＮＰトランジスタ１３ｂのエミッタがシャント抵抗のローサイド側に接続されると共に他方のＰＮＰトランジスタ１４ｂのエミッタがシャント抵抗のハイサイド側に接続されている。また、各ＰＮＰトランジスタ１３ｂ、１４ｂのコレクタに定電流回路１５、１６が接続されている。そして、ＰＮＰトランジスタ１４ｂのコレクタと定電流回路１６との接続点をＰｃｈ型ＭＯＳトランジスタ７ａのゲートに接続させ、駆動トランジスタ１７をオンオフすることにより電源電圧ＶＢがＰｃｈ型ＭＯＳトランジスタ７ａのゲートに印加されるように構成されている。

このように構成されたスクイブ駆動回路１００は、通常時には駆動トランジスタ１７がオンされているため、Ｐｃｈ型ＭＯＳトランジスタ７ａがオフされ、スクイブ抵抗１に電流が流れない状態とされている。これが、車両の衝突が検知されるなどによりエアバックを開くタイミングになると、駆動トランジスタ１７がオフされ、Ｐｃｈ型ＭＯＳトランジスタ７ａのゲートに電源電圧ＶＢ−閾値電圧ＶＴより低下した電圧が印加される。これにより、Ｐｃｈ型ＭＯＳトランジスタ７ａがオンされ、スクイブ抵抗１に電流が流される。そして、このスクイブ抵抗１に流される電流がシャント抵抗３にて電圧変換され、シャント抵抗３での電圧降下分の変動によりＰＮＰトランジスタ１３ｂ、１４ｂに流れる電流値が変動すると、その変動に応じてＰｃｈ型ＭＯＳトランジスタ７ａのゲート電位が制御され、Ｐｃｈ型ＭＯＳトランジスタ７ａのソース−ドレイン間に流れる電流が制御される。これにより、スクイブ抵抗１に流れる電流が一定値となるように定電流制御が為される。

一方、図１１に示されるＮｃｈ型ＭＯＳトランジスタをハイサイドスイッチとして適用したスクイブ駆動回路１００では、Ｎｃｈ型ＭＯＳトランジスタ７ｂ、８ｂよりもハイサイド側にシャント抵抗３、４が配置され、各シャント抵抗３、４に電源端子２７、２８を通じて電源電圧ＶＢが印加され、各Ｎｃｈ型ＭＯＳトランジスタ７ｂ、８ｂが出力端子１１、１２を通じてスクイブ抵抗１、２に接続された構造とされている。ただし、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａをハイサイドスイッチとして適用されるスクイブ駆動回路１００と異なり、第１、第２駆動回路５、６には、出力端子１１、１２の電位が電源電圧ＶＢ近傍まで変動しても作動できるように、昇圧回路により電源電圧ＶＢを昇圧させた電圧が印加されるようにしている。このような構成により、各シャント抵抗３、４の電圧降下を第１、第２駆動回路５、６に入力することでＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂのゲート電位を制御し、スクイブ抵抗１、２に流す電流を制御する。

具体的には、図１３に示すように、二つのＰＮＰトランジスタ１３ｂ、１４ｂがベース同士接続されることでカレントミラー接続され、カレントミラー比が１：ｎとされている。一方のＰＮＰトランジスタ１３ｂのエミッタがシャント抵抗のローサイド側に接続されると共に他方のＰＮＰトランジスタ１４ｂのエミッタがシャント抵抗のハイサイド側に接続されている。また、ＰＮＰトランジスタ１３ｂのコレクタおよびベースに定電流回路１５が接続され、ＰＮＰトランジスタ１４ｂのコレクタには、ＮＰＮトランジスタ２９のコレクタおよびベースが接続されている。ＮＰＮトランジスタ２９には、互いのベースが接続されるようにされたＮＰＮトランジスタ３０が接続され、このＮＰＮトランジスタ３０のコレクタに昇圧回路にて電源電圧ＶＢが昇圧された電位が印加される定電流回路１６が接続されている。そして、ＮＰＮトランジスタ３０のコレクタと定電流回路１６との接続点をＮｃｈ型ＭＯＳトランジスタ７ｂのゲートに接続させ、駆動トランジスタ１７をオンオフすることにより電源電圧ＶＢを昇圧した電位がＮｃｈトランジスタ７ｂのゲートに印加されるように構成されている。

このように構成されたスクイブ駆動回路１００は、通常時には駆動トランジスタ１７がオンされているため、Ｎｃｈ型ＭＯＳトランジスタ７ｂがオフされ、スクイブ抵抗１に電流が流れない状態とされている。これが、車両の衝突が検知されるなどによりエアバックを開くタイミングになると、駆動トランジスタ１７がオフされ、Ｎｃｈ型ＭＯＳトランジスタ７ｂのゲートに閾値電圧ＶＴ以上の電圧が印加される。これにより、Ｎｃｈ型ＭＯＳトランジスタ７ｂがオンされ、スクイブ抵抗１に電流が流される。そして、このスクイブ抵抗１に流される電流がシャント抵抗３にて電圧変換され、シャント抵抗３での電圧降下分の変動によりＰＮＰトランジスタ１３ｂ、１４ｂに流れる電流値が変動すると、その変動に応じてＮＰＮトランジスタ２９、３０に流れる電流も変動し、それに応じてＮｃｈトランジスタ７ｂのゲート電位が制御され、Ｎｃｈトランジスタ７ｂのソース−ドレイン間に流れる電流が制御される。これにより、スクイブ抵抗１に流れる電流が一定値となるように定電流制御が為される。

これら図１０および図１１に示したスクイブ駆動回路１００では、電源端子２７、２８に対してシャント抵抗３、４を介してＰｃｈ型ＭＯＳトランジスタ７ａやＮｃｈ型ＭＯＳトランジスタ７ｂが接続された構造とされている。このため、スクイブ駆動回路１００は、図１４に示すレイアウトとされている。つまり、各回路系統のＰｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂの間において、電源端子２７、２８に繋がるパッド１８、１９にシャント抵抗３、４を接続し、そのパッド１８、１９を介して各シャント抵抗３、４が電源端子２７、２８に接続される構成としている。なお、図１４では、シャント抵抗３、４を抵抗素子として記載してあるが、単にパターン配線の配線抵抗にて構成することもできる。また、第１、第２駆動回路５、６などのレイアウトについては記載していないが、例えば各回路系統のＰｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂに隣接配置される。

特開平１０−２６４７６５号公報 特開平１０−２９７４２０号公報 特開２００５−８８７４８号公報 特開２００７−３２８６８３号公報

しかしながら、出力用のＰｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂの低オン抵抗化やＥＳＤ耐量の向上などにより、これらＰｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂのサイズが小型化され、単位面積あたりの発熱量が大きくなる傾向にある。このため、レイアウト配置上その熱の影響を最も受け易いシャント抵抗３、４が温度上昇してしまい、定電流精度の悪化やシャント抵抗３、４自身の破壊寿命が低下し、シャント抵抗３、４が溶断され兼ねないという問題がある。

これに対し、図１４に示したレイアウトを変更し、各シャント抵抗３、４が各回路系統のＰｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂの外側に配置されるようにすることも考えられる。このようにすれば、各シャント抵抗３、４をＰｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂから距離を離して配置することができるため、シャント抵抗３、４の温度上昇を防ぐことが可能となる。

しかしながら、パッド１８、１９を離して配置すると、これらが接続される電源端子２７、２８を共通化して一端子にすることができなくなり、端子数を削減できなくなるという問題がある。

なお、ここではスクイブ抵抗１、２が２つ備えられる場合を例に挙げて説明したが、２つに限るものではなく、それ以上の数であっても良い。その場合、少なくとも２つの回路系統において電源端子２７、２８の共通化を行えれば良い。

本発明は上記点に鑑みて、シャント抵抗を内蔵した定電流制御回路において、シャント抵抗の温度上昇を防ぐことができ、かつ、電源端子の共通化を行うことが可能な構成を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、電源電圧（ＶＢ）が印加される電源端子（９）と、電源端子（９）に接続され、第１、第２負荷（１、２）それぞれに対して電源電圧（ＶＢ）に基づいて流す定電流の制御を行う出力用の第１、第２半導体スイッチング素子（７ａ、７ｂ、８ａ、８ｂ）と、第１、第２負荷（１、２）それぞれに接続される第１、第２出力端子（１１、１２）と、第１負荷（１）と第１半導体スイッチング素子（７ａ、７ｂ）との間に配置され、第１負荷（１）に流される定電流を検出する第１シャント抵抗（３）と、第２負荷（２）と第２半導体スイッチング素子（８ａ、８ｂ）との間に配置され、第２負荷（２）に流される定電流を検出する第２シャント抵抗（４）と、電源電圧（ＶＢ）を所定電圧昇圧する昇圧回路（１０）と、昇圧回路（１０）にて昇圧された電圧に基づいて駆動されると共に、第１シャント抵抗（３）で検出される定電流に基づいて第１半導体スイッチング素子（７ａ、７ｂ）を制御する第１駆動回路（５）と、昇圧回路（１０）にて昇圧された電圧に基づいて駆動されると共に、第２シャント抵抗（４）で検出される定電流に基づいて第２半導体スイッチング素子（８ａ、８ｂ）を制御する第２駆動回路（６）と、第１半導体スイッチング素子（７ａ、７ｂ）に電気的に接続される第１パッド（１８、２４）と、第２半導体スイッチング素子（８ａ、８ｂ）に電気的に接続される第２パッド（１９、２４）と、を備えている。そして、第１半導体スイッチング素子（７ａ、７ｂ）と第２半導体スイッチング素子（８ａ、８ｂ）とを同一チップ内において隣り合わせに配置し、第１パッド（１８、２４）および第２パッド（１９、２４）を第１半導体スイッチング素子（７ａ、７ｂ）と第２半導体スイッチング素子（８ａ、８ｂ）の間に備えると共に、これら第１、第２パッド（１８、１９、２４）が共通する１つの電源端子（９）に電気的に接続され、第１、第２シャント抵抗（３、４）が第１半導体スイッチング素子（７ａ、７ｂ）と第２半導体スイッチング素子（８ａ、８ｂ）の外側に配置されるようにすることを特徴としている。

このように、第１、第２パッド（１８、１９、２４）を共通化した１つの電源端子（９）に接続できると共に、シャント抵抗（３、４）を第１、第２半導体スイッチング素子（７ａ、７ｂ、８ａ、８ｂ）の間ではなく、これらの外側に配置することが可能になる。したがって、第１、第２シャント抵抗（３、４）が第１、第２半導体スイッチング素子（７ａ、７ｂ、８ａ、８ｂ）の温度上昇に伴って上昇することを抑制することが可能となる。特に、一方の回路系統で第１、第２半導体スイッチング素子（７ａ、７ｂ、８ａ、８ｂ）が駆動されたとしても、他方の回路系統の第１、第２シャント抵抗（３、４）に関しては距離が離れた状態となっているため、第１、第２シャント抵抗（３、４）の温度上昇を抑制できる。また、電源端子（９）を共通化した１つの端子にすることが可能となり、端子数の削減を図ることも可能となる。

例えば、請求項２に記載したように、第１、第２半導体スイッチング素子をＰｃｈ型ＭＯＳトランジスタ（７ａ、８ａ）にて構成する場合、第１、第２駆動回路（５、６）は共に、昇圧回路（１０）にて昇圧された電圧に基づいて定電流を生成する第１、第２定電流回路（１５、１６）と、第１定電流回路（１５）に対してコレクタおよびベースが接続された第１ＮＰＮトランジスタ（１３ａ）と、第２定電流回路（１６）に対してコレクタが接続され、かつ、第１ＮＰＮトランジスタ（１３ａ）と互いのベース同士が接続されることでカレントミラー接続された第２ＮＰＮトランジスタ（１４ａ）と、第１、第２半導体スイッチング素子を構成するＰｃｈ型ＭＯＳトランジスタ（７ａ、８ａ）のゲート電圧を制御する駆動トランジスタ（１７）と、を有した構成とされる。この場合、第２定電流回路（１６）と第２ＮＰＮトランジスタ（１４ａ）のコレクタとの接続点が第１、第２半導体スイッチング素子を構成するＰｃｈ型ＭＯＳトランジスタ（７ａ、８ａ）のゲートに接続され、第１ＮＰＮトランジスタ（１３ａ）のエミッタが第１、第２シャント抵抗（３、４）のローサイド側に接続され、第２ＮＰＮトランジスタ（１４ａ）のエミッタが第１、第２シャント抵抗（３、４）のハイサイド側に接続された構成とされる。

また、請求項３に記載したように、第１、第２半導体スイッチング素子をＮｃｈ型ＭＯＳトランジスタ（７ｂ、８ｂ）にて構成する場合、第１、第２駆動回路（５、６）は共に、昇圧回路（１０）にて昇圧された電圧に基づいて定電流を生成する第１、第２定電流回路（１５、１６）と、第１定電流回路（１５）に対してコレクタおよびベースが接続された第１ＮＰＮトランジスタ（１３ａ）と、第２定電流回路（１６）に対してコレクタが接続され、かつ、第１ＮＰＮトランジスタ（１３ａ）と互いのベース同士が接続されることでカレントミラー接続された第２ＮＰＮトランジスタ（１４ａ）と、第１、第２半導体スイッチング素子を構成するＮｃｈ型ＭＯＳトランジスタ（７ｂ、８ｂ）のゲート電圧を制御する駆動トランジスタ（１７）と、を有した構成とされる。この場合、第２定電流回路（１６）と第２ＮＰＮトランジスタ（１４ａ）のコレクタとの接続点が第１、第２半導体スイッチング素子を構成するＮｃｈ型ＭＯＳトランジスタ（７ｂ、８ｂ）のゲートに接続され、第１ＮＰＮトランジスタ（１３ａ）のエミッタが第１、第２シャント抵抗（３、４）のハイサイド側に接続され、第２ＮＰＮトランジスタ（１４ａ）のエミッタが第１、第２シャント抵抗（３、４）のローサイド側に接続された構成とされる。

請求項４に記載の発明では、第１、第２シャント抵抗（３、４）と第１、第２ＮＰＮトランジスタ（１３ａ、１４ａ）の間には、それぞれ、第１、第２ＮＰＮトランジスタ（１３ａ、１４ａ）に流れ込む電流を制限する制限抵抗（２５、２６）が備えられていることを特徴としている。

このような制限抵抗（２５、２６）を備えることにより、出力端子（１１、１２）などを通じてＥＳＤサージが入力された場合、制限抵抗（２５、２６）の影響により、ＥＳＤサージによる電流を低減でき、ＥＳＤサージが入力されたときの誤動作を引き起こし難くできる。

請求項５に記載の発明では、半導体基板（４４）を有し、第１、第２半導体スイッチング素子および第１、第２駆動回路が半導体基板に形成されていると共に、第１、第２シャント抵抗が半導体基板上に形成されており、第１、第２シャント抵抗が配線抵抗（５６ｃ）にて構成され、第１、第２駆動回路に備えられる第１、第２ＮＰＮトランジスタは、第１、第２シャント抵抗の下に配置されていることを特徴としている。

このように、シャント抵抗の下に第１、第２ＮＰＮトランジスタを配置しているため、発熱する第１、第２半導体スイッチング素子からの距離がほぼ等しく、シャント抵抗と第１、第２ＮＰＮトランジスタの温度差を抑制させられる。このため、発熱する第１、第２半導体スイッチング素子の近傍にシャント抵抗や第１、第２ＮＰＮトランジスタを配置しても、それによる特性変動を抑制することができる。

請求項６に記載の発明では、第１、第２駆動回路に備えられる第１、第２ＮＰＮトランジスタは、それぞれ、第１、第２半導体スイッチング素子に対して等しい距離に並べられて配置されていることを特徴としている。

このように、第１、第２ＮＰＮトランジスタが第１、第２半導体スイッチング素子から等しい距離に配置されるようにしているため、第１、第２半導体スイッチング素子の熱が第１、第２ＮＰＮトランジスタに対して等しく伝わるようにできる。このため、カレントミラー接続された第１、第２ＮＰＮトランジスタの温度差に起因する特性変動を抑制でき、ペア性が損なわれないようにすることが可能となる。

請求項７に記載の発明では、第１パッドと第２パッドは共通化されたパッド（２４）とされていることを特徴としている。

このように、共通化したパッド（２４）とすることにより、より装置の小型化を図ることが可能となる。

請求項８に記載の発明では、半導体基板には、第１、第２半導体スイッチング素子それぞれを別々に囲むトレンチ分離構造（３１、３２）が形成されていることを特徴としている。

このように、第１、第２半導体スイッチング素子をトレンチ分離構造によって囲み、他の領域から熱的に分離することにより、第１、第２半導体スイッチング素子の周囲に発熱による影響を与えることなどを抑制できる。また、ＰＮ分離と比較してトレンチ分離構造の方が高温時のリーク電流が少なく、発熱する第１、第２半導体スイッチング素子の近傍に配置でき、非アクティブな領域を少なくできる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

本発明の第１実施形態にかかるスクイブ駆動回路１００のブロック構成を示した図である。 図１に示すスクイブ駆動回路１００の具体的な回路構成を示した図である。 図１に示すスクイブ駆動回路１００のレイアウト図である。 本発明の第２実施形態にかかるスクイブ駆動回路１００のブロック構成を示した図である。 図４に示すスクイブ駆動回路１００の具体的な回路構成を示した図である。 本発明の第３実施形態にかかるスクイブ駆動回路１００のレイアウト図である。 本発明の第４実施形態にかかるスクイブ駆動回路１００の回路構成を示した図である。 本発明の第５実施形態にかかるスクイブ駆動回路１００のレイアウトを示した図である。 図８のＡ−Ａ断面図である。 Ｐｃｈ型ＭＯＳトランジスタをハイサイドスイッチとして適用したときのブロック構成を示した図である。 Ｎｃｈ型ＭＯＳトランジスタをハイサイドスイッチとして適用したときのブロック構成を示した図である。 図１０に示すスクイブ駆動回路１００の具体的な回路構成を示した図である。 図１１に示すスクイブ駆動回路１００の具体的な回路構成を示した図である。 図１０および図１１に示すスクイブ駆動回路１００のレイアウト図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

（第１実施形態）
本発明の第１実施形態について説明する。本実施形態では、本発明の一実施形態にかかる定電流制御回路を車両用のエアバックの開制御を行うためのスクイブ駆動回路に適用した場合について説明する。

図１は、本実施形態にかかるスクイブ駆動回路１００のブロック構成を示したものである。本実施形態では、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａをハイサイドスイッチとなる出力用の第１、第２半導体スイッチング素子として適用している。また、図２は、図１の具体的な回路構成を示した図である。なお、図２には、複数ある回路系統のうちスクイブ抵抗１を駆動する回路系統のみを示してあるが、他の回路系統も同様の回路構成とされている。また、図３は、図１に示すスクイブ駆動回路１００のレイアウトを示した図である。以下、これらの図を参照して、本実施形態にかかるスクイブ駆動回路１００について説明する。

図１に示すスクイブ駆動回路１００は、車両各部に配置されたエアバックに対応して備えられたエアバックを開くための爆発を起こさせる第１、第２負荷としてのスクイブ抵抗１、２に流れる電流をシャント抵抗３、４で電圧に変換し、それを第１、第２駆動回路５、６に伝えてＰｃｈ型ＭＯＳトランジスタ７ａ、８ａのゲート電圧をフィードバック制御することで定電流制御を行う回路である。

図１に示されるＰｃｈ型ＭＯＳトランジスタ７ａ、８ａをハイサイドスイッチとなる第１、第２半導体スイッチング素子として適用したスクイブ駆動回路１００では、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａよりもローサイド側にシャント抵抗３、４が配置されている。また、各Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａのドレインが共通化された１つの電源端子９に接続され、第１、第２駆動回路５、６には電源電圧ＶＢを昇圧回路１０にて昇圧した電位が印加されている。そして、各シャント抵抗３、４が出力端子１１、１２を通じてスクイブ抵抗１、２に接続された構造とされている。このような構成により、各シャント抵抗３、４の電圧降下を第１、第２駆動回路５、６に入力することでＰｃｈ型ＭＯＳトランジスタ７ａ、８ａのゲート電位を制御し、スクイブ抵抗１、２に流す電流を制御する。

具体的には、図２に示すように、二つのＮＰＮトランジスタ１３ａ、１４ａがベース同士接続されることでカレントミラー接続され、カレントミラー比が１：ｎとされている。一方のＮＰＮトランジスタ１３ａのエミッタがシャント抵抗３のローサイド側に接続されると共に他方のＮＰＮトランジスタ１４ａのエミッタがシャント抵抗３のハイサイド側に接続されている。また、各ＮＰＮトランジスタ１３ａ、１４ａのコレクタに定電流回路１５、１６が接続されており、各定電流回路１５、１６は昇圧回路１０にて電源電圧ＶＢを昇圧した電圧に基づいて定電流を生成している。そして、ＮＰＮトランジスタ１４ａのコレクタと定電流回路１６との接続点をＰｃｈ型ＭＯＳトランジスタ７ａのゲートに接続させ、Ｐｃｈ型ＭＯＳトランジスタにて構成された駆動トランジスタ１７をオンオフすることにより電源電圧ＶＢがＰｃｈ型ＭＯＳトランジスタ７ａのゲートに印加されるように構成されている。

このように構成されたスクイブ駆動回路１００は、通常時には駆動トランジスタ１７がオンされているため、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａがオフされ、スクイブ抵抗１、２に電流が流れない状態とされている。これが、車両の衝突が検知されるなどによりエアバックを開くタイミングになると、駆動トランジスタ１７がオフされ、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａのゲートに電源電圧ＶＢ−閾値電圧ＶＴより低い電圧が印加される。これにより、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａがオンされ、スクイブ抵抗１、２に電流が流される。

また、昇圧回路１０にて電源電圧ＶＢが所定電圧昇圧された電位が形成されることにより、出力端子１１、１２の電位が電源電圧ＶＢ近傍まで高くなっても定電流回路１５、１６にて定電流が生成され、それがＮＰＮトランジスタ１３ａ、１４ａに供給される。そして、スクイブ抵抗１、２に流される電流がシャント抵抗３、４にて電圧変換され、シャント抵抗３、４での電圧降下分の変動によりＮＰＮトランジスタ１３ａ、１４ａに流れる電流値が変動すると、その変動に応じてＰｃｈ型ＭＯＳトランジスタ７ａ、８ａのゲート電位が制御され、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａのソース−ドレイン間に流れる電流が制御される。これに伴って、ＮＰＮトランジスタ１３ａ、１４ａに流れる電流が変動し、定電流回路１５、１６で生成される定電流が変動することでＮＰＮトランジスタ１３ａ、１４ａに流れる電流の変動分が調整され、バランスが取られる。これにより、スクイブ抵抗１、２に流れる電流が一定値となるように定電流制御が為される。

このように構成されたスクイブ駆動回路１００では、シャント抵抗３、４が出力端子１１、１２に接続された構成とされ、電源端子９は共通化された１つの端子とされている。そして、シャント抵抗３、４を電源端子９とＰｃｈ型ＭＯＳトランジスタ７ａ、８ａの間に配置するのではなく、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａと出力端子１１、１２の間に配置した構成としている。

このため、本実施形態にかかるスクイブ駆動回路１００のレイアウトは、図３に示すように、同一チップ内において、各回路系統のＰｃｈ型ＭＯＳトランジスタ７ａ、８ａが隣り合わせて配置され、これらの間に電源電圧ＶＢが印加されるパッド１８、１９が配置された状態とされている。そして、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａの外側にシャント抵抗３、４およびそれに繋がるパッド２０、２１が配置された状態とされている。また、パッド１８、１９と共通化された１つの電源端子９とがワイヤボンディングなどの配線２２を通じて電気的に接続され、パッド２０、２１と各出力端子１１、１２とがワイヤボンディング等の配線２３を通じて電気的に接続された構成とされている。

このようなレイアウトとすることにより、各パッド１８、１９を共通化した１つの電源端子９に接続できると共に、シャント抵抗３、４をＰｃｈ型ＭＯＳトランジスタ７ａ、８ａの間ではなく、これらの外側に配置することが可能になる。したがって、シャント抵抗３、４がＰｃｈ型ＭＯＳトランジスタ７ａ、８ａの温度上昇に伴って上昇することを抑制することが可能となる。特に、一方の回路系統でＰｃｈ型ＭＯＳトランジスタ７ａ、８ａが駆動されたとしても、他方の回路系統のシャント抵抗３、４に関しては距離が離れた状態となっているため、シャント抵抗３、４の温度上昇を抑制できる。また、電源端子９を共通化した１つの端子にすることが可能となり、端子数の削減を図ることも可能となる。

なお、本実施形態のように、出力端子１１、１２などを通じてＥＳＤサージが入力された場合、それがＮＰＮトランジスタ１３ａ、１４ａのエミッタ受けされることになる。一般的にＮＰＮトランジスタのエミッタ受けは静電破壊に弱いため、エミッタ−ベース間がツェナーブレークすることが懸念される。このため、ＮＰＮトランジスタ１３ａ、１４ａを１チップで構成する場合には、ジャンクション分離ではなくトレンチ分離にて素子形成するのが好ましい。このようにすれば、ＥＳＤサージが入力されたときの誤動作を引き起こし難くできる。

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対してスクイブ駆動回路１００の駆動をＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂにて行うようにしたものである。なお、本実施形態にかかるスクイブ駆動回路１００の基本構造は、第１実施形態のスクイブ駆動回路１００とほぼ同様であるため、異なる部分についてのみ説明する。

図４は、本実施形態にかかるスクイブ駆動回路１００のブロック構成を示したものである。本実施形態では、Ｎｃｈ型ＭＯＳトランジスタ７ｂ、８ｂをハイサイドスイッチとなる出力用の第１、第２半導体スイッチング素子として適用している。また、図５は、図４の具体的な回路構成を示した図である。なお、図４には、複数ある回路系統のうちスクイブ抵抗１を駆動する回路系統のみを示してあるが、他の回路系統も同様の回路構成とされている。また、図４に示すスクイブ駆動回路１００のレイアウトに関しては、上述した図３と同様である。以下、これらの図を参照して、本実施形態にかかるスクイブ駆動回路１００について説明する。

図４に示すスクイブ駆動回路１００は、第１実施形態に対して、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａに代えてＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂを用いていることと、駆動トランジスタ１７もＮｃｈ型ＭＯＳトランジスタにて構成されていることが異なっている。駆動トランジスタ１７がＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂのゲートとＧＮＤ間に接続され、駆動トランジスタ１７のゲート電位を制御することにより、Ｎｃｈ型ＭＯＳトランジスタ７ｂ、８ｂを駆動する。

また、カレントミラー接続されたＮＰＮトランジスタ１３ａ、１４ａのエミッタの接続先が第１実施形態と異なっている。すなわち、ＮＰＮトランジスタ１３ａのエミッタがシャント抵抗３、４のハイサイド側、ＮＰＮトランジスタ１４ａのエミッタがシャント抵抗３、４のローサイド側にそれぞれ接続されている。

このように構成されたスクイブ駆動回路１００は、通常時には駆動トランジスタ１７がオンされているため、Ｎｃｈ型ＭＯＳトランジスタ７ｂ、８ｂがオフされ、スクイブ抵抗１、２に電流が流れない状態とされている。これが、車両の衝突が検知されるなどによりエアバックを開くタイミングになると、駆動トランジスタ１７がオフされ、Ｎｃｈ型ＭＯＳトランジスタ７ｂ、８ｂのゲートに閾値電圧ＶＴ以上の電圧が印加される。これにより、Ｎｃｈ型ＭＯＳトランジスタ７ｂ、８ｂがオンされ、スクイブ抵抗１、２に電流が流される。

また、昇圧回路１０にて電源電圧ＶＢが所定電圧昇圧された電位が形成されることにより、出力端子１１、１２の電位が電源電圧ＶＢ近傍まで高くなっても定電流回路１５、１６にて定電流が生成され、それがＮＰＮトランジスタ１３ａ、１４ａに供給される。そして、スクイブ抵抗１、２に流される電流がシャント抵抗３、４にて電圧変換され、シャント抵抗３、４での電圧降下分の変動によりＮＰＮトランジスタ１３ａ、１４ａに流れる電流値が変動すると、その変動に応じてＮＰＮトランジスタ２９、３０に流れる電流も変動し、それに応じてＮｃｈトランジスタ７ｂ、８ｂのゲート電位が制御され、Ｎｃｈトランジスタ７ｂ、８ｂのソース−ドレイン間に流れる電流が制御される。これにより、スクイブ抵抗１、２に流れる電流が一定値となるように定電流制御が為される。

このように構成されたスクイブ駆動回路１００でも、シャント抵抗３、４が出力端子１１、１２に接続された構成とされ、電源端子９は共通化された１つの端子とされている。そして、シャント抵抗３、４を電源端子９とＰｃｈ型ＭＯＳトランジスタ７ａ、８ａの間に配置するのではなく、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａと出力端子１１、１２の間に配置した構成としている。

したがって、本実施形態にかかるスクイブ駆動回路１００のレイアウトも、上述した図３と同じものとなる。このため、第１実施形態と同様の効果を得ることが可能となる。

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態は、第１、第２実施形態に対して電源端子９に接続されるパッド１８、１９を更に共通化したものである。本実施形態にかかるスクイブ駆動回路１００の構造は、第１、第２実施形態と全く同じであり、レイアウト構造のみ異なっているため、レイアウト構造に関してのみ説明する。

図６は、本実施形態にかかるスクイブ駆動回路１００のレイアウトを示した図である。この図に示されるように、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂと電源端子９との間を電気的に接続させるためのパッド２４がＰｃｈ型ＭＯＳトランジスタ７ａ、８ａもしくはＮｃｈ型ＭＯＳトランジスタ７ｂ、８ｂの間に一列に並べられている。すなわち、Ｐｃｈ型ＭＯＳトランジスタ７ａに繋がるものとＰｃｈ型ＭＯＳトランジスタ８ａに繋がるもの、もしくは、Ｎｃｈ型ＭＯＳトランジスタ７ｂに繋がるものとＮｃｈ型ＭＯＳトランジスタ８ｂに繋がるものを共通化している。このように、共通化したパッド２４とすることにより、より装置の小型化を図ることが可能となる。

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して制限抵抗を備えたものであり、スクイブ駆動回路１００の基本構造に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。

図７は、本実施形態にかかるスクイブ駆動回路１００を示した図である。この図に示されるように、各ＮＰＮトランジスタ１３ａ、１４ａのエミッタとシャント抵抗３、４との間に制限抵抗２５、２６を備えた構成としてある。このような制限抵抗２５、２６を備えることにより、出力端子１１、１２などを通じてＥＳＤサージが入力された場合、制限抵抗２５、２６の影響により、ＥＳＤサージによる電流を低減でき、ＥＳＤサージが入力されたときの誤動作を引き起こし難くできる。

さらに、図示しないが、出力端子１１、１２から入力される電圧の上限値をクランプするようなクランプ回路を備えることも有効である。例えば、各出力端子１１、１２にダイオードを介してＭＯＳトランジスタを接続すると共に、ＭＯＳトランジスタのソース−ベース間にツェナーダイオードを備えた構成にできる。このような構成によれば、ツェナーダイオードに所定電圧が掛かるとＭＯＳトランジスタがオンするため、出力端子１１、１２から入力される電圧の上限値をクランプすることができる。これにより、よりＥＳＤ耐量を向上させることが可能となる。

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第１実施形態に対して具体的な素子分離方法やＮＰＮトランジスタ１３ａ、１４ａの配置等を示したものであり、基本的な回路構成などについては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

図８は、本実施形態にかかるスクイブ駆動回路１００のレイアウトを示した図である。また、図９は、図８のＡ−Ａ断面図である。

本実施形態では、図８に示されるように、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａそれぞれを囲むようにトレンチ分離構造３１、３２が形成されている。

具体的には、図９に示されるように、スクイブ駆動回路１００は、支持基板４１上に埋込酸化膜４２を介して活性層４３が形成されたＳＯＩ（Silicon on insulator）基板４４を半導体基板として用いて形成されている。活性層４３は、例えばｎ型基板を薄型化して構成されており、この活性層４３を貫通して埋込酸化膜４２に達するトレンチ４５内に側壁絶縁膜４６およびＰｏｌｙ−Ｓｉ等の埋込層４７を配置することで、トレンチ分離構造３１が形成されている。

そして、活性層４３の表層部に、互いに分離するようにｐ⁺型ソース領域４８およびｐ⁺型ドレイン領域４９が備えられていると共に、これらｐ⁺型ソース領域４８およびｐ⁺型ドレイン領域４９の間をチャネル領域として、チャネル領域の表面にゲート絶縁膜５０を介してゲート電極５１が形成されることで、Ｐｃｈ型ＭＯＳトランジスタ７ａの素子部が形成されている。この素子部を囲むようにトレンチ分離構造３１が構成されている。なお、トレンチ分離構造３２については断面構造を示していないが、トレンチ分離構造３１と同様の構造とされている。

また、本実施形態では、シャント抵抗３を配線抵抗によって構成しているが、その配線抵抗の下にＮＰＮトランジスタ１３ａ、１４ａが配置されるようにしている。

例えば、図９に示されるように、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａでは、層間絶縁膜５２に形成したコンタクトホールを通じてソース電極５３がｐ⁺型ソース領域４８と電気的に接続されると共に、ドレイン電極５４がｐ⁺型ドレイン領域４９と電気的に接続され、さらに、層間絶縁膜５５を介して配線パターン５６が形成されている。この配線パターン５６のうち、ソース電極５３と電気的に接続されたものがソース配線５６ａ、ドレイン電極５４と電気的に接続されたものがドレイン配線５６ｂとされ、それらに隣接するようにシャント抵抗３となる配線抵抗５６ｃやドレイン配線５６ｂとパッド１８とを繋ぐ配線部５６ｄとされている。そして、配線抵抗５６ｃにて構成されるシャント抵抗３の下にＮＰＮトランジスタ１３ａ、１４ａが配置されている。

なお、図９では、ＮＰＮトランジスタ７ａのうちのｐ型ベース領域５７と、その内側に形成されたｎ⁺型エミッタ領域５８のみを記載してあるが、紙面垂直方向において、ｎ⁺型コレクタ領域等も形成されている。また、図９では、シャント抵抗４が備えられる回路系統については図示されていないが、シャント抵抗４の下にも、その回路系統に備えられるＮＰＮトランジスタが配置されている。

さらに、本実施形態では、ＮＰＮトランジスタ１３ａ、１４ａを隣り合わせて配置すると共に、これらの配列方向が発熱するＰｃｈ型ＭＯＳトランジスタ７ａと平行となるようにしている。つまり、ＮＰＮトランジスタ１３ａ、１４ａがＰｃｈ型ＭＯＳトランジスタ７ａから等しい距離に配置されるようにしている。

以上のような構造により、本実施形態のスクイブ駆動回路１００が構成されている。このように、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａをトレンチ分離構造３１、３２によって囲んだ構造としているため、ＰＮ分離等と比較して、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａで発した熱が他の回路系統を含めたその周囲の領域に伝わり難くすることが可能になると共に、逆に他の回路系統を含めたその周囲の領域の熱がＰｃｈ型ＭＯＳトランジスタ７ａ、８ａに伝わり難くすることも可能となる。

すなわち、スクイブ駆動回路１００が駆動される際には、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａで最も熱が発生し易いが、その熱が周囲に伝わると、例えばＮＰＮトランジスタ１３ａ、１４ａの作動に影響を与えるなどの不具合が発生する可能性がある。また、逆に、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａが他の回路系統の熱の影響を受けると、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａ自身の作動にも影響する可能性がある。このため、Ｐｃｈ型ＭＯＳトランジスタ７ａ、８ａをトレンチ分離構造３１、３２によって囲み、他の領域から熱的に分離することにより、それらの不具合が発生することを抑制できる。また、ＰＮ分離と比較してトレンチ分離構造３１、３２の方が高温時のリーク電流が少なくできる。

また、シャント抵抗３の下にＮＰＮトランジスタ１３ａ、１４ａを配置しているため、発熱する第１、第２半導体スイッチング素子からの距離がほぼ等しく、シャント抵抗と第１、第２ＮＰＮトランジスタの温度差を抑制させられる。また、シャント抵抗３は、アルミニウムなどの金属からなる配線抵抗５６ｃにて構成されるため熱伝導が良いが、それと比較すると拡散層にて構成されるＮＰＮトランジスタ１３ａ、１４ａは熱伝導が悪い。このため、熱伝導が良いシャント抵抗３の下にＮＰＮトランジスタ１３ａ、１４ａを配置することで、シャント抵抗３の熱をＮＰＮトランジスタ１３ａ、１４ａに伝えることができ、これらの間の温度差を小さくすることも可能となる。このため、発熱するＰｃｈ型ＭＯＳトランジスタ７ａ、８ａの近傍にシャント抵抗３やＮＰＮトランジスタ１３ａ、１４ａを配置しても、それによる特性変動を抑制することができる。特に、上述したようなトレンチ分離構造３１、３２を採用することにより、熱伝導を低下させることができるため、近傍に近づければ近づけるほど、上記効果を得ることができる。

また、ＮＰＮトランジスタ１３ａ、１４ａがＰｃｈ型ＭＯＳトランジスタ７ａから等しい距離に配置されるようにしているため、Ｐｃｈ型ＭＯＳトランジスタ７ａの熱がＮＰＮトランジスタ１３ａ、１４ａに対して等しく伝わるようにできる。このため、カレントミラー接続されたＮＰＮトランジスタ１３ａ、１４ａの温度差に起因する特性変動を抑制でき、ペア性が損なわれないようにすることが可能となる。

なお、本実施形態形態では、分離構造としてトレンチ分離構造３１、３２を採用したり、シャント抵抗３、４の下にＮＰＮトランジスタ１３ａ、１４ａを配置したり、ＮＰＮトランジスタ１３ａ、１４ａがＰｃｈ型ＭＯＳトランジスタ７ａから等しい距離となるように配置したりする構造を示したが、これらすべてを適用する必要はなく、個々に適用すれば、それぞれの構造に対する効果を得ることができる。

（他の実施形態）
上記各実施形態では、シャント抵抗３、４を抵抗素子として図示してあるが、シャント抵抗３、４は、単にパターン配線の配線抵抗にて構成することもできる。

また、上記実施形態では、スクイブ抵抗１、２のローサイド側がＧＮＤ接続されている例を示したが、直接ＧＮＤ接続するのではなく、もう一つ半導体スイッチング素子、例えばＭＯＳトランジスタを介して接続するような構造としても良い。その場合、半導体スイッチング素子は、通常時はオフされ、スクイブ抵抗１、２に電流を流す時には常時オンされることになる。

また上記第１、第２実施形態では、図１、図４に示すスクイブ駆動回路１００内の第１、第２駆動回路５、６の一例として、図２、図５に示す回路構成を示したが、これらは単なる一例を示したものであり、これらに限るものではない。例えば、図５では、駆動トランジスタ１７がＧＮＤ接続されている例を挙げたが、出力端子１１に接続されるようにしても良い。

なお、上記各実施形態では、スクイブ抵抗１、２が２つ備えられる場合を例に挙げて説明したが、２つに限るものではなく、それ以上の数であっても良い。その場合、少なくとも２つの回路系統において電源端子の共通化を行えれば良い。また、シャント抵抗３、４を内蔵した定電流制御回路として、定電流供給先である負荷がスクイブ抵抗１、２であるスクイブ駆動回路１００を例に挙げて説明したが、その他の回路で負荷に流す定電流をシャント抵抗にて検出して制御するような定電流制御回路であっても構わない。

さらに、上記第５実施形態では、第１実施形態の構造に対して、分離構造としてトレンチ分離構造３１、３２を採用したり、シャント抵抗３、４の下にＮＰＮトランジスタ１３ａ、１４ａを配置したり、ＮＰＮトランジスタ１３ａ、１４ａがＰｃｈ型ＭＯＳトランジスタ７ａから等しい距離となるように配置したりした。しかしながら、これらは単なる一例であり、第２〜第４実施形態の構造に対して、同様の構造を適用することもできる。

１、２ スクイブ抵抗
３、４ シャント抵抗
５、６ 第１、第２駆動回路
７ａ、８ａ Ｐｃｈ型ＭＯＳトランジスタ
７ｂ、８ｂ Ｎｃｈ型ＭＯＳトランジスタ
９ 電源端子
１０ 昇圧回路
１１、１２ 出力端子
１３ａ、１４ａ ＮＰＮトランジスタ
１５、１６ 定電流回路
１７ 駆動トランジスタ
１８〜２１、２４ パッド
２５、２６ 制限抵抗
３１、３２ トレンチ分離構造
４４ ＳＯＩ基板
５６ｃ 配線抵抗
１００ スクイブ駆動回路

Claims (8)

1. 電源電圧（ＶＢ）が印加される電源端子（９）と、
   前記電源端子（９）に接続され、第１、第２負荷（１、２）それぞれに対して前記電源電圧（ＶＢ）に基づいて流す定電流の制御を行う出力用の第１、第２半導体スイッチング素子（７ａ、７ｂ、８ａ、８ｂ）と、
   前記第１、第２負荷（１、２）それぞれに接続される第１、第２出力端子（１１、１２）と、
   前記第１負荷（１）と前記第１半導体スイッチング素子（７ａ、７ｂ）との間に配置され、前記第１負荷（１）に流される前記定電流を検出する第１シャント抵抗（３）と、
   前記第２負荷（２）と前記第２半導体スイッチング素子（８ａ、８ｂ）との間に配置され、前記第２負荷（２）に流される前記定電流を検出する第２シャント抵抗（４）と、
   前記電源電圧（ＶＢ）を所定電圧昇圧する昇圧回路（１０）と、
   前記昇圧回路（１０）にて昇圧された電圧に基づいて駆動されると共に、前記第１シャント抵抗（３）で検出される前記定電流に基づいて前記第１半導体スイッチング素子（７ａ、７ｂ）を制御する第１駆動回路（５）と、
   前記昇圧回路（１０）にて昇圧された電圧に基づいて駆動されると共に、前記第２シャント抵抗（４）で検出される前記定電流に基づいて前記第２半導体スイッチング素子（８ａ、８ｂ）を制御する第２駆動回路（６）と、
   前記第１半導体スイッチング素子（７ａ、７ｂ）に電気的に接続される第１パッド（１８、２４）と、
   前記第２半導体スイッチング素子（８ａ、８ｂ）に電気的に接続される第２パッド（１９、２４）と、を備え、
   前記第１半導体スイッチング素子（７ａ、７ｂ）と前記第２半導体スイッチング素子（８ａ、８ｂ）とは同一チップ内において隣り合わせに配置されており、前記第１パッド（１８、２４）および前記第２パッド（１９、２４）は、前記第１半導体スイッチング素子（７ａ、７ｂ）と前記第２半導体スイッチング素子（８ａ、８ｂ）の間に備えられていると共に、これら第１、第２パッド（１８、１９、２４）が共通する１つの前記電源端子（９）に電気的に接続され、前記第１、第２シャント抵抗（３、４）が前記第１半導体スイッチング素子（７ａ、７ｂ）と前記第２半導体スイッチング素子（８ａ、８ｂ）の外側に配置されていることを特徴とする定電流制御回路。
2. 前記第１、第２半導体スイッチング素子は、Ｐｃｈ型ＭＯＳトランジスタ（７ａ、８ａ）であり、
   前記第１、第２駆動回路（５、６）は共に、
   前記昇圧回路（１０）にて昇圧された電圧に基づいて定電流を生成する第１、第２定電流回路（１５、１６）と、
   前記第１定電流回路（１５）に対してコレクタおよびベースが接続された第１ＮＰＮトランジスタ（１３ａ）と、
   前記第２定電流回路（１６）に対してコレクタが接続され、かつ、前記第１ＮＰＮトランジスタ（１３ａ）と互いのベース同士が接続されることでカレントミラー接続された第２ＮＰＮトランジスタ（１４ａ）と、
   前記第１、第２半導体スイッチング素子を構成する前記Ｐｃｈ型ＭＯＳトランジスタ（７ａ、８ａ）のゲート電圧を制御する駆動トランジスタ（１７）と、を有し、
   前記第２定電流回路（１６）と前記第２ＮＰＮトランジスタ（１４ａ）のコレクタとの接続点が前記第１、第２半導体スイッチング素子を構成する前記Ｐｃｈ型ＭＯＳトランジスタ（７ａ、８ａ）のゲートに接続され、
   前記第１ＮＰＮトランジスタ（１３ａ）のエミッタが前記第１、第２シャント抵抗（３、４）のローサイド側に接続されていると共に、前記第２ＮＰＮトランジスタ（１４ａ）のエミッタが前記第１、第２シャント抵抗（３、４）のハイサイド側に接続されていることを特徴とする請求項１に記載の定電流制御回路。
3. 前記第１、第２半導体スイッチング素子は、Ｎｃｈ型ＭＯＳトランジスタ（７ｂ、８ｂ）であり、
   前記第１、第２駆動回路（５、６）は共に、
   前記昇圧回路（１０）にて昇圧された電圧に基づいて定電流を生成する第１、第２定電流回路（１５、１６）と、
   前記第１定電流回路（１５）に対してコレクタおよびベースが接続された第１ＮＰＮトランジスタ（１３ａ）と、
   前記第２定電流回路（１６）に対してコレクタが接続され、かつ、前記第１ＮＰＮトランジスタ（１３ａ）と互いのベース同士が接続されることでカレントミラー接続された第２ＮＰＮトランジスタ（１４ａ）と、
   前記第１、第２半導体スイッチング素子を構成する前記Ｎｃｈ型ＭＯＳトランジスタ（７ｂ、８ｂ）のゲート電圧を制御する駆動トランジスタ（１７）と、を有し、
   前記第２定電流回路（１６）と前記第２ＮＰＮトランジスタ（１４ａ）のコレクタとの接続点が前記第１、第２半導体スイッチング素子を構成する前記Ｎｃｈ型ＭＯＳトランジスタ（７ｂ、８ｂ）のゲートに接続され、
   前記第１ＮＰＮトランジスタ（１３ａ）のエミッタが前記第１、第２シャント抵抗（３、４）のハイサイド側に接続されていると共に、前記第２ＮＰＮトランジスタ（１４ａ）のエミッタが前記第１、第２シャント抵抗（３、４）のローサイド側に接続されていることを特徴とする請求項１に記載の定電流制御回路。
4. 前記第１、第２シャント抵抗（３、４）と前記第１、第２ＮＰＮトランジスタ（１３ａ、１４ａ）の間には、それぞれ、前記第１、第２ＮＰＮトランジスタ（１３ａ、１４ａ）に流れ込む電流を制限する制限抵抗（２５、２６）が備えられていることを特徴とする請求項２または３に記載の定電流制御回路。
5. 半導体基板（４４）を有し、
   前記第１、第２半導体スイッチング素子および第１、第２駆動回路が前記半導体基板に形成されていると共に、前記第１、第２シャント抵抗が前記半導体基板上に形成されており、前記第１、第２シャント抵抗が配線抵抗（５６ｃ）にて構成され、
   前記第１、第２駆動回路に備えられる第１、第２ＮＰＮトランジスタは、前記第１、第２シャント抵抗の下に配置されていることを特徴とする請求項２ないし４のいずれか１つに記載の定電流制御回路。
6. 半導体基板（４４）を有し、
   前記第１、第２半導体スイッチング素子および第１、第２駆動回路が前記半導体基板に形成されていると共に、前記第１、第２シャント抵抗が前記半導体基板上に形成されており、前記第１、第２シャント抵抗が配線抵抗（５６ｃ）にて構成され、
   前記第１、第２駆動回路に備えられる第１、第２ＮＰＮトランジスタは、それぞれ、前記第１、第２半導体スイッチング素子に対して等しい距離に並べられて配置されていることを特徴とする請求項２ないし５のいずれか１つに記載の定電流制御回路。
7. 前記第１パッドと前記第２パッドは共通化されたパッド（２４）とされていることを特徴とする請求項１ないし４のいずれか１つに記載の定電流制御回路。
8. 半導体基板（４４）を有し、
   前記第１、第２半導体スイッチング素子および第１、第２駆動回路が前記半導体基板に形成されていると共に、前記第１、第２シャント抵抗が前記半導体基板上に形成されており、
   前記半導体基板には、前記第１、第２半導体スイッチング素子それぞれを別々に囲むトレンチ分離構造（３１、３２）が形成されていることを特徴とする請求項１ないし７のいずれか１つに記載の定電流制御回路。

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