JP2000217347A - 電流制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 電流制御回路ごとにオフセットキャンセルを
行うための０点保持レジスタといった回路要素が追加さ
れた場合、配線を増加することなく、半導体チップ面積
の増大を防ぐことによって、コストダウンを図ること。 【解決手段】 各オペアンプの差動入力トランジスタ対
（６０と６１、６２と６３、６４と６５）及び前記差動
入力トランジスタの負荷トランジスタ対（６６と６７、
６８と６９、７０と７１）を、配置関係を揃え直近に配
置し、各オペアンプの入力オフセット電圧の方向、絶対
値を同じとし、さらに各電流センス回路の他の構成要素
も直近に配置し、これらの周囲に熱分離帯７５を配置
し、各電流センス回路内の温度勾配を少なくして、各電
流制御回路にそれぞれ必要だった０点保持レジスタを共
用する構成とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路に関
し、特に負荷に流れる電流を制御する電流制御回路に関
する。

【０００２】

【従来の技術】図４に、電流回路の具体的な適用例を示
す。これは動作指令に応じて三つのインダクタンスを駆
動するシステムである。ここでは三つのインダクタンス
によって構成される負荷を三層モータとし、以下説明す
る。

【０００３】まず、本システムの構成について説明す
る。

【０００４】本システムは、全体制御回路１００と、電
流制御回路１０１、１０５、１０９と、負荷インダクタ
ンス１０２、１０６、１１０から構成される負荷１１４
と、出力ＭＯＳトランジスタ１０３、１０７、１１１
と、電流センス抵抗１０４、１０８、１１２とから構成
される。

【０００５】例えばある動作指令が全体制御回路１００
に入力されると、動作指令に応じた各負荷インダクタン
スの電流指令値が全体制御回路１００で計算され、各電
流制御回路に与えられる。その値に応じて各電流制御回
路が各負荷インダクタンスに流れる電流値をコントロー
ルし、負荷であるモータが所望の動作をする。

【０００６】このような負荷に流れる電流値をコントロ
ールする電流制御回路の一例を図５に示す。この回路は
電流指令値に応じて、出力ＭＯＳトランジスタをＰＷＭ
駆動し、更に実際流れている電流を電流センス抵抗を用
いて検出し、フィードバック制御を行う回路である。ま
ず本回路の構成を説明する。電流制御回路１０１はオペ
アンプ１２５及び抵抗１２４、１２６、１２７、１２８
と、基準電圧１２３からなる差動増幅回路と、演算回路
１２０と、ＰＷＭ駆動回路１２１と、ＡＤコンバータ１
２２と、から構成されている。

【０００７】次に図６及び図７を用いて回路の動作を説
明する。ここで電流指令値はデジタル値とし、オペアン
プ１２５の＋ＩＮ端子には抵抗１２４を介してある基準
電圧１２３が入力されるものとする。負荷インダクタン
ス１３１に流れる実電流は、電流センス抵抗１３３の両
端に発生する電圧として検出され、差動増幅回路で増幅
された後、ＡＤコンバータ１２２でデジタル値に変換さ
れる。また演算回路１２０は電流指令値と負荷に流れて
いる実電流値を比較演算して、その結果をＰＷＭ駆動回
路１２１に渡し、出力ＭＯＳトランジスタ１３２をＰＷ
Ｍ駆動する。

【０００８】例えばシステム全体がリセットされ、ある
電流指令値が電流制御回路１０１に入力されたとする。
ＰＷＭ駆動回路１２１はあらかじめ設定されたＰＷＭｄ
ｕｔｙ（図６中、ＰＷＭ出力１）で出力ＭＯＳトランジ
スタ１３２をオンすると、負荷インダクタンスに電流が
流れ、その実電流に相当する電圧がＡＤコンバータに入
力され、あるＡＤ変換時間の後、実電流のデジタル値が
演算回路１２０に入力される。ここで目標値である電流
指令値と実電流値が比較され、次のＰＷＭｄｕｔｙを計
算し、この結果に応じて次のＰＷＭ出力が決まる。以上
のサイクルを繰り返すことにより、負荷インダクタンス
の実電流値は、電流指令値になるようにフィードバック
制御される。

【０００９】本回路において重要なことは、電流指令値
に対し実電流値をいかに近づけるかという点である。そ
の制御精度を決める大きな要因として、実電流の検知精
度が上げられる。更に量産を考慮すれば、各回路要素の
製造ばらつきを考慮しなければならない。特に本回路を
半導体チップ内に作製した場合、回路要素の中でオペア
ンプの入力オフセットバラツキは実電流の検知バラツキ
に直結し、その影響は非常に大きい。なぜなら電流セン
ス抵抗は本来負荷の駆動に何ら関係ないものであり、そ
の抵抗値は出来るだけ低く設定される。その結果、電流
センス抵抗の両端電圧は小さくなるので、差動増幅回路
のゲインを大きくすることとなり、入力オフセットの影
響はゲイン倍されてでてきてしまう。量産を考慮した場
合、この入力オフセットの影響は半導体チップの歩留ま
りすなわちコストに直結するため、これを減らすことが
重要なポイントとなる。

【００１０】図７に一般的なＣＭＯＳオペアンプの回路
例を示す。ＣＭＯＳオペアンプはＰｃｈ−ＭＯＳ−Ｔｒ
１４１と抵抗１５０による電流源と、 Ｐｃｈ−ＭＯＳ
−Ｔｒ１４２、１４６、１４７とＮｃｈ−ＭＯＳ−Ｔｒ
１５１、１５２による差動入力手段と、Ｐｃｈ−ＭＯＳ
−Ｔｒ１４３とＮｃｈ−ＭＯＳＴｒ１５３による出力段
とで構成される。オフセットのもっとも大きな発生要因
は差動入力手段のトランジスタ対（例えばＭ１対Ｍ２、
Ｍ３対Ｍ４）の特性の相対バラツキによるものである。

【００１１】このオフセットは製造上発生するものであ
り、ゼロにすることは困難である。この影響を減らすた
めの具体的な回路構成として、図８に示すような回路が
ある。この回路は動作開始時つまり負荷に電流が流され
ていないときのオペアンプ出力の値（オフセット分）を
専用レジスタに保管しておき、実際の演算の際にこの分
を差し引いて計算する回路である。

【００１２】まず回路構成を説明する。本回路は第１セ
レクタ１６０と、第２セレクタ１６１と、０点保持レジ
スタ１６６と、ＡＤコンバータ１６５と、オペアンプ１
６９及び抵抗１６８、１７０、１７１、１７２からなる
差動増幅回路とから構成される。

【００１３】次に図９を用いて回路の動作を説明する。
ここで各回路要素の動作は図９に示した動作シ−ケンス
で動くものとする。例えばシステム全体がリセットさ
れ、ある電流指令値がこの電流制御回路に入力されたと
する。まずシーケンス１では、ＰＷＭ駆動回路１６３は
オフ信号を出力する。このときＡＤコンバータ１６６の
スタート信号が出て、電流ゼロの状態のＡＤ変換を行
う。電流がゼロなので差動増幅回路は、電流ゼロに相当
する電圧を出力するはずが、オペアンプのオフセットが
あるため、オフセット分がゲイン倍された電圧が加わっ
たある電圧になる。この値をＡＤ変換し、０点保持レジ
スタに保持する。

【００１４】次のシーケンス（シーケンス２）では、図
５の回路と同様にあらかじめ設定されたＰＷＭｄｕｔｙ
で出力するＭＯＳトランジスタ１７６をオンし、またこ
のシーケンス２でのＡＤ変換がスタートする。ＡＤ変換
が終了したら、第１セレクタ１６０と第２セレクタ１６
１を切り替えて、このＡＤ変換値と０点保持レジスタの
値を演算回路１６２にて計算し、オペアンプ１６９のオ
フセット分をキャンセルした実電流値を補正値保持レジ
スタ１６４に保持する。そして第１セレクタ１６０と第
２セレクタ１６１を切り替えて、電流指令値とオフセッ
ト分をキャンセルした実電流値を比較し、次のシーケン
ス（シーケンス３）のＰＷＭｄｕｔｙを決定する。こう
した動作を行うことにより、製造バラツキに起因するオ
ペアンプ１６９のオフセットにより影響をキャンセルし
た動作が可能となる。

【００１５】

【発明が解決しようとする課題】前記図８に示した回路
では、以下のような問題点を生じていた。

【００１６】当然の事ながら、各電流制御回路ごとにオ
フセットキャンセルを行うための０点保持レジスタとい
った回路要素が追加され、更に配線も増加するため、半
導体チップ面積の増大すなわちコストアップにつながっ
ていた。特に図４のように電流制御回路を複数用いた場
合、その影響は当然大きくなる。

【００１７】

【課題を解決するための手段】請求項１に記載の発明に
おいては、動作指令に基づいて電流指令値を出力する制
御回路と、前記制御回路からの電流指令値に基づいて、
第１の負荷を制御する第１電流制御回路と、前記制御回
路からの電流指令値に基づいて、第２の負荷を制御する
第２電流制御回路と、を備え、前記第２電流制御回路
は、少なくとも一つ以上設けられ、前記第１電流制御回
路は、前記第１の負荷を駆動させる第１の負荷駆動回路
と、前記第１の負荷に流れる実電流値を検出する第１の
負荷電流検出手段と、この第１の負荷電流検出手段で検
出された実電流値を増幅する第１のオペアンプを有する
第１の増幅回路と、この第１の増幅回路に基づいて、前
記第１のオペアンプのオフセットを検出するオフセット
検出手段と、このオフセット検出手段で検出されたオフ
セットを記憶するオフセット記憶手段と、前記第１の増
幅回路からの実電流値、及び前記制御回路からの電流指
令値、及び前記オフセット記憶手段に記憶されたオフセ
ットとに基づいて、補正値を演算し、前記第１の負荷駆
動回路へと補正値を出力する第１の演算回路と、を備
え、前記第２電流制御回路は、前記第２の負荷を駆動さ
せる第２の負荷駆動回路と、前記第２の負荷に流れる実
電流値を検出する第２の負荷電流検出手段と、この第２
の負荷電流検出手段で検出された実電流値を増幅する第
２のオペアンプを有する第２の増幅回路と、前記第２の
増幅回路からの実電流値、及び前記制御回路からの電流
指令値、及び前記第１電流制御回路に備えられたオフセ
ット記憶手段に記憶されたオフセットとに基づいて、前
記補正値を演算し、前記第２の負荷駆動回路へと補正値
を出力する第２の演算回路と、を備え、前記第１増幅回
路は、正入力側である第１トランジスタ及び負入力側で
ある第２トランジスタから構成される差動入力対と、前
記第１トランジスタの負荷である第１トランジスタ負荷
及び前記第２トランジスタの負荷である第２トランジス
タ負荷から構成される負荷対とを有し、前記第２増幅回
路は、正入力側である第３トランジスタ及び負入力側で
ある第４トランジスタから構成される差動入力対と、前
記第３トランジスタの負荷である第３トランジスタ負荷
及び前記第４トランジスタの負荷である第４トランジス
タ負荷から構成される負荷対とを有し、前記第１から第
４のトランジスタは、前記第１及び第２の増幅回路の各
入力オフセットが略等しくなるように、半導体基板の電
気的特性がリニアに変化すると近似できる距離内に配置
すると共に、前記第１から第４のトランジスタ負荷は、
半導体基板の電気的特性がリニアに変化すると近似でき
る距離内に配置され、前記第１及び第２演算増幅回路は
同一の半導体基板上で、熱分離されて形成される構成と
した。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。 （実施の形態１）図１は、本発明の実施の形態１によ
る、電流制御回路部を用いた三層モータ制御システムの
例である。まず回路構成を説明する。大まかな構成は図
８に示したオフセットキャンセル機能付きの電流制御回
路を三つ並べた構成となっているが、本例では０点保持
レジスタを一個としている点が異なる。まず回路構成を
説明する。

【００１９】本回路は全体制御回路５８と、第１セレク
タ２と、第２セレクタ３と、演算回路４と、ＰＷＭ駆動
回路５と、補正値保持レジスタ６と、０点保持レジスタ
７と、ＡＤコンバータ８と、第１オペアンプ１１及び抵
抗１０、１２、１３、１４と、基準電圧９からなる電流
制御回路１と、第１セレクタ２２と、第２セレクタ２３
と、演算回路２４と、ＰＷＭ駆動回路２５と、補正値保
持レジスタ２６と、ＡＤコンバータ２７と、第２オペア
ンプ３０及び抵抗２９、３１、３２、３３と、基準電圧
２８からなる電流制御回路２１と、第１セレクタ４２
と、第２セレクタ４３と、演算回路４４と、ＰＷＭ駆動
回路４５と、補正値保持レジスタ４６と、ＡＤコンバー
タ４７と、第３オペアンプ５０及び抵抗４９、５１、５
２、５３と、基準電圧４８からなる電流制御回路４１
と、負荷インダクタンス１６、３５、５５と出力ＭＯＳ
トランジスタ１７、３６、５６と、電流センス抵抗１
８、３７、５７と、電源線１５、３４、５４から構成さ
れる。

【００２０】本例では、０点保持レジスタ７を三つの電
流制御回路１、２１、４１で兼用するために、各電流セ
ンス回路（オペアンプ＋抵抗による差動増幅回路）内の
各オペアンプの差動入力部のトランジスタ対（入力トラ
ンジスタ及び負荷トランジスタ）を図２に示すような配
置とし、製造バラツキに起因する各オペアンプの入力オ
フセット電圧の発生方向と絶対値を揃えた。更に電流セ
ンス回路周囲の温度上昇による電流センス回路内部の温
度勾配を減らすため、電流センス回路部の周囲に熱分離
帯を配置した。なお図２中のオペアンプ回路部には、前
述したオペアンプ差動入力部以外のオペアンプ構成要素
と抵抗（例えば図１０中の抵抗１０、１２、１３、１
４）が含まれる。

【００２１】次に図１に示した回路の動作を説明する。
ここで各回路要素の動作は、従来技術と同様に図９に示
した動作シーケンスで動く場合を例として説明する。こ
の図９では例えばシステム全体がリセットされ、ある動
作指令が全体制御回路５８に入力され、電流指令値がそ
れぞれの指令タイミングによって電流制御回路１、２
１、４１に入力された場合の説明を行う。

【００２２】電流制御回路１について説明を行うと、ま
ずシーケンス１では、ＰＷＭ駆動回路５はオフ信号を出
力する。このときＡＤコンバータ８からスタート信号が
出力され、リセット状態（電流ゼロ）のＡＤ変換を行
う。リセット状態、即ち電流がゼロであるので、差動増
幅回路２０１は電流ゼロに相当する電圧を出力するはず
であるが、オペアンプ１１のオフセットが生じているた
めに、このオフセット分がゲイン倍された電圧が加わっ
た電圧となる。この電圧がＡＤコンバータ８によってＡ
Ｄ変換され、このＡＤ変換された変換値が０点保持レジ
スタ７に保持される。次のシーケンス２では、あらかじ
め設定されたＰＷＭｄｕｔｙで出力ＭＯＳトランジスタ
１７をオンして、差動増幅回路２０１からの出力電圧値
をＡＤコンバータ８にてＡＤ変換を行う。このＡＤ変換
が終了すると、第１セレクタ２と第２セレクタ３を切り
替えて、０点保持レジスタ７に保持された電流ゼロ点の
ＡＤ変換値と、シーケンス２において変換されたＡＤ変
換値とを、演算回路４にて比較・演算し、電流ゼロ時の
オフセット分をキャンセルした値（電流値）を補正値保
持レジスタ６へと保持する。次に切り替えを行った第１
セレクタ２と第２セレクタ３を再度切り替えて元に戻
し、全体制御回路５８からの電流指令値と、補正値保持
レジスタ６に保持した電流値とを比較し、次のシーケン
ス３で出力するＰＷＭｄｕｔｙを決定する。

【００２３】次に電流制御回路２１、４１について説明
を行う。システムリセット時（シーケンス１）に、電流
制御回路１によって０点保持レジスタ７に保持された電
流ゼロ値のオペアンプのオフセット分が、電流制御回路
１から入力される。次のシーケンス２では、あらかじめ
設定されたＰＷＭｄｕｔｙで出力ＭＯＳトランジスタ３
６，５６をオンして、差動増幅回路２０２，２０３から
の出力電圧値をＡＤコンバータ２７，４７にてＡＤ変換
を行う。以下の動作は、電流制御回路１の動作と同様で
ある。

【００２４】即ち、電流制御回路２１、４１では自分自
身でオペアンプのオフセット分を演算せずに、電流制御
回路１が演算したオフセット分を利用するようにしてい
る。

【００２５】次に、各オペアンプの入力オフセット電圧
の発生方向とその絶対値の規定について説明する。半導
体ウェハ上に例えばＭＯＳトランジスタを形成すると、
製造バラツキに起因したしきい値電圧のバラツキが発生
する。ここで挙げた製造バラツキとは半導体ウェハ上の
不純物濃度や酸化膜厚等のバラツキである。オペアンプ
の入力オフセット電圧は、差動入力部の入力トランジス
タ対（第１オペアンプ＋入力Ｔｒ６０と第１オペアンプ
−入力Ｔｒ６１）の間のしきい値電圧の差によって発生
する。また差動入力部の負荷トランジスタ対（第１オペ
アンプ＋入力側負荷Ｔｒ６６と第１オペアンプ−入力側
負荷Ｔｒ６７）についても、同様にしきい値電圧の差が
オペアンプの入力オフセット電圧の原因となる。

【００２６】通常、半導体ウェハ上の不純物濃度は二次
元的に緩やかに変化しており、その変化の度合いは、差
動入力部のトランジスタのサイズに比べて遙かに小さ
い。従って差動入力部のトランジスタから見ると不純物
濃度はリニアに変化しているといえる。また酸化膜のバ
ラツキについても同様のことがいえる。例えば第１オペ
アンプ＋入力Ｔｒ６０のしきい値電圧が、第１オペアン
プ−入力Ｔｒ６１よりＶａ高くなっていたとすると、第
２オペアンプ＋入力Ｔｒ６２のしきい値電圧は第２オペ
アンプ−入力Ｔｒ６３よりＶａ高くなると推定される。
これは半導体ウェハ上の不純物濃度当が、狭い範囲に限
って考えればリニアに変化すると考えられるからであ
る。同様に第１オペアンプ＋入力側負荷Ｔｒ６６のしき
い値電圧が、第１オペアンプ−入力側負荷Ｔｒ６７より
Ｖａ高くなっていたとすると、第２オペアンプ＋入力側
負荷Ｔｒ６８のしきい値電圧は第１オペアンプ＋入力側
負荷Ｔｒ６９よりＶａ高くなると推定される。従って、
図２のように配置すれば第１オペアンプと第２オペアン
プと第３オペアンプの入力オフセット電圧の発生方向と
その絶対値はほぼ同じとなる。つまり各オペアンプの入
力オフセット電圧のサンプリングは一カ所で行えばよい
ことになる。

【００２７】更に電流センス回路の周囲に熱分離帯を配
置したことについて説明する。電流センス回路のゲイン
は図１０内に示された各抵抗の比で決まり、半導体回路
においては正確に実現することが可能である。しかしな
がら、何らかの理由で本回路に温度勾配があったとする
と（半導体チップ内部の発熱、半導体チップを実装して
いる部位からの熱伝導等）抵抗は一般的に温度依存性を
持つため、比を決めている抵抗間で温度勾配があると本
来の抵抗比が実現されず、ゲイン値にずれが生じ、正確
な０点保持が行えない。また。オペアンプの差動入力部
のトランジスタのしきい値についても温度依存性がある
ため、これら各電流センス回路部内では温度勾配は極力
少なくする必要がある。そこで熱伝導率の悪い材料（例
えば酸化シリコン等）を熱分離帯として、熱分離したい
部位を囲む構造とした。なお図３に半導体チップ全体内
で図２に示した部位を配置したイメージ図を示す。

【００２８】以上説明してきたように、本発明では各電
流制御回路でそれぞれ必要だった０点保持レジスタを共
用するために、各電流センス回路の各オペアンプの差動
入力トランジスタ対及び、前記差動入力トランジスタの
負荷トランジスタ対を、配置関係を揃え直近に配置し、
これによって各オペアンプの入力オフセット電圧の方
向、絶対値を同じとした。更に各電流センス回路の構成
要素も直近に配置し、これらの周囲に熱分離帯を配置
し、各電流センス回路内の温度勾配を少なくする構成と
している。よって入力オフセット電圧のサンプリングは
一カ所で行えばよいことになり、従来技術では各電流制
御回路にそれぞれ必要だった０点保持レジスタが一つで
済み、半導体チップ面積の減少並びにコストダウンが可
能という効果が得られる。

【００２９】

【発明の効果】本発明によれば、従来技術では各電流制
御回路にそれぞれ必要だった０点保持レジスタが一つで
済み、半導体チップ面積の減少並びにコストダウンが可
能という効果が得られる。

【図面の簡単な説明】

【図１】実施の形態１である電流制御回路を複数用いた
システム図を示す。

【図２】実施の形態１である電流制御回路の電流センス
回路部分のレイアウトパターン図を示す。

【図３】実施の形態１である電流制御回路のレイアウト
パターン図を示す。

【図４】従来の電流制御回路を複数用いたシステム図を
示す。

【図５】従来の電流制御回路（その１）の回路図を示
す。

【図６】従来の電流制御回路（その１）の動作イメージ
図を示す。

【図７】オペアンプの回路図を示す。

【図８】従来の電流制御回路（その２）の回路図を示
す。

【図９】従来の電流制御回路（その２）の動作イメージ
図を示す。

【図１０】図１中の差動増幅回路の回路図を示す。

【符号の説明】

１ 電流制御回路 ２ 第１セレクタ ３ 第２セレクタ ４ 演算回路 ５ ＰＷＭ駆動回路 ６ 補正値保持レジスタ ７ ０点保持レジスタ ８ ＡＤコンバータ ９ 基準電圧 １０ 抵抗 １１ 第１オペアンプ １２ 抵抗 １３ 抵抗 １４ 抵抗 １５ 電源線 １６ 負荷インダクタンス １７ 出力ＭＯＳトランジスタ １８ 電流センス抵抗 ２１ 電流制御回路 ２２ 第１セレクタ ２３ 第２セレクタ ２４ 演算回路 ２５ ＰＷＭ駆動回路 ２６ 補正値保持レジスタ ２７ ＡＤコンバータ ２８ 基準電圧 ２９ 抵抗 ３０ 第２オペアンプ ３１ 抵抗 ３２ 抵抗 ３３ 抵抗 ３４ 電源線 ３５ 負荷インダクタンス ３６ 出力ＭＯＳトランジスタ ３７ 電流センス抵抗 ４１ 電流制御回路 ４２ 第１セレクタ ４３ 第２セレクタ ４４ 演算回路 ４５ ＰＷＭ駆動回路 ４６ 補正値保持レジスタ ４７ ＡＤコンバータ ４８ 基準電圧 ４９ 抵抗 ５０ 第３オペアンプ ５１ 抵抗 ５２ 抵抗 ５３ 抵抗 ５４ 電源線 ５５ 負荷インダクタンス ５６ 出力ＭＯＳトランジスタ ５７ 電流センス抵抗 ６０ 第１オペアンプ＋入力Ｔｒ ６１ 第１オペアンプ−入力Ｔｒ ６２ 第２オペアンプ＋入力Ｔｒ ６３ 第２オペアンプ−入力Ｔｒ ６４ 第３オペアンプ＋入力Ｔｒ ６５ 第３オペアンプ−入力Ｔｒ ６６ 第１オペアンプ＋入力側負荷Ｔｒ ６７ 第１オペアンプ−入力側負荷Ｔｒ ６８ 第２オペアンプ＋入力側負荷Ｔｒ ６９ 第２オペアンプ−入力側負荷Ｔｒ ７０ 第３オペアンプ＋入力側負荷Ｔｒ ７１ 第３オペアンプ−入力側負荷Ｔｒ ７２ 第１電流センス回路部 ７３ 第２電流センス回路部 ７４ 第３電流センス回路部 ７５ 熱分離帯 ８０ 半導体チップ ８１ 熱分離帯 ８２ 電流センス回路領域 ８３ 回路領域 １００ 全体制御回路 １０１ 電流制御回路 １０２ 負荷インダクタンス １０３ 出力ＭＯＳトランジスタ １０４ 電流センス抵抗 １０５ 電流制御回路 １０６ 負荷インダクタンス １０７ 出力ＭＯＳトランジスタ １０８ 電流センス抵抗 １０９ 電流制御回路 １１０ 負荷インダクタンス １１１ 出力ＭＯＳトランジスタ １１２ 電流センス抵抗 １１３ 電源線 １１４ 負荷 １１５ 電流制御部 １２０ 演算回路 １２１ ＰＷＭ駆動回路 １２２ ＡＤコンバータ １２３ 基準電圧 １２４ 抵抗 １２５ オペアンプ １２６ 抵抗 １２７ 抵抗 １２８ 抵抗 １２９ 電流制御回路 １３０ 電源線 １３１ 負荷インダクタンス １３２ 出力ＭＯＳトランジスタ １３３ 電流センス抵抗 １４０ 電源線 １４１ Ｐｃｈ−ＭＯＳ−Ｔｒ １４２ Ｐｃｈ−ＭＯＳ−Ｔｒ １４３ Ｐｃｈ−ＭＯＳ−Ｔｒ １４４ −ＩＮ端子 １４５ ＋ＩＮ端子 １４６ Ｐｃｈ−ＭＯＳ−Ｔｒ １４７ Ｐｃｈ−ＭＯＳ−Ｔｒ １４８ ＯＵＴ端子 １４９ キャパシタ １５０ 抵抗 １５１ Ｐｃｈ−ＭＯＳ−Ｔｒ １５２ Ｐｃｈ−ＭＯＳ−Ｔｒ １５３ Ｐｃｈ−ＭＯＳ−Ｔｒ １６０ 第１セレクタ １６１ 第２セレクタ １６２ 演算回路 １６３ ＰＷＭ駆動回路 １６４ 補正値保持レジスタ １６５ ０点保持レジスタ １６６ ＡＤコンバータ １６７ 基準電圧 １６８ 抵抗 １６９ オペアンプ １７０ 抵抗 １７１ 抵抗 １７２ 抵抗 １７３ オフセットキャンセル付き電流制御回路 １７４ 電源線 １７５ 負荷インダクタンス １７６ 出力ＭＯＳトランジスタ １７７ 電流センス抵抗 ２０１ａ 差動増幅回路 ２０２ｂ 差動増幅回路 ２０３ｃ 差動増幅回路 ２０４ 差動増幅回路 ２０５ 差動増幅回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 動作指令に基づいて電流指令値を出力す
   る制御回路と、前記制御回路からの電流指令値に基づい
   て、第１の負荷を制御する第１電流制御回路と、前記制
   御回路からの電流指令値に基づいて、第２の負荷を制御
   する第２電流制御回路と、を備え、前記第２電流制御回
   路は、少なくとも一つ以上設けられ、前記第１電流制御
   回路は、前記第１の負荷を駆動させる第１の負荷駆動回
   路と、前記第１の負荷に流れる実電流値を検出する第１
   の負荷電流検出手段と、この第１の負荷電流検出手段で
   検出された実電流値を増幅する第１のオペアンプを有す
   る第１の増幅回路と、この第１の増幅回路に基づいて、
   前記第１のオペアンプのオフセットを検出するオフセッ
   ト検出手段と、このオフセット検出手段で検出されたオ
   フセットを記憶するオフセット記憶手段と、前記第１の
   増幅回路からの実電流値、及び前記制御回路からの電流
   指令値、及び前記オフセット記憶手段に記憶されたオフ
   セットとに基づいて、補正値を演算し、前記第１の負荷
   駆動回路へと補正値を出力する第１の演算回路と、を備
   え、前記第２電流制御回路は、前記第２の負荷を駆動さ
   せる第２の負荷駆動回路と、前記第２の負荷に流れる実
   電流値を検出する第２の負荷電流検出手段と、この第２
   の負荷電流検出手段で検出された実電流値を増幅する第
   ２のオペアンプを有する第２の増幅回路と、前記第２の
   増幅回路からの実電流値、及び前記制御回路からの電流
   指令値、及び前記第１電流制御回路に備えられたオフセ
   ット記憶手段に記憶されたオフセットとに基づいて、前
   記補正値を演算し、前記第２の負荷駆動回路へと補正値
   を出力する第２の演算回路と、を備え、前記第１増幅回
   路は、正入力側である第１トランジスタ及び負入力側で
   ある第２トランジスタから構成される差動入力対と、前
   記第１トランジスタの負荷である第１トランジスタ負荷
   及び前記第２トランジスタの負荷である第２トランジス
   タ負荷から構成される負荷対とを有し、前記第２増幅回
   路は、正入力側である第３トランジスタ及び負入力側で
   ある第４トランジスタから構成される差動入力対と、前
   記第３トランジスタの負荷である第３トランジスタ負荷
   及び前記第４トランジスタの負荷である第４トランジス
   タ負荷から構成される負荷対とを有し、前記第１から第
   ４のトランジスタは、前記第１及び第２の増幅回路の各
   入力オフセットが略等しくなるように、半導体基板の電
   気的特性がリニアに変化すると近似できる距離内に配置
   すると共に、前記第１から第４のトランジスタ負荷は、
   半導体基板の電気的特性がリニアに変化すると近似でき
   る距離内に配置され、前記第１及び第２演算増幅回路は
   同一の半導体基板上で、熱分離されて形成されることを
   特徴とする電流制御回路。