JP2016139631A - 電流制御用半導体素子およびそれを用いた電流制御装置 - Google Patents
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Abstract
【解決手段】同一半導体チップ上に、電流を駆動するメインMOSFETと、メインMOSFETに並列に接続し、メインMOSFETの電流を検出するためのセンスMOSFETを有する。メインMOSFETとセンスMOSFETは絶縁膜が埋めこまれたトレンチ溝で囲われて形成される。メインMOSFETを囲うトレンチ溝の幅は、センスMOSFETを囲うトレンチ溝の幅に比べて小さくなるように形成される。
【選択図】図1
Description
I(x)=αX2 + β …(1)
で表される。これから、メインMOSFET41のチャネル電流の平均値Iaveは、
Iave=(1/L)∫I(x)dx=(α/3)L2+β …(2)
となり、X=L/(√3)に位置するセンスMOSFET42のチャネルの電流と等しくなる。これにより、メインMOSFET41の駆動電流の変化に対して、センス比の変化を抑えることができる。
tm=α×2×(Lm+Wm)/(Lm×Wm)
となるように形成され、前記センスMOSFETを囲む前記第2のトレンチ溝の幅tsは前記センスMOSFETの長さLs、幅Wsに対して、
ts=α×2×(Ls+Ws)/(Ls×Ws)
となるように形成される。これにより、前記第1のトレンチ溝と前記第2のトレンチ溝の中に埋め込まれた膜の熱伝導率が同一の場合に、前記メインMOSFETを囲む前記第1のトレンチ溝の熱抵抗と、前記センスMOSFETを囲む前記第2のトレンチ溝の熱抵抗は、前記第1、2のトレンチ溝が囲う素子領域の面積に反比例するにようにする。
以下、本発明の実施の形態について図面を参照して説明する。本実施例ではNMOSFETを用いた場合を説明しているが、PMOSFETであってもよい。また、本実施例ではSOI基板上にMOSFETを形成しているが、Si基板を用いてもよい。
(実施の形態1)
本発明の第1の実施形態を図1、図2に基づいて説明する。図1(a)は本実施形態による電流制御用半導体素子に用いるメインMOSFET1とセンスMOSFET2の平面レイアウト図である。また、図1(b)は図1(a)のA−A‘で示す領域における縦断面図を示す。
tm=α×2×(Lm+Wm)/(Lm×Wm)
ts=α×2×(Ls+Ws)/(Ls×Ws)
となるようにそれぞれ形成することにより、先に述べたトレンチ溝からの放熱量を半導体素子領域の面積(L×W)に比例させることができる。発熱量も半導体素子領域の面積(L×W)に比例するため、発熱量と放熱量の差分で決まる平均温度TaveをメインMOSFET1とセンスMOSFET2で同一にすることができる。この結果、メインMOSFETの駆動電流の変化に対するセンス比の変化をさらに抑えることができる。
(実施の形態2)
本発明の第2の実施形態を図3に基づいて説明する。図3は本発明の半導体素子の断面図を示し、メインMOSFET1はトレンチ溝13で囲われ、センスMOSFET2はトレンチ溝14で囲われている。トレンチ溝13はSiO2膜3が埋め込まれて形成されて、トレンチ溝14は一部にSiO2膜4が埋め込まれて、一部に空隙28が設けられている。
λm/tm=β×Lm×Wm/{2×(Lm+Wm)}
となるようにトレンチ溝13は形成され、トレンチ溝14の熱伝導係数λs/tsが、
λs/ts=β×Ls×Ws/{2×(Ls+Ws)}
となるようにトレンチ溝14は形成される。トレンチ溝の熱抵抗Rthは熱伝導係数の逆数をトレンチ溝の断面積{2×(L+W)×tSi}で割り導出されるので、トレンチ溝13の熱抵抗Rthmと、トレンチ溝14の熱抵抗Rthsは、それぞれ、
Rthm=1/(β×Lm×Wm×tSi)
Rths=1/(β×Ls×Ws×tSi)
となる。従って、トレンチ溝13、14の熱抵抗は半導体素子領域の面積(L×W)に反比例する。この結果、トレンチ溝からの放熱量は半導体素子領域の面積(L×W)に比例する。一方、メインMOSFET1とセンスMOSFET2の発熱量は、面積あたりの電力を同一とした場合、半導体素子領域の面積(L×W)に比例するため、発熱量と放熱量の差分で決まる平均温度TaveをメインMOSFET1とセンスMOSFET2で同一にすることができる。この結果、メインMOSFETの駆動電流の変化に対するセンス比の変化を抑えることができる。
(実施の形態3)
本発明の第3の実施形態を図4に基づいて説明する。図4は本発明の半導体素子の平面図を示し、メインMOSFET1は1本のトレンチ溝13で囲われ、センスMOSFET2は2本のトレンチ溝14aと14bで囲われている。トレンチ溝にはいずれもSiO2膜が埋め込まれている。トレンチ溝13の溝幅はトレンチ溝14a、14bの幅tsa、tsaの合計値よりも小さく形成され、トレンチ溝13の実施の形態1と同様に、トレンチ溝14からの単位長あたりの放熱量をトレンチ溝13に比べて抑えることができる。この結果、電流駆動時のセンスMOSFET2の温度TsaveをメインMOSFET1の温度Tmaveに近づけることができる。
(実施の形態4)
本発明の第4の実施形態を図5に基づいて説明する。図5は本発明の半導体素子の平面図を示し、メインMOSFET1はトレンチ溝13で囲われ、センスMOSFET2はトレンチ溝14で囲われる。メインMOSFET1とセンスMOSFET2はトレンチ溝14を介して互いに接している。トレンチ溝を一部共有化することで、レイアウト面積を削減できると共に、センスMOSFETの温度TsaveをメインMOSFETからの放熱によって相対的に高めることができる。この結果、電流駆動時のセンスMOSFET2の温度TsaveをメインMOSFET1の温度Tmaveに近づけることができ、メインMOSFETの駆動電流の変化に対するセンス比の変化を抑えることができる。
(実施の形態5)
本発明の第5の実施形態を図6に基づいて説明する。図6は本発明の半導体素子を制御するマイクロコントローラを有する電流制御装置の回路構成を示す。この回路は、電磁負荷36として例えばリニアソレノイドを用いた場合のリニアソレノイドドライバに用いられる。ハイサイドのメインNMOSFET31と、ハイサイドの電流検出回路29と、ローサイドのメインNMOSFET33と、ローサイドの電流検出回路30と、抵抗素子35と、ハイサイドプリドライバ39と、ローサイドのプリドライバ40とを備えている。
2 センスMOSFET
3 第1絶縁膜
4 第2絶縁膜
5 メインMOSFETソース
6 メインMOSFETゲート
7 メインMOSFETドレイン
8 ソースMOSFETソース
9 ソースMOSFETゲート
10 ソースMOSFETドレイン
11 SOI層
12 半導体基板
13 メインMOSFETを囲うトレンチ溝
14 センスMOSFETを囲うトレンチ溝
15 STIトレンチ
16 メインMOSFET P-body層
17 メインMOSFET P-body接続 P+層
18 メインMOSFET ソースN+層
19 メインMOSFET ドレインN+層
20 センスMOSFET P-body層
21 センスMOSFET P-body接続 P+層
22 センスMOSFET ソースN+層
23 センスMOSFET ドレインN+層
24 コンタクト
25 配線第1層
26 配線接続層
27 配線第2層
28 空隙
29 ハイサイド電流検出回路
30 ローサイド電流検出回路
31 ハイサイドメインNMOSFET
32 ハイサイドセンスNMOSFET
33 ローサイドメインNMOSFET
34 ローサイドセンスNMOSFET
35 抵抗素子
36 電磁負荷
37 昇圧回路
38 電源
39 ハイサイドプリドライバ
40 ローサイドプリドライバ
41 メインMOSFET
42 センスMOSFET
43 ゲート引き出し配線第1層
44 センスMOSFETドレイン引出し配線第2層
45 メインMOSFETドレイン引出し配線第3層
46 MOSFET共通ソース引出し配線第3層
Claims (10)
- 同一半導体基板上に、電流を駆動するメインMOSFETと、前記メインMOSFETに並列に接続し、前記メインMOSFETの電流検出を行うセンスMOSFETを有し、
前記メインMOSFETは第1のトレンチ溝で囲われて形成され、
前記センスMOSFETは第2のトレンチ溝で囲われて形成され、
前記メインMOSFETを囲む前記第1のトレンチ溝の熱伝導係数は、前記センスMOSFETを囲む前記第2のトレンチ溝の熱伝導係数に比べて大きいことを特徴とする電流制御用の半導体素子。 - 請求項1において、
前記メインMOSFETを囲む前記第1のトレンチ溝の熱伝導率は、前記センスMOSFETを囲む前記第2のトレンチ溝の熱伝導率に比べて大きいことを特徴とする電流制御用の半導体素子。 - 請求項1または2において、
前記メインMOSFETを囲む前記第1のトレンチ溝の幅は、前記センスMOSFETを囲む前記第2のトレンチ溝の幅に比べて小さいことを特徴とする電流制御用の半導体素子。 - 請求項2または3において、
前記メインMOSFETを囲む前記第1のトレンチ溝の熱抵抗と前記センスMOSFETを囲む前記第2のトレンチ溝の熱抵抗は、前記第1、第2のトレンチ溝が囲う半導体素子領域の各々の面積に反比例することを特徴とする電流制御用の半導体素子。 - 請求項4において、
前記メインMOSFETを囲む前記第1のトレンチ溝の幅tmは、前記第1のトレンチ溝が囲う半導体素子領域の長さLm、幅Wmに対して、
tm=α×2×(Lm+Wm)/(Lm×Wm)
の関係にあり、前記センスMOSFETを囲む前記第2のトレンチ溝の幅tsは、前記第2のトレンチ溝が囲う半導体素子領域の長さLs、幅Wsに対して、
ts=α×2×(Ls+Ws)/(Ls×Ws)
の関係となるように、形成されていることを特徴とする電流制御用の半導体素子。 - 請求項2ないし5のいずれかにおいて、
前記メインMOSFETを囲む前記第1のトレンチ溝は、単数あるいは複数のトレンチ溝で形成されていて、
前記センスMOSFETを囲む前記第2のトレンチ溝は、複数のトレンチ溝で形成されていて、
前記メインMOSFETを囲む前記第1のトレンチ溝の本数は、前記センスMOSFETを囲む前記第2のトレンチ溝の本数に比べて少ないことを特徴とする電流制御用の半導体素子。 - 請求項1ないし6のいずれかにおいて、
前記メインMOSFETは、複数のチャネルが等間隔で一列に配列された構造を有し、
前記センスMOSFETは、複数のチャネルが等間隔で一列に配列された構造を有し、
前記メインMOSFETのチャネル間の間隔は、前記センスMOSFETのチャネル間の間隔と等しいことを特徴とする電流制御用の半導体素子。 - 請求項1ないし7のいずれかにおいて、
前記メインMOSFETと前記センスMOSFETは前記第1のトレンチ溝、又は前記第2のトレンチ溝を介して隣接して配置されていることを特徴とする電流制御用の半導体素子。 - 請求項1ないし8のいずれかにおいて、電流制御用の半導体素子が、駆動電流を出力するASIC(application specific integrated circuit)に搭載されていることを特徴とする電流制御用の半導体素子。
- 電流制御半導体素子と、前記電流制御用半導体素子を制御するマイクロコントローラとを有する電流制御装置であって、
前記電流制御半導体素子は、同一半導体基板上に、電流を駆動するメインMOSFETと、前記メインMOSFETに並列に接続し、前記メインMOSFETの電流検出を行うためのセンスMOSFETを有し、
前記メインMOSFETは第1のトレンチ溝で囲われて形成され、
前記センスMOSFETは第2のトレンチ溝で囲われて形成され、
前記メインMOSFETを囲む前記第1のトレンチ溝の熱伝導係数は、前記センスMOSFETを囲む前記第2のトレンチ溝の熱伝導係数に比べて大きいことを特徴とする電流制御装置。
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