KR102528685B1 - 상이한 게이트 크로싱을 가진 전력 반도체 장치 및 그 제조 방법 - Google Patents

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KR102528685B1
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세사르 아우구스토 브라즈
올리비에르 구일레만트
데이비드 라포레트
게르하르드 노에바우어
세드릭 오우브라르드
리 주인 이프
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

전력 반도체 장치는 제 1 면(101)을 가진 반도체 기판(100)을 포함한다. 복수의 능동 트랜지스터 셀이 반도체 기판(100)의 능동 영역(104)에 형성되고, 복수의 능동 트랜지스터 셀 각각은, 제 1 면(101)으로부터 반도체 기판(100)으로 연장되며 필드 전극(131)을 포함하는 침상 트렌치(130)들을 포함한다. 게이트 전극 구조는 침상 트렌치(130)들 사이에서 연장되는 복수의 횡단 게이트 트렌치(140, 145)들을 구비하고, 횡단 게이트 트렌치(140, 145)는, 전력 반도체 장치의 제 1 면(101) 상의 투사 평면에서 봤을 때 상이한 형상의 게이트 크로싱 영역(140b, 145b)을 형성한다.

Description

상이한 게이트 크로싱을 가진 전력 반도체 장치 및 그 제조 방법{POWER SEMICONDUCTOR DEVICES HAVING DIFFERENT GATE CROSSINGS AND METHOD FOR MANUFACTURING THEREOF}
본 명세서에 개시된 실시예는 적어도 2개의 상이한 타입의 게이트 크로싱(gate crossing)을 가진 전력 반도체 장치에 관한 것이다. 또한, 실시예는 전력 반도체 장치를 제조하는 방법에 관한 것이다.
전력 반도체 장치, 줄여서 전력 장치는 통상적으로 그 목적에 맞게 최적화되어 있다. 예컨대, 전력-MOSFET는 SMPS(Switched Mode Power Supply) 토폴로지에서의 스위치로서 사용되도록 최적화된다. 이러한 회로에서, 스위치는 온-상태 혹은 오프-상태에 있으며, 높은 주파수로 동작된다. 최적화의 주요한 목적은 전형적으로, 예컨대, 스위칭 시간을 최소화시킴으로써 전력 장치에서의 손실을 최소화시키는 것이다.
전력 장치는 또한 전자 기판에서의 보호 소자나 혹은 전자 기판에서의 특히 정교한 컴포넌트와 같은 다른 목적에도 사용될 수 있다. 큰 유입 전류 및 전기 서지는 전자 컴포넌트에 대한 위험을 초래할 수 있으며, 전자 장치의 고장 혹은 파괴를 유발할 수 있다. 전력 장치가 보호 소자로서 사용되는 경우에, 손실이 감소된 혹은 손실이 최소화된 전력 장치가 관심을 받고 있다. 이에 더해서, 전력 장치는 스위칭 이벤트 동안 전자 기판 및/또는 이 기판 상의 다른 컴포넌트를 보호하기 위한 방산 소자(dissipative element)로서 제공될 수도 있다.
예컨대, 전자 기판을 접속하기 위해 마련된 커넥터에 일반적으로 큰 캐패시터가 배치되기 때문에, 가동중인 가동 캐비닛에 전자 기판이 추가된 경우에 과도한 유입 전류가 발생할 수 있다. 캐패시터는 공급 전압을 동적으로 단락시킨다. 충전 전류는 기판 상의 도체 트랙의 저항에 의해서만 제한되고, 이는 잠재적으로 컴포넌트 혹은 기판의 파괴를 유발할 수 있다. 이 문제를 방지하기 위해서, 전류는 제한되어야 한다. 전력-MOSFET는 이른바 포화 모드(높은 드레인-소스 전압 UDS 및 낮거나 중간인 드레인 전류 UD로 동작)로 동작될 때의 전류 제한기로서 사용될 수 있다. 포화 모드에서 전력 장치는 전압-의존형 저항과 같이 동작한다.
손실을 감소시키기 위해서 최저 온-상태 저항(줄여서 RON이라 함)으로 전력-MOSFET를 최적화하면, 칩 면적당 트랜스컨덕턴스를 증가시킨다. 칩 면적당 트랜스컨덕턴스 gm는 전력 장치의 출력으로부터 나오는 전류를 전력 장치의 입력에서 나타내는 전압으로 연관시킨 전력 장치의 기본 파라미터이다.
한편, 트랜스컨덕턴스가 크면, 포화 모드로 동작할 때 전력 장치의 강도(ruggedness)를 감소시킨다. 이하에서는 이를 나타낸다. 전력 장치의 좁은 영역은 전력 장치의 다른 영역보다 약간 더 고온이라고 가정한다. 이는 발생되는 열이 불균일하게 방산되기 때문에 발생할 수 있다. 온도가 국부적으로 증가되면 장치 파라미터의 국부적인 변이를 유발할 수 있다. 온도가 증가된 영역은 더 많은 전류를 전달해서 이 영역에서의 열 손실을 더 높일 수 있다. 그 결과, 온도가 더 높은 영역은 온도가 낮은 영역으로부터 더 많은 전류를 '끌어오기'할 수 있고, 이는 잠재적으로 열 폭주를 유발한다. 이러한 성향은 온도 계수
Figure 112018063696924-pat00001
로 표현될 수 있으며, 이는 드레인 전류의 온도 의존도를 나타낸다. 이 온도 계수
Figure 112018063696924-pat00002
가 양의 값이면, 장치 동작이 잠재적으로 불안정하다는 것을 의미한다. 최근의 일반적인 장치에서 트랜스컨덕턴스가 높으면, 포화 모드에서 온도 계수
Figure 112018063696924-pat00003
에 개략적으로 비례한다.
양의 온도 계수는 이른바 장치의 SOA(안전 동작 영역:safe operating area)을 제한한다. SOA는 장치가 파괴되지 않고 안전하게 동작될 수 있는 대수적인 ID 대 UDS 플롯의 영역으로 표현된다. 제조 업자들은 각각의 전력 장치마다, 소비자가 고장없이 전력 장치를 안전하게 동작시키기 위한 동작 상태를 설정할 수 있는 SOA를 제공한다. 도 15는 전력 MOSFET의 전형적인 SOA의 예를 나타낸다. 안전 동작 영역은 해당 전력 MOSFET의 특성인 라인의 수에 의해 제한된다.
선(201)은 이른바 RDS(on)-한계선으로, 소스-드레인 전압 UDS과 드레인 전류 ID 사이의 선형 의존도를 나타낸다. 선(201)의 기울기는, 반도체 장치의 특정의 정격 접합 온도 및 정격 게이트 전압에서의 MOSFET의 특정한 온-상태 저항 RON에 의해 정의된다. 가로 선(202)은 이른 바 패키지-한계선으로, MOSFET가 내장되어 있는 패키지의 외부 배선 혹은 접속부가 전달할 수 있는 최대 전류에 의해 정의된다. 예컨대, 전류가 최대 전류를 초과하면 본드 와이어는 너무 뜨거워질 수 있다. 가로 선(203)은 MOSFET의 최대 항복 전압에 의해 주어진다. 경사 선(204)은 최대-전력 한계선으로 열을 소멸시키는 장치의 성능을 나타낸다. 선(204)은 특히 접합 온도, 펄스 길이의 기간 및 장치 패키지에 의존한다. 예컨대, 차량 응용 분야에서 최대 정격 접합 온도는 약 150℃의 범위가 될 수 있다. 선(204)은 10ms의 예시적인 펄스를 나타낸다. 최대 전력-한계선은 생성 전력 Pgenerated과 방산 전력 Pdissipated 사이의 열 평형을 가정해서 계산될 수 있다.
상술한 열 폭주의 위험에 의해서 추가적인 제한이 도입된다. 이러한 위험은, 높은 트랜스컨덕턴스를 가진 장치가, 열 불안정-한계선이라고도 하는 선(205)으로 표시된 바와 같은 최대 전력 한계선에서의 "꼬임(kink)"을 유발하는 경우에 증가된다. 이 장치는 이론적으로 높은 드레인-소스 전압에서 허용 가능한 펄스가 가능하지만, 열 폭주의 위험이 증가해서 최대 전력을 제한한다. 선(204)를 선(205)과 비교하면, SOA의 전체 영역이 상당히 감소되어서 전력 장치를 동작시키는데 실질적인 영향을 미칠 수 있다는 점이 명백하다. 기본적으로, 생성되는 전력이 방산될 수 있는 전력보다 더 빠르게 상승하면 반도체 장치는 열적으로 불안정하다고 간주된다.
Figure 112018063696924-pat00004
이 경우, 반도체 장치는 열 평형 상태가 아니며 열 폭주가 발생할 수 있다.
SOA를 확대하기 위한 시도가 행해졌다. 그러나, 추가적인 개선이 요구되고 있다.
일 실시예에 따라서, 전력 반도체 장치는 제 1 면을 가진 반도체 기판을 포함한다. 복수의 능동 트랜지스터 셀이 반도체 기판의 능동 영역에 형성된다. 복수의 능동 트랜지스터 셀 각각은, 제 1 면으로부터 반도체 기판으로 연장되며 필드 전극을 포함하는 침상 트렌치를 포함할 수 있다. 게이트 전극 구조는 침상 트렌치들 사이에서 연장되는 복수의 횡단 게이트 트렌치들을 구비하고, 횡단 게이트 트렌치는, 전력 반도체 장치의 제 1 면 상의 투사 평면에서 봤을 때 상이한 형상의 게이트 크로싱 영역을 형성한다.
일 실시예에 따라서, 전력 반도체 장치는 제 1 면을 구비하는 반도체 기판을 포함한다. 복수의 서로 이격된 침상 트렌치가 제 1 면으로부터 반도체 기판으로 연장되고, 침상 트렌치 각각은 필드 전극을 포함한다. 복수의 횡단 게이트 트렌치가 인접하는 침상 트렌치들 사이에 배치되고, 제 1 면 상의 투사 평면에서 봤을 때, 복수의 횡단 게이트 트렌치는 침상 트렌치 각각을 둘러싸는 복수의 그리드 메쉬를 가진 그리드 구조를 형성한다. 게이트 트렌치는 바디 영역에 인접하며 바디 영역에 채널 영역을 정의하는 각각의 게이트 전극을 포함하고, 채널 영역 각각은 반도체 기판의 제 1 면 상의 투사 평면에서 봤을 때 각각의 침상 트렌치를 완전히 둘러싼다. 복수의 그리드 메쉬는 제 1 면 상의 투사 평면에서 봤을 때 상이한 형상의 그리드 메쉬를 포함한다.
일 실시예에 따라서, 전력 반도체 장치를 제조하는 방법은 제 1 면을 가진 반도체 기판을 제공하는 단계와, 반도체 기판의 능동 영역에 복수의 능동 트랜지스터 셀을 형성하는 단계 - 복수의 능동 트랜지스터 셀 각각은, 제 1 면으로부터 반도체 기판으로 연장되며 필드 전극을 포함하는 침상 트렌치를 포함함 - 와, 침상 트렌치들 사이에서 연장되는 복수의 횡단 게이트 트렌치를 구비한 게이트 전극 구조를 형성하는 단계 - 횡단 게이트 트렌치는 반도체 기판의 제 1 면 상의 투사 평면에서 봤을 때 상이한 형상의 게이트 크로싱 영역을 형성함 - 를 포함한다.
당업자라면, 이하 상세한 설명을 읽고 첨부 도면을 참조함으로써 추가 특징 및 이점을 이해할 것이다.
도면의 구성 요소는 실체 축적으로 도시된 것이 아니며, 본 발명의 원리를 나타내도록 강조했다. 나아가, 도면에서 같은 참조 번호는 대응하는 부분을 가리킨다.
도 1은 일 실시예에 따른 반도체 장치의 평면도,
도 2(a) 및 2(b)는 상이한 게이트 크로싱을 가진 트랜지스터 셀의 일부를 나타내는 도면,
도 3은 일 실시예에 따른 트랜지스터 셀의 일부를 나타내는 세로 단면도,
도 4는 둥근 게이트 크로싱을 가진 트랜지스터 셀을 나타내는 평면도,
도 5는 90° 게이트 크로싱을 가진 트랜지스터 셀을 나타내는 평면도,
도 6은 MOSFET의 ID 대 UDS 플롯을 개략적으로 나타내는 것으로 MOSFET의 저항 영역과 포화 영역을 나타내는 도면,
도 7은 MOSFET의 ID 대 UGS 플롯을 개략적으로 나타내는 것으로 온도 의존도를 나타내는 도면,
도 8(a) 및 8(b)는, 실시예에 따른 낮은 UDS에서의 둥근 게이트 크로싱 및 90° 게이트 크로싱에 대해서, IDS 대 UGS로 표현되는 트랜스컨덕턴스의 온도-의존 변이를 나타내는 도면,
도 9(a) 및 9(b)는, 실시예에 따른 높은 UDS에서의 둥근 게이트 크로싱 및 90° 게이트 크로싱에 대해서, IDS 대 UGS로 표현되는 트랜스컨덕턴스의 온도-의존 변이를 나타내는 도면,
도 10은 실시예에 따른, 높은 UDS에서의, 둥근 게이트 크로싱 영역만을 가진 전력 장치, 90° 게이트 크로싱 영역만을 가진 전력 장치 및 둥근 게이트 크로싱 영역과 90° 게이트 크로싱 영역을 가진 전력 장치에 대해서 IDS 대 UGS로 표현되는 트랜스컨덕턴스의 온도-의존 변이의 시뮬레이션 결과를 나타내는 도면,
도 11은 상이한 타입의 게이트 크로싱 영역을 가진 전력 장치에 대한 온도 계수
Figure 112018063696924-pat00005
대 ID의 변이를 나타내는 도면,
도 12는 상이한 스위칭 상태 하에서 안정성 기준 대 UDS의 변이를 나타내는 도면,
도 13은 다양한 실시예에 따른 상이한 게이트 크로싱 영역을 나타내는 도면,
도 14는 일 실시예에 따른 전력 반도체를 제조하는 처리를 나타내는 도면,
도 15는 예시적인 전력 장치의 SOA를 나타내는 도면이다.
이하 상세한 설명에서는 첨부 도면을 참조하며, 첨부 도면은 본 명세서의 일부를 이루고, 본 발명이 실시되는 예시적인 특정 실시예로서 도시되어 있다. 여기서, 설명되는 도면의 방향을 가리킬 때 "상부", "바닥부", "아래", "전면", "이면", "뒤", "선단", "후단", "위" 등과 같은 방향 용어가 사용될 수 있다. 실시예의 구성 요소는 여러 다른 방향으로 위치될 수도 있으므로, 방향 용어는 예시를 위해서 사용되는 것으로, 한정은 아니다. 다른 실시예가 사용될 수도 있으며, 본 발명의 범주로부터 벗어남없이 구조적인 혹은 논리적인 변경이 행해질 수 있다는 것을 이해할 것이다. 따라서, 이하의 상세한 설명은 한정의 의미가 아니며, 본 발명의 범주는 첨부된 청구항에 의해서 정의된다. 설명되는 실시예는 특정 표현을 사용하지만, 첨부된 청구항의 범주를 한정하는 것은 아니다.
본 명세서에서 사용되는 용어 '구비한다', '포함한다', '갖는다' 등은, 언급되는 요소 혹은 특성의 존재를 나타내는 비한정의 용어로, 추가 요소나 특성을 배제하는 것은 아니다.
본 상세한 설명에서, 반도체 기판의 제 2 표면은 하부 혹은 이면 표면에 의해 형성되는 것으로 간주되고, 제 1 표면은 반도체 기판의 상부, 전면 혹은 주표면에 의해 형성되는 것으로 간주된다. 따라서, 본 상세한 설명에서 사용되는 용어 '위' 및 '아래'는, 이러한 방향을 고려해서 다른 구조적인 특징부에 대한 구조적인 특징부의 상대적인 위치를 나타내는 것이다.
용어 '전기적인 접속' 및 '전기적으로 접속된'이란 두 요소 사이의 저항 접속을 나타낸다.
도 1, 2a, 2b 및 3을 참조해서, 전력 반도체 장치의 실시예가 설명되며, 간단하게 반도체 장치를 가리킨다. 도 1은 반도체 장치의 반도체 기판(100)의 제 1 면(101)의 평면도이다. 도 2(a) 및 2(b)는 반도체 장치의 반도체 기판(100)에 형성된 제 1 및 제 2 능동 트랜지스터 셀(171, 172)의 일부를 나타내는 3차원 도면이다. 도 3은 능동 트랜지스터 셀(171, 172)의 일부를 나타내는 수직 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(100)은 반도체 기판(100)의 측면인 테두리(103)에 의해 정의되는 외부 경계를 갖고 있다. 반도체 기판(100)은 반도체 컴포넌트를 제조하기에 적합한 임의의 반도체 재료로 이루어질 수 있다. 이러한 재료의 예로는, 실리콘(Si)과 같은 기초 반도체 재료, 실리콘 카바이드(SiC)와 같은 IV족 화합물 반도체 재료 및 질화 갈륨(GaN)과 같은 2원 III-V 반도체 재료 등을 포함하지만, 이것으로 한정되는 것은 아니다. 2개의 상이한 반도체 재료를 결합할 때 호모접합 반도채 재료가 형성된다. 헤테로 접합 반도체 재료의 예로는, 실리콘(SixC1-x) 및 SiGe 헤테로 접합 반도체 재료를 포함하지만 이것으로 한정되는 것은 아니다. 전력 반도체 장치의 경우에, 주로 Si, SiC 및 GaN 재료가 사용된다. 예시적인 실시예에서, 반도체 기판(100)은 Si이지만, 이것으로 한정되는 것은 아니다.
반도체 장치는 능동 영역(104) 및 에지 종단 영역(105)을 포함하며, 각각 반도체 기판(100)에 정의되고 형성된다. 에지 종단 영역(105)은 능동 영역(104)과 테두리(103) 사이에 배치된다. 능동 영역(104)은 복수의 능동 트랜지스터 셀(171, 172)을 포함할 수 있으며, 이는 일정 패턴으로 배치될 수 있다. 도 1은 일정 피치로 세로 열과 가로 행으로 배치된 능동 트랜지스터 셀(171, 172)을 나타내고 있다. 육각형 배치와 같은 다른 배치도 가능하다.
능동 영역(104)은 제 1 능동 트랜지스터 셀(171) 및 제 2 능동 트랜지스터 셀(172)을 포함할 수 있다. 이하 설명되는 바와 같이, 제 1 및 제 2 능동 트랜지스터 셀(171, 172)은 게이트 크로싱의 레이아웃 혹은 형상이 서로 다를 수 있으며, 이로써 각각의 능동 트랜지스터 셀의 거동이 달라진다.
제 1 및 제 2 능동 트랜지스터 셀(171, 172) 각각은 제 1 면(101)으로부터 반도체 기판(100)으로 연장되는 침상 트렌치(130)를 포함할 수 있다. 침상 트렌치(130)는, 반도체 기판(100)의 제 1 면(101)의 평면도에서, 원형 단면 혹은 원에 가까운 단면을 가질 수 있다. 침상 트렌치(130) 각각은 제 1 전극(131)을 포함하며, 이는 도 2(a), 도 2(b) 및 도 3에 가장 잘 도시되어 있다.
침상 트렌치(130)는 에지 종단 영역(105)에 형성되어서 반도체 장치의 차단 성능을 개선할 수도 있으며, 이는 도 1에 가장 잘 도시되어 있다.
일 실시예에 따라서, 제 1 및 제 2 능동 트랜지스터 셀(171, 172)은, 제 1 면(101)의 평면도에서 침상 트렌치(130)를 둘러싸고 있는 게이트 트렌치(140, 145)의 레이아웃 혹은 형상이 서로 상이하다. 게이트 트렌치(140, 145)의 경계는 도 1에서 140a 및 145a로 도시되어 있다. 제 1 면(101) 상의 투사 평면에서 봤을 때 경계(140a, 145a)는 게이트 트렌치(140, 145)의 형상을 정의하고 한정한다.
게이트 트렌치(140, 145) 각각은 게이트 전극(141)을 포함하고, 이는 게이트 유전체(142)에 의해서 주위 반도체 기판(100)으로부터 전기적으로 절연된다. 일 실시예에 따라서, 게이트 유전체(142)는 제 1 및 제 2 능동 트랜지스터 셀(171, 172)에서 실질적으로 동일한 두께를 가지며, 국부적으로 다르지 않다. 게이트 유전체(142)는, 제 1 및 제 2 능동 트랜지스터 셀(171, 172)의 각각의 게이트 트렌치(140, 145)의 노출 부분의 열 산화에 의해서 형성될 수 있다.
더 많은 혹은 더 적은 제 1 및 제 2 능동 트랜지스터 셀(171, 172)이 능동 영역(104)의 전체 영역에 균일하게 분포될 수 있다. 제 1 및 제 2 능동 트랜지스터 셀(171, 172)을 능동 영역(104)에 분포되는 클러스터로 배치하는 것도 가능하다. 예컨대, 제 2 능동 트랜지스터 셀(172)의 클러스터는 능동 영역(104)의 좌측 상부에 도시되어 있다. 능동 영역(104)의 우측 하부는 제 1 및 제 2 능동 트랜지스터 셀(171, 172)의 더 혼합된 배치를 나타낸다.
반도체 장치는, 침상 트렌치(130)들 사이에서 연장되는 복수의 횡단 게이트 트렌치(140, 145)들에 의해 형성되는 게이트 전극 구조를 더 포함한다. 횡단 게이트 트렌치(140, 145)들은 반도체 기판(100)의 제 1 면(101) 상의 투사 평면에서 봤을 때 상이한 형상의 게이트 크로싱 영역(140b, 145b)을 형성한다. 상이한 게이트 크로싱 영역(140b, 145b)은 동일한 반도체 기판(100)에 형성된다. 게이트 크로싱 영역의 예가 도 4 및 도 5에 도시되어 있다.
제 1 능동 트랜지스터 셀(171) 및 제 2 능동 트랜지스터 셀(172)의 침상 트렌치(130)는 일정 깊이까지 반도체 기판(100)으로 연장되며, 이는 도 2(a) 및 도 2(b)에 가장 잘 도시되어 있다. 각각의 침상 트렌치(130)는 제 1 전극(131)을 포함하고, 이는 두꺼운 필드 산화물(132)에 의해서 주위 반도체 기판(100)로부터 전기적으로 절연된다. 제 1 전극(131)의 위치 및 형상은 도 2(a) 및 도 2(b)에 점선으로 도시되어 있다. 제 1 전극(131)의 단면 형상은 예컨대 원형 혹은 사각형 등이 될 수 있다. 도 3은 필드 전극(131)이 반도체 기판(100)의 제 2 면(102)을 향해서 둥근 단부를 가질 수 있다는 것을 나타낸다.
도 3에 잘 도시된 바와 같이, 침상 트렌치(130)는 게이트 트렌치(140)보다 더 깊게 반도체 기판(100)으로 연장된다. 나아가, 필드 산화물(132)은 게이트 유전체(142)보다 훨씬 더 두껍다.
제 1 및 제 2 능동 트랜지스터 셀(171, 172) 각각은 제 1 도전형의 고농도 도핑된 소스 영역(151)을 포함하며, 제 2 도전형의 바디 영역(152)과 pn 접합을 형성한다. 바디 영역(152)은 제 1 도전형의 저농도 도핑된 드리프트 영역(153)과 pn 접합을 형성한다. 일 실시예에 따라서, 제 1 도전형은 n형이고, 제 2 도전형은 p형이다. 그러나, 제 1 도전형이 p형이고, 제 2 도전형이 n형일 수도 있다.
드리프트 영역(153) 아래에는, 옵션인 제 1 도전형의 필드 차단 영역(154) 및 제 1 도전형의 고농도 도핑된 드레인 영역(155)이 배치되어 있다. 드레인 영역(155)의 도핑 농도는 드리프트 영역(153)보다 훨씬 높다. 옵션인 필드 차단 영역(154)의 도핑 농도는 드리프트 영역(153)의 도핑 농도와 드레인 영역(155)의 도핑 농도 사이이며, 드레인 영역(155)을 향하면서 도핑 농도가 증가하는 서브 영역(154a, 154b, 154c)으로 도시되어 있다.
일 실시예에 따라서, 반도체 장치는 복수의 게이트 트렌치를 구비한 전력-MOSFET으로, 선택되는 게이트 트렌치는 서로 평행하지 않게 연장되며, 주어진 영역에서 교차되어서 형상 혹은 레이아웃이 상이한 게이트 크로싱 영역을 형성한다. 이 형상은 제 1 면(101) 상의 투사 평면에서 봤을 때 게이트 트렌치의 경계에 의해 정의된다. 전형적으로, 반도체 장치는 필드 전극을 가진 침상 트렌치를 포함하지만, 이는 단지 옵션일 뿐이다. 다른 실시예에서, 예컨대 필드 전극이 필요없는 저전압 전력 장치의 경우, 침상 트렌치는 포함하지 않는다.
영역(155)이 제 2 도전형인 경우에 반도체 장치는 IGBT가 될 수도 있다. 이 경우, 영역(155)은 종종 이미터 영역이다.
제 1 및 제 2 능동 트랜지스터 셀(171, 172) 각각은, 소스 금속화부에 대한 소스 영역(151) 및 바디 영역(152)의 옴 접속을 제공하는 접촉 구조(160)를 포함한다. 접촉 구조(160)는 도 2(a) 및 도 2(b)에 도시된 예와 같은, 혹은 도 3에 도시된 접촉 홈과 같은 별도의 접촉 트렌치로서 형성될 수 있다. 각각의 경우에, 접촉 구조(160)는 각각의 게이트 트렌치(140, 145)와 침상 트렌치(130) 사이에 배치된다. 접촉 구조(160)가 도 3에 도시된 바와 같은 접촉 홈으로 형성되는 경우에, 이 홈의 일부는 침상 트렌치(130)의 필드 산화물(132)과 접촉할 수도 있고, 혹은 필드 산화물(132)로 부분적으로 연장될 수도 있다.
도 2(a) 및 도 2(b) 각각은, 제 1 및 제 2 능동 트랜지스터 셀(171, 172) 각각의 일부만을 나타내고 있다. 각각의 경우에, 게이트 트렌치(140, 145) 각각은, 제 1 면(101) 상의 투사 평면에서 봤을 때, 각각의 침상 트렌치(130)를 적어도 부분적으로, 일반적으로는 완전히 둘러싼다. 게이트 트렌치(140, 145)의 경계(140a, 145a)는 각각의 게이트 트렌치(140, 145)의 측부 표면에 의해 정의된다. 게이트 트렌치(140, 145)의 각각의 경계(140a, 145a)는 침상 트렌치(130)에 대향하는 경계이다. 게이트 트렌치(140, 145)는 인접하는 침상 트렌치(130)들 사이에 배치될 수 있기 때문에, 각각의 게이트 트렌치(140, 145)의 양측면이 각각의 경계를 형성할 수도 있다.
게이트 트렌치(140, 145)의 각각의 경계(140a, 145a)를 따라서 바디 영역(152) 내에 채널 영역(156)이 형성된다. 채널 영역(156)의 도전성은 게이트 전극(141)에 인가되는 전압에 의해 제어된다.
게이트 전극(141)은 게이트 금속화부(G)에 전기적으로 접속된다. 소스 영역(151), 바디 영역(152) 및 필드 전극(131)은 공통적으로 소스 금속화부(L1)에 전기적으로 접속된다. 게이트 금속화부(G) 및 소스 금속화부(L1)는 모두 반도체 기판(100)의 제 1 면(101)에 제공된다. 이와 달리 드레인 금속화부(L2)는 반도체 기판(100)의 제 2 면(102)에 제공되어서 드레인 영역(155)에 전기적으로 접속한다.
제 1 능동 트랜지스터 셀(171)과 제 2 능동 트랜지스터 셀(172) 사이의 차이는 도 2(a), 2(b), 4 및 5를 참조해서 더 설명된다. 도 4 및 도 5는 각각 4개의 능동 트랜지스터 셀(171, 172)의 일부를 제 1 면(101)의 평면도에 나타낸다. 각각의 제 1 능동 트랜지스터 셀(171)의 필드 전극(131) 및 필드 산화물(132)에 의해 형성되는 침상 트렌치(130)는 원형 바깥 단면 형상을 갖고 있다. 도 5에 도시된 제 2 능동 트랜지스터 셀(172)은 기본적으로 제 1 능동 트랜지스터 셀(171)의 침상 트렌치(130)와 동일한 단면 형상을 가진 침상 트렌치(130)를 포함한다. 이에 더해서, 제 1 능동 트랜지스터 셀(171) 및 제 2 능동 트랜지스터 셀(172)은 고리 형상을 갖고 있으며 각각의 침상 트렌치(130)를 둘러싸는 접촉 구조(160)를 포함한다.
게이트 트렌치(140, 145)는 도 4 및 도 5의 방향에 대해서 수직 및 수평으로 연장되는 트렌치에 의해서 형성된다. 반도체 기판(100)의 관점에서, 게이트 트렌치(140, 145)는 제 1 면(101)을 따라서 서로 다른 측방향으로 연장되어서, 교차 트렌치를 형성한다. 제 1 및 제 2 능동 트랜지스터 셀(171, 172)의 게이트 크로싱 영역 혹은 게이트 크로싱(140b, 145b)은, 서로 상이하다. 도 4에 도시된 제 1 능동 트랜지스터 셀(171)은 게이트 크로싱 영역(140b)을 포함할 수 있으며, 이는 횡단 게이트 트렌치(140)들 사이에서 실질적으로 둥근 트랜지션을 정의하고 있다. 트랜지션은 게이트 트렌치(140)의 경계(140a)의 제 1 반경 R1에 의해 정의될 수 있다.
도 4를 도 5와 비교하면, 제 2 능동 트랜지스터 셀(172)의 게이트 크로싱 영역(145b)은 제 1 능동 트랜지스터 셀(171)의 게이트 크로싱 영역(140b)에 비해서, 횡단 게이트 트렌치(145)들 사이에 더 샤프한 트랜지션을 갖는다는 것이 명확하다. 제 2 능동 트랜지스터 셀(172)의 게이트 크로싱 영역(145b)의 트랜지션은 게이트 트렌치(145)의 경계(145a)의 제 2 반경 R2에 의해 정의될 수 있다.
침상 트렌치(130)에 대향하는 게이트 트렌치(140, 145)의 경계(140a, 145a)의 형상이 상이하기 때문에, 제 1 면(101) 상의 투사 평면에서 봤을 때 제 1 및 제 2 능동 트랜지스터 셀(171, 172)의 각각의 소스 영역(151)의 형상은 서로 상이할 수 있다. 각각의 소스 영역(151)의 내부 경계는 외부 원형 단면 형상을 가지는 접촉 구조(160)의 외부 경계에 의해 정의된다. 각각의 소스 영역(151)의 외부 경계는 각각의 게이트 트렌치(140, 145)의 내부 경계(140a, 145a)에 의해 정의된다. 따라서, 제 1 능동 트랜지스터 셀(171) 및 제 2 능동 트랜지스터 셀(172)의 소스 영역(151)의 단면 형상은 서로 상이하다.
횡단 게이트 전극 트렌치(140, 145)들은 상이한 형상의 그리드 메쉬(grid mesh)를 가진 그리드 구조를 형성한다. 하나의 그리드 메쉬는 횡단 게이트 트렌치(140, 145)들의 닫혀서 연결된(closed and connected) 내부 경계(140a, 145a)에 의해 정의된다.
게이트 트렌치(140, 145) 및 특히 게이트 크로싱 영역(140b, 145b)의 기하학적 형상이 상이하기 때문에 제 1 및 제 2 능동 트랜지스터 셀(171, 172)의 거동이 상이하게 된다. 게이트 전압이 양이라고 가정하면, 제 2 능동 트랜지스터 셀(172)의 횡단 게이트(145)들 사이의 비교적 샤프한 트랜지션의 다른 영역에 비해서, 게이트 크로싱 영역(145b)에서 바디 영역(152)에 축정되는 음의 전하, 즉 전자가 증가된다. 이는 도 5에 음 전하가 축적되는 것으로 도시되어 있다. 소스 영역 아래에 배치된 바디 영역에 음의 전하가 축적되는 것에 주목한다는 것에 주의한다. 축적된 음의 전하는 게이트 유전체(142)를 따라서 채널 영역(156)을 형성한다. 샤프한 게이트 크로싱 영역(145b)에 음의 전하가 더 많이 축적되기 때문에, 게이트 크로싱 영역(145b)의 채널 영역(156)은 다른 영역의 채널 영역이 형성되기 전에 도전형이 된다.
게이트 크로싱 영역(145b)의 음의 전하 축적의 증가는, 게이트 크로싱 영역(145b)들 사이의 비교적 샤프한 트랜지션의 기하학적 영향이다. 음의 전하는, 바디 영역(152)의 두 면과 접하는 횡단 게이트 트렌치들에 의해 유발되는 정전기 영향으로 축적된다. 이러한 기하학적인 영향은 제 2 능동 트랜지스터 셀(172)의 임계 전압 Uth을 국지적으로 변화하게 하며, 게이트 크로싱 영역(145b) 밖의 영역의 임계 전압 Uth에 비해서 게이트 크로싱 영역(145b)에서 임계 전압이 '가상으로(virtually)' 감소된다. 예컨대, 게이트 트렌치(145)가 실질적으로 직선인 영역의 임계 전압 Uth의 절대값은 게이트 크로싱 영역(145b)의 임계 전압 Uth의 절대값보다 높다. 기하학적인 영향으로 인해서 선택된 영역에서의 반도체 장치의 '얼리-온(early-on)이 발생된다. 얼리-온이란, 도전성 채널이 다른 영역에 형성되기 전에, 선택된 영역에 즉 비교적 샤프한 게이트 크로싱 영역(145b)에 도전성 채널이 형성된다는 것을 의미한다.
게이트 크로싱 영역(145b)의 감소된 임계 전압은 게이트 크로싱 영역(145b) 밖의 임계 전압의 60% 내지 80%가 될 수 있다. 기하학적 영향은 전계 강도의 국지적인 증가로 표현될 수도 있으며, 이는 전하의 축적을 증가시킨다.
이와 달리, 횡단 게이트 트렌치(140)들 사이에 둥근 트랜지션을 가진 제 1 트랜지스터 셀(171)은, 반경 R1이 비교적 커서 전계 강도를 국지적으로 증가시킬 수 있는 샤프한 트랜지션이 형성되지 않기 때문에, 국지적으로 바뀌는 임계 전압 Uth을 보이지 않는다. 임계 전압 Uth에 대한 매끄러운 곡선형의 둥근 트랜지션의 기하학적 영향은 무시될 수 있다.
따라서, 반도체 장치는 반도체 기판(100)의 선택된 영역에서 제어된 얼리-온 효과를 갖는다. 이 얼리-온 효과는 반도체 장치의 열 폭주의 위험을 감소시키고 이용 가능한 SOA를 증가시킨다.
설명 상의 편의를 위해, 제 1 능동 트랜지스터 셀(171)의 게이트 크로싱 영역은 제 1 게이트 크로싱 영역(140b)이라고 하고, 제 2 능동 트랜지스터 셀(172)의 게이트 크로싱 영역은 제 2 게이트 크로싱 영역(145b)이라고 할 수 있다. 일 실시예에 따라서, 제 1 면(101) 상의 투사 평면에서 봤을 때, 제 1 게이트 크로싱 영역(140b)은 각각 제 1 반경 R1을 가진 횡단 게이트 트렌치(140)들 사이의 둥근 트랜지션을 정의하고, 제 2 게이트 크로싱 영역(145b)은 각각 제 2 반경 R2을 가진 횡단 게이트 트렌치(145)들 사이의 샤프한 트랜지션을 정의하며, 여기서 제 1 반경 R1은 제 2 반경 R2보다 크다.
실제 실시예에서, 제 2 게이트 크로싱 영역(145b)은 완전히 샤프한 트랜지션을 갖지 않고 약간 둥근 트랜지션을 가지며, 이는 예컨대, 게이트 유전체(142)의 열 산화로 인해서 부분적으로 둥글어지기 때문이다. 매우 샤프한 트랜지션은 실제로는 달성하기 어렵지만, 도 5에 도시된 바와 같은 제 2 게이트 크로싱 영역(145b)은 90° 크로싱이라고 할 수 있다. 제 1 게이트 크로싱 영역(140b)은 실제로는 원형이고 의도적으로 샤프하지 않게 했으며, 둥근 트랜지션이라고 할 수 있다.
일 실시예에 따라서, 제 1 반경 R1은 제 2 반경 R2의 적어도 두배이다. 다른 실시예에 따라서, 제 1 반경 R1은 제 2 반경 R2의 적어도 세배이다.
반도체 장치의 열 강도에 대한 얼리-온 효과의 영향을, 도 6 및 도 7, 그리고 도 8(a), 8(b), 9(a), 9(b), 10, 11 및 12에 도시된 시뮬레이션 결과를 참조로 설명하며, 다만 이는 이론에 얽매이는 것은 아니다.
도 6은 상이한 UGS에 대한 ID 대 UDS의 관계로서, MOSFET와 같은 반도체 장치의 출력 특성을 개략적으로 나타낸다. 주어진 게이트 전압 UGS에서, 드레인 전류 ID는 이른바 오믹 영역(OR)에서의 드레인-소스 전압 UDS의 증가에 따라서 실질적으로 선형으로 증가하고, 이를 선형 영역이라고도 한다. 게이트 전압을 일정하기 유지하면서 드레인-소스 전압을 증가시킴으로써, 드레인 전류 ID는 일정 값에 도달할 때까지 더 증가한다. 채널의 도전성이 포화되면, 드레인-소스 전압 UDS은 더이상 드레인 전류를 증가시키지 않는다. 이는 드레인-소스 전압 UDS이 증가함에 따른 채널의 핀칭-오프(pinching-off)의 결과이다. 드레인 전류 ID가 실질적으로 일정하게 유지되는 영역을 포화 영역이라고 하며 도 6에 SR로 표시되어 있다.
게이트 전압이 인가되지 않을 때, 반도체 장치는 비도전 상태이며 반도체 장치는 도 6에 표시된 지점 P1에서 동작된다. 이 지점에서 장치의 단자에서 높은 드레인-소스 전압 UDS이 나타나며 장치에 전류는 흐르지 않는다. 한편, 반도체 장치가 완전한 도전 상태가 되면, 반도체 장치는 예컨대, 도 6에 표시된 P3에서 오믹 영역에서 동작된다. 지점 P3에서 드레인 전류 ID는 비교적 크지만 드레인-소스 전압 UDS은 비교적 낮으며, 이로써 비교적 낮은 전력만이 반도체 장치에 의해서 소비된다. 도전 상태와 비도전 상태 사이의 스위칭 동안에, 반도체 장치는 포화 영역(SR)을 거쳐야 하는데, 중간 내지 높은 드레인-소스 전압 UDS에서 중간 내지 높은 드레인 전류 ID를 전달할 수 있다. 트랜지션 동안에, 전력 방산은 매우 높을 수 있으며, 반도체 장치가 파괴되는 것을 방지하도록 높은 열 방산이 요구된다.
도 15에 예시적으로 도시된 SOA와 관련해서 설명되는 바와 같이, 짧은 펄스 기간에 대응하는 짧은 트랜지션 시간은 비교적 긴 트랜지션 시간보다 반도체 장치가 더욱 양호하게 허용할 수 있다. 한편, 반도체 장치가 예컨대 전류원으로 사용될 때 의도적으로 포화 영역(SR)에서 동작되는 많은 응용예가 존재한다. 반도체 장치가 포화 영역에서 동작되는 다른 응용예는 e-퓨즈(e-fuse) 응용예 혹은 부하 스위치이다. 반도체 장치는 도 6에 도시된 바와 같은 포화 영역(SR)에서 지점 P2에서 동작될 수 있다. 반도체 장치를 포화 영역(SR)에서 안전하게 동작시키기 위해서 2가지 제한이 언급되고 있다. 우선, 반도체 장치에 의해서 생성 혹은 소비되는 전체 전력은 장치 및 반도체 장치가 내장된 패키지에 의해서 분산될 수 있는 전력보다 크지 않아야 한다. 두번째로, 열 방산을 증가시키기 위해서 생성되는 전력의 상승은 장치 및 패키지의 성능보다 크지 않아야 한다. 후자는 반도체 장치 및 그 패키지에 의해 유발되는 열적 관성과 관련되어 있다.
중요한 파라미터는 온도 T에 대한, 특히 접합 온도 Tjunction에 대한 드레인 전류 ID의 의존도이다. 도 15를 참조로 상기 설명한 바와 같이, 생성되는 전력 Pgenerated이 장치가 생성되는 열을 방산시킬 수 있는 것보다 더 빠르면 이 장치는 열적으로 불안정하다. 따라서, 반도체 장치는 이하 식 (1)에 따라서 동작되어야 하며,
Figure 112018063696924-pat00006
여기서 Pdissipated는 방산되는 전력을 나타낸다.
P. Spirito 등의 "Thermal instabilities in the High Current Power MOS Devices: experimental evidence, electro-thermal simulations and analytical modelling"(23rd International conference on microelectronics MIEL 2002, Vol. 1, 2002년 5월, 유고슬라비아 니스)에 설명되어 있는 열 방산 모델에 기초해서, 생성되는 전력은 Pgenerated=UDS·ID으로 정의될 수 있으며, 이 문헌의 전체 내용은 본 명세서에 참조로서 포함되며, 다음 관계식 (2)로 표현되는 바와 같이, 반도체 장치를 안전하게 동작시키기 위한 안정성 기준을 유도할 수 있다.
Figure 112018063696924-pat00007
여기서 Zth는 반도체 장치의 열 임피던스이다. UDS 및 Zth가 양의 값이기 때문에,
Figure 112018063696924-pat00008
이 양인 경우에만 열 불안정성이 발생할 수 있다. 관계식 (2)는 반도체 장치를 동작시키는 안정성 기분을 정의하고 있다.
전형적으로,
Figure 112018063696924-pat00009
는, ID 대 UGS, 즉 여러가지 접합 온도에서 반도체 장치의 트랜스컨덕턴스의 변이를 나타내는 도 7에 나타낸 바와 같이 낮은 ID에서 양이다. 높은 ID에서 온도 계수
Figure 112018063696924-pat00010
는 음이다. 온도 계수가 양에서 음으로 변경되는 것은, 도 7에 25℃의 접합 온도 및 125℃의 접합 온도로 예시된 다양한 접합 온도에 대한 트랜스컨덕턴스 곡선의 교차 지점에 대응한다. 이 교차 지점은 종종 ZTC(zero temperature coefficient) 지점이라고도 한다. 상술한 바와 같이, 온도 불안정성은 반도체 장치가 ZTC 지점의 UGS보다 낮은 게이트 전압 UGS에서 동작될 때만 발생할 수 있다. 낮은 게이트 전압으로 반도체 장치를 동작시키는 것은 스위칭 동안에 반도체 장치를 의도적으로 포화 영역(SR)에서 동작시킬 때 발생된다. ZTC 지점은 트랜스컨덕턴스와 관련되어 있다. 트랜스컨덕턴스가 증가되면 ZTC 지점은 높은 UGS로 시프트된다.
온도 계수의 변경은 서로 균형을 맞추는 2개의 효과의 결과이다. 한편으로, 반도체 장치의 저항은 온도에 따라서 증가하며, 이는 온도 증가에 따라서 전하 캐리어 이동이 감소하기 때문이다. 다른 한편으로 반도체 장치의 임계 전압은 온도-의존형이며 온도 증가에 따라서 감소되며, 이는 전자의 여기가 증가되기 때문이다. 임계 전압이 감소되면 주어진 게이트 전압에서 채널 저항이 감소되고, 따라서 드레인 전류를 증가시킨다. 온도가 낮으면 임계값 감소의 영향이 현저하며, 고온에서 전하 캐리어 이동의 감소가 현저하다.
반도체 장치가 온도 계수가 음인 높은 게이트 전압 UGS에서 동작될 때, 국지적으로 높은 온도를 가진 반도체 장치의 영역은 전류를 거의 흘리지 않으며, 이들 핫스팟은 냉각될 것이다. 반면에, 반도체 장치가 온도 계수가 양인 ZTC 지점 아래에서 동작되면, 핫 스팟은 가열됨에 따라서 더 많은 전류를 흘릴 것이다.
반도체 장치의 열 안정성을 향상시키기 위해서, 본 명세서에 개시된 실시예에 따라서 상이한 형상의 게이트 크로싱 영역을 제공함으로써 반도체 장치의 트랜스컨덕턴스가 국지적으로 변경된다. 게이트 크로싱 영역 특히, 횡단 게이트 트렌치(145)들 사이에 비교적 샤프한 트랜지션을 가진 게이트 크로싱 영역(145b)은, 제 2 능동 트랜지스터 셀(172)의 선택된 영역에 감소된 임계 전압을 제공해서, 상술한 얼리-온 효과를 유도한다. 임계 전압의 감소는 상이한 게이트 크로싱 영역의 상이한 기하학적 형상에 기인한 것이다. 샤프한 트랜지션에서 전계가 국지적으로 증가되어서, 높은 전하 축적을 유도한다. 반도체 장치에 동일한 게이트 전압이 인가되기 때문에, 횡단 게이트 트렌치들이 샤프한 트랜지션을 형성하는 영역은 다른 영역이 도전성이 되기 이전에 도전성이 된다. "조기 도전(earlier conductance)" 영역은 다른 영역보다 낮은 ZTC 지점을 가질 수도 있다. 따라서, 반도체 장치는 낮은 ZTC 지점의 영역 및 높은 ZTC 지점의 영역을 가는 것으로 설명될 수 있다.
횡단 게이트 트렌치들 사이의 샤프한 트랜지션에서 유효 임계 전압이 감소되기 때문에, 이들 영역에서 임계 전압에 대한 온도의 영향도 감소된다. 단지 예로서, 횡단 게이트 트렌치들 사이의 샤프한 트랜지션의 지역을, '정상' 트랜지스터 셀을 형성하는 다른 지역에 비해서 임계 전압이 감소된 '가상' 트랜지스터 셀이라고 간주한다. 접합 온도의 증가는 가상 트랜지스터 셀의 이미 감소된 임계 전압에 영향을 미칠 수도 있다. 그러나, 임계 전압은 어떤 낮은 값으로도 감소될 수 없기 때문에, 증가된 온도에서 가상 트랜지스터 셀의 임계 전압의 감소는 제한된다. 그 결과 장치 저항의 온도 의존도는 낮은 온도에서 현저하다. 이는 가상 트랜지스터 셀이 정상 트랜지스터 셀보다 빠르게 ZTC 지점에 도달한다는 것을 의미한다.
반도체 장치의 열 안정성에 대한 샤프한 트랜지션의 긍정적인 거동은 시뮬레이션에 의해서 확인되었다. 전달 특성(트랜스컨덕턴스)의 시뮬레이션은 상이한 형상을 가진 다양한 게이트 크로싱 영역에 대해서, 특히 도 4에 도시된 둥근 게이트 크로싱 영역 및 도 5에 도시된 샤프한 게이트 크로싱 영역에 대해서 행해졌다. 게이트 크로싱 영역의 경우에, 반도체 장치에 걸쳐 균일하게(homogeneously) 턴온되고, 이는 샤프한 트랜지션이 없어서 얼리-온 효과가 없기 때문이다. 이와 달리, 게이트 크로싱 영역(90° 게이트 크로싱)에서 샤프한 트랜지션을 가진 반도체 장치는, 낮은 게이트 전압 UGS의 샤프한 게이트 크로싱 영역에서 도전성 채널의 조기 턴온을 나타내고, 반면에 반도체 장치의 나머지 영역에서의 도전성 채널은 높은 게이트 전압 UGS에서 이후에 턴온된다.
포화 영역(SR)에서의 응용예의 이점을 확인하기 위해서, 표준 온도(약 300K에 대응하는 25℃) 및 높은 온도(약 400K에 대응하는 125℃)에서 전이 특성이 시뮬레이션되었다. 상술한 바와 같이, 이는, 전이 특성이 낮은 전류 밀도 영역에서 교차하는 경우에 포화 영역(SR)에서의 응용예에서 바람직하다.
Figure 112018063696924-pat00011
=0인 교차점 위에서 반도체 장치를 동작시킬 때, 열 폭주가 발생하지 않을 것이기 때문에 반도체 장치는 본질적으로 안정된다.
도 8(a), 8(b), 9(a) 및 9(b)는, 둥근 트랜지션 및 샤프한 트랜지션의 상이한 접합 온도(300K 대 400K)에서의 ID 대 UGS 거동, 즉 칩 면적당 트랜스컨덕턴스를 나타낸다. 도 8(a) 및 9(a)는 도 4에 예시된 바와 같은 둥근 트랜지션에 대한 ID 대 UGS 거동을 나타내고, 도 8(b) 및 9(b)는 도 5에 예시된 바와 같은 샤프한 트랜지션에 대한 ID 대 UGS 거동을 나타낸다. 시뮬레이션은 반도체 장치에 기초하며, 각각은 복수의 동일한 트랜지스터 셀을 갖고 있다. 도 8(a) 및 도 8(b)에서, 드레인-소스 전압 UDS은 0.1V으로 설정되었고, 도 9(a) 및 9(b)에서, 드레인-소스 전압 UDS은 48V으로 설정되었다.
도 8(a)를 도 8(b)와 비교하면,
Figure 112018063696924-pat00012
<0으로 정의된 열 안정 영역은, 둥근 트랜지션을 가진 게이트 크로싱 영역의 경우에는 2.6A/mm2보다 높은 전류 밀도에서 도달되고, 샤프한 트랜지션을 가진 게이트 크로싱 영역의 경우에는 0.9A/mm2보다 높은 전류 밀도에서 도달된다. 이는, 도 4에 도시된 둥근 트랜지션의 경우에 ZTC 지점이 4.75V에서 나타나는 것에 비해서, 도 5에 도시된 샤프한 트랜지션의 경우의 ZTC 지점이 3.4V로 감소된다는 것을 의미한다. 높은 UDS=48V에서, 열 안정 영역은, 둥근 트랜지션을 가진 게이트 크로싱 영역의 경우에 30A/mm2 이상의 전류 밀도에서 도달되고, 샤프한 트랜지션을 가진 게이트 크로싱 영역의 경우에 6A/mm2 이상의 전류 밀도에서 도달된다. 특정 값이 상이하지만, ZTC 지점이 낮은 게이트 전압으로 시프트되는 것은 낮은 드레인-소스 전압 및 높은 소스-드레인 전압에서 나타난다.
ID 대 UGS 거동에 대한 온도의 영향이 도 10에 더 도시되어 있으며, 추가 시뮬레이션의 결과를 나타낸다. 곡선(303, 304)은 도 4에 도시된 바와 같은 게이트 크로싱 영역에서 둥근 트랜지션만을 가진 반도체 장치에 대한 시뮬레이션 결과를 나타낸다. 값 r=100%은 둥근 트랜지션만(100%) 형성되어 있다는 것을 의미한다. 트레인-소스 전압 UDS은 48V로 설정되었다.
약 100K의 온도 증가의 경우에, ID 대 UGS 곡선은, 곡선(303)으로부터 곡선(304)로의 시프트를 나타내는 긴 세로 화살표로 예시된 바와 같이 칩 영역당 높은 드레인 전류로 강하게 시프트된다.
이와 달리, 게이트 크로싱 영역에 샤프한 트랜지션만을 가진 반도체 장치의 ID 대 UGS 거동은 각각 곡선(301, 302)으로 도시되어 있다. 샤프한 트랜지션만을 가진 장치의 경우에, 둥근 트랜지션이 제공되지 않기 때문에 대응하는 r값은 r=0%이 될 것이다. 곡선(301, 302)은 샤프한 트랜지션이 임계 전압의 상당한 감소를 유발하고, 이로써 둥근 트랜지션만을 가진 반도체 장치에 비해서 반도체 장치가 낮은 게이트 전압에서 도전성이 된다는 것을 나타낸다. 이에 더해서, ID 대 UGS 거동에 대한 온도의 영향은 곡선(301, 302) 사이의 짧은 세로 화살표로 표시된 바와 같이 거의 나타나지 않는다.
샤프한 트랜지션과 둥근 트랜지션을 모두 포함하는 반도체 장치가 형성될 때 더 추가적인 개선점이 나타날 수 있다. 이는 예시적으로 곡선(305, 306)으로 표시되어 있으며, 여기서 트랜지션의 약 70%는 둥근 트랜지션이고, 트랜지션의 약 30%는 샤프한 트랜지션이다. 이는 값 r=70%으로 표현된다. 곡선(305, 306)은 서로 가깝게 위치되며, 이는 약 100K 온도 증가는 반도체 장치의 ID 대 UGS 거동을 크게 변경하지 않는다는 것을 의미한다. 이는 곡선(305, 306) 사이의 매우 짧은 화살표로 표시된다. 이에 더해서, 상이한 레이아웃을 가진 게이트 크로싱 영역을 혼합함으로써, 곡선(305, 306)의 경우와 같이 임계 전압의 높은 강하를 방지한다. 많은 응용예에서, 임계 전압은 사전 정의된 범위가 되어야 한다.
추가적인 설명을 위해서, 게이트 크로싱 영역의 둥근 트랜지션과 샤프한 트랜지션 사이의 다양한 혼합 비율을 가진 반도체 장치의 시뮬레이션 결과를 나타낸다. 이 혼합 비율은 r값으로 표현되며, r=100%이란 둥근 트랜지션이 100%이고 샤프한 트랜지션은 없다는 것을 의미하고, r=0%이란 둥근 트랜지션이 0%이고 샤프한 트랜지션이 100%라는 것을 의미한다. 도 11은 칩 면적이 약 30mm²이고 약 100V의 정격 블로킹 전압을 가진 반도체 장치의 드레인 전류 ID에 대한 온도 계수
Figure 112018063696924-pat00013
의 의존도를 나타낸다.
도 11에 도시된 바와 같이, 둥근 트랜지션과 샤프한 트랜지션을 혼합했을 때의 낮은(0 내지 20A) 내지 중간(20 내지 50A)의 드레인 전류에 대한 온도 계수의 상당한 감소를 확인할 수 있다. 샤프한 트랜지션만을 가진 반도체 장치(r=0%)가 곡선(400)으로 예시된 바와 같이 작은 열 계수 의존도를 이미 나타내고 있지만, 상이한 트랜지션을 가진 게이트 크로싱 영역을 혼합하면, 더 상당한 감소를 얻을 수 있다. 혼합 값 r을 20%와 90% 사이, 상세하게는 50%와 90% 사이, 더 상세하게는 60%와 80% 사이로 설정하면 더 양호한 결과를 얻을 수 있다. 곡선(400, 402, 404, 406, 408, 410) 각각의 r값이 도 11에 도시되어 있다. 특정 시뮬레이션에서 주어진 드레인 전류 ID의 값은 예시적인 것일 뿐이고 다른 장치에서는 상이할 수 있다는 점에 주의한다.
다양한 실시예를 참조하면, 능동 영역(104)에서, 횡단 게이트 트렌치(140)들 사이의 제 1 게이트 크로싱 영역(140b)의 총수는 제 1 게이트 크로싱 영역(140b)과 제 2 게이트 크로싱 영역(145b)의 총수의 50%와 90% 사이가 될 수 있다. 더 상세하게, 제 1 게이트 크로싱 영역(140b)의 총수는 제 1 게이트 크로싱 영역(140b)과 제 2 게이트 크로싱 영역(145b)의 총수의 60%와 80% 사이가 될 수 있다. 반도체 장치에 2개 이상의 타입의 상이한 게이트 크로싱 영역이 형성되는 경우에는, 이 총수는 모든 게이트 크로싱 영역의 총수를 가리킨다.
상이한 형상을 가진 게이트 크로싱 영역을, 환언하면 상이한 게이트 크로싱 영역을 가진 능동 트랜지스터 셀을 혼합함으로써, 반도체 장치의 평균 임계 전압을 조정할 수 있다. 평균 임계 전압은 도 10으로 획득되는 혼합 비율 r에 의존한다. 샤프한 트랜지션만을 포함하는 반도체 장치(곡선(301, 304))에 대해서 임계 전압의 상당한 감소가 관찰된다.
이에 더해서, 게이트 크로싱 영역의 레이아웃 및 형상을 간단히 조정함으로써, 반도체 장치가 안전하게 동작될 수 있도록 반도체 장치의 열 안정성을 상당히 개선할 수 있다. 이는 SOA로 정의된 이용 가능한 동작 영역을 확대한다.
게이트 크로싱 영역의 레이아웃 및 형상을 조정하는 것은, 횡단 게이트 트렌치들의 형상을 정의하는데 사용되는 리소그래피 마스크를 조정하기만 하면 되기 때문에, 간단하고 비용 효율적인 방식이다. 추가적인 마스크나 에칭 단계를 요구되지 않는다. 따라서, 반도체 장치의 열 안정성을 개선하는 기존 시도와 달리, 본 명세서에서 제안되는 솔루션은 추가 비용을 요구하지 않는다.
이에 더해서, 게이트 유전체는 반도체 장치 전체에 일정한 두께로 제공될 수 있다. 다른 방식에서는 상이한 두께의 게이트 유전체를 가진 영역을 제공해서 트랜스컨덕턴스를 변경할 수도 있다. 그러나, 상이한 두께의 게이트 유전체를 가진 영역을 제공하는 것은, 비용을 증가시키는 추가적인 처리 단계를 암시한다. 나아가, 게이트 유전체의 두께는 정확하게 설정하기가 어려울 수 있다. 게이트 크로싱 영역의 형상의 기하학적인 변화의 제어가 더 용이하다.
특정 반도체 장치의 SOA를 결정할 때, 상기 관계식 (2)로 표현되는 안정성 기준을 사용해서 도 12에 선(504)로 예시된 바와 같은 열 불안정성 한계선(205)을 결정한다. 현실적인 고려로서, 관계식 (2)의 안정성 기준은 추가적인 안전성 마진을 갖고 조정되었으며, 따라서 관계식 (3)으로 표현된다.
Figure 112018063696924-pat00014
관계식 (3)에 기초해서, 열 불안정성 한계선(205)이 최대 전력 한계선(204)으로부터 벗어나는 예시적인 UDS 값이 유도된다. 도 12는 둥근 트랜지션을 가진 60% 게이트 크로싱 영역을 구비한 반도체 장치의 예에 대한 시뮬레이션 결과를 나타낸다. 최대 전력 한계선(204)이 펄스 기간에 의존하기 때문에, 곡선(501)로 도시된 DC 펄스, 곡선(502)로 도시된 10ms 펄스 및 곡선(503)으로 도시된 1ms 펄스와 같은 상이한 펄스 길이가 고려되었다. 도 12로부터 알 수 있는 바와 같이, 열 불안정성 제한선(205)은 DC 동작의 경우에 UDS=18V에서, 10ms 펄스의 경우 36V에서, 그리고 1ms 펄스의 경우 약 50V 이상의 전압에서, 최대 전력 한계선(204)보다 작아진다.
따라서, 횡단 게이트 트렌치들 사이에 상이한 트랜지션을 가진 게이트 크로싱 영역을 적절하게 혼합하면, ID 대 UGS 거동에 대한 온도의 영향은 크게 감소될 수 있으며, 따라서 열 안정성이 개선된다. 그 결과 이용 가능한 SOA가 확대될 수 있다.
시뮬레이션으로부터 얻어지는 바와 같이, 반도체 장치에 상이한 트랜지션을 가진 게이트 크로싱 영역을 구비한 횡단 게이트 트렌치들을 제공하는 것은, 열 폭주의 위험을 감소시키는 비용 효율적인 방식이다.
상이한 형상을 가진 혼합 게이트 크로싱 영역이 제공하는 주요 효과는
(a) 도 8(a), 8(b), 9(a), 9(b) 및 10에 도시된 바와 같이 양의 온도 계수
Figure 112018063696924-pat00015
로 표현되는 양의 온도 피드백이 나타나는 것을 상당히 낮은 전류 밀도 값으로 시프트한다는 점 및
(b) 도 11에 도시된 바와 같이 양의 온도 계수의 절대값을 감소시킨다는 점이다.
이러한 관점에서, 주어진 영역에서 교차해서 게이트 크로싱 영역을 형성하는 게이트 트렌치를 구비한 전력-MOSFET가 제공된다. 게이트 트렌치의 그룹은 서로 수직으로 연장되어서 각각이 교차하는 게이트 트렌치들 사이에 주어진 트랜지션이 있는 수직 게이트 크로싱 영역을 형성할 수 있다. 샤프한 혹은 거의 각진 트랜지션을 가진 게이트 크로싱 영역에서, 샤프한 트랜지션의 특정 형상에 의해 발생되는 정전 효과로 인해서 전력-MOSFET는 조기에 턴온된다. 둥근 트랜지션은 이러한 효과를 보이지 않는다.
따라서, 게이트 크로싱 영역의 형상을 적절하게 선택함으로써 임계 전압을 국지적으로 변경하고 이로써 칩 영역에 대한 트랜스컨덕턴스를 국지적으로 변경하는 것이 가능하다. 상이한 형상의 게이트 크로싱 영역은 전체 능동 영역(104)에 균일하게 분산될 수도 있고 클러스터로 분산될 수도 있다. 이는 칩에 상이한 임계 전압 및 상이한 ZTC를 가진 영역을 생성한다.
그 결과, 전력-MOSFET와 같은 반도체 장치에 포화 영역에서의 개선된 강도를 나타내는 트랜지스터 셀의 높은 밀도를 제공할 수 있다. 필드 전극을 각각 갖고 있는 침상 트렌치를 능동 트랜지스터 셀에 제공함으로써, 전력-MOSFET와 같은 반도체 장치에는 낮은 온-상태 저항 RON을 제공할 수도 있다.
도 13을 참조로 다른 실시예를 설명한다. 도 13은 반도체 기판의 제 1 면의 평면도로, 다른 형상의 게이트 크로싱 영역을 갖고 있으며 일반적으로 90°로 엇갈려 있는 횡단 게이트 트렌치(240)들의 레이아웃을 나타내고 있다. 도 13에서 빗금친 영역에 대응하는 게이트 트렌치(240)는 일반적으로 도 13의 방향에 대해서 G1으로 표시된 세로 방향 및 G2로 표시된 가로 방향으로 연장된다. 반도체 기판의 관점에서, 게이트 트렌치(240)는 반도체 기판의 제 1 면을 따라서 서로 수직으로 연장된다. 교차하는 게이트 트렌치(240)는 복수의 그리드 메쉬(246, 247, 248, 249)를 가진 그리드 구조를 형성한다. 각각의 그리드 메쉬(246, 247, 248, 249)는 제 1 면(101) 상의 투사 평면에서 봤을 때 각각의 그리드 메쉬를 완전히 둘러싸는 게이트 트렌치(240)의 폐루프 경계(240a)에 의해 정의되고 형성된다.
게이트 크로싱 영역의 형상 혹은 레이아웃은 게이트 트렌치(240)의 내부 경계(240a)에 의해 정의된다. 241로 표시된 점선 정사각형은 예컨대, 제 1 반경 R1으로 정의된 둥근 트랜지션을 가진 게이트 크로싱 영역을 나타내고, 242로 표시된 점선 정사각형은 예컨대, 제 2 반경 R2로 정의된 샤프한 트랜지션을 가진 게이트 크로싱 영역을 나타낸다. 제 1 반경 R1은 제 2 반경 R2보다 훨씬 크기 때문에 상술한 얼리-온 효과를 발생시킨다.
그리드 메쉬(246) 각각은 동일한 제 1 반경 R1의 동일한 게이트 크로싱 영역(241)을 갖고 있다. 유사하게 그리드 메쉬(247) 각각은 동일한 제 2 반경 R2의 동일한 게이트 크로싱 영역(242)을 갖고 있다. 그러나, 그리드 메쉬(248)로 도시된 바와 같이 하나의 그리드 메쉬에 게이트 크로싱 영역(241, 242)을 제공하는 것도 가능하다.
추가적인 변형예에서, 제 1 반경 R1 및 제 1 반경 R2에 의해 정의되는 게이트 크로싱 영역에 더해서, 제 1 반경 R3에 의해 정의되는 제 3 게이트 크로싱 영역(243)을 가진 그리드 메쉬가 제공될 수도 있다. 이는 그리드 메쉬(249)에 도시되어 있다. 횡단 게이트 트렌치(240)들에 의해 형성되는 그리드 구조는 따라서, 횡단 게이트 트렌치(240)들의 각각의 내부 경계(240a)에 의해 정의되는 상이한 형상을 가진 적어도 2개의 상이한 종류의 그리드 메쉬를 포함한다.
침상 트렌치는 도 13에 도시되어 있지 않다. 침상 트렌치 각각은 그리드 메쉬 각각에 배치될 수 있다.
상기 관점에서, 일 실시예에 따른 전력 반도체 장치는 제 1 면(101)을 구비한 반도체 기판(100) 및 제 1 면(101)으로부터 반도체 기판(100)으로 연장되는 복수의 서로 이격된 침상 트렌치(130)를 포함하며, 침상 트렌치(130) 각각은 필드 전극(131)을 포함한다. 복수의 횡단 게이트 트렌치(140)들은 인접하는 침상 트렌치(130)들 사이에 배치된다. 제 1 면(101) 상의 투사 평면에서 봤을 때, 복수의 횡단 게이트 트렌치(140)들은 각각의 침상 트렌치(130)를 둘러싸도록 복수의 그리드 메쉬(246, 247 248, 249)를 가진 그리드 구조를 형성한다. 게이트 트렌치(140)는 바디 영역(152)에 인접하는 각각의 게이트 전극(141)을 포함하고, 바디 영역(152)에 채널 영역(156)을 정의한다. 각각의 채널 영역은 반도체 기판(100)의 제 1 면(101) 상의 투사 평면에서 봤을 때 각각의 침상 트렌치(130)를 완전히 둘러싸고 있다. 복수의 그리드 메쉬는 제 1 면(101) 상의 투사 평면에서 봤을 때 상이한 형상의 그리드 메쉬를 포함한다.
도 14를 참조하며, 전력 반도체 장치를 제조하는 방법이 개시되어 있다. 제 1 공정에서, 제 1 면(101)을 가진 반도체 기판(100)이 제공된다. 다음 공정에서, 반도체 기판(100)의 능동 영역(104)에 복수의 능동 트랜지스터 셀(171, 172)이 형성된다. 일 실시예에 따라서, 복수의 능동 트랜지스터 셀(171, 172) 중 적어도 일부 혹은 각각은, 옵션으로 제 1 면(101)으로부터 반도체 기판(100)으로 연장되며, 필드 전극(131)을 포함하는 침상 트렌치(130)를 포함할 수 있다. 침상 트렌치(130)는 예컨대, 반도체 기판을 에칭하고 이어서 필드 산화물(132)을 형성하는 두꺼운 열 산화물을 형성함으로써 형성될 수 있다. 도전성 물질이 증착되어서 침상 트렌치(130) 각각의 내부에 필드 전극(131)을 형성할 수도 있다.
추가 공정에서, 침상 트렌치(130)들 사이에서 연장되는 복수의 횡단 게이트 트렌치(140, 145)들을 구비한 게이트 전극 구조가 형성된다. 횡단 게이트 트렌치(140, 145)는, 전력 반도체 장치의 반도체 기판(100)의 제 1 면(101) 상의 투사 평면에서 봤을 때 상이한 형상의 게이트 크로싱 영역을 형성한다.
게이트 전극 구조는 반도체 기판(100)의 제 1 면(101)에 마스크를 제공함으로써 형성될 수 있다. 이 마스크는, 상이한 형상의 그리드 메쉬를 정의하는 상이한 형상의 서로 이격된 섬형상 영역을 포함한다. 예시적인 마스크는 예컨대, 그리드 메쉬(246, 247, 248, 249)의 레이아웃에 대응할 수 있다. 도 13의 빗금친 영역은 마스크에 의해서 노출되는 영역이 될 것이다. 도 13에 예시된 바와 같이, 마스크는, 상술한 바와 같이 상이한 게이트 크로싱 영역을 정의하도록 외부 형상이 서로 상이한 적어도 2가지 타입의 상이한 섬형상 영역을 포함한다.
추가 처리에서, 반도체 기판(100)은 에칭 마스크로서 마스크를 사용해서 에칭되어서 게이트 트렌치(240)를 형성한다.
일 실시예에 따라서, 에칭 마스크의 섬형상 영역은 제 1 반경 R1을 가진 외부 테두리를 구비한 제 1 섬형상 영역(246) 및 제 2 반경 R2을 가진 외부 테두리를 구비한 제 2 섬형상 영역(247)을 포함하며, 여기서 제 1 반경 R1은 제 2 반경 R2보다 크다. 예시적인 실시예에 따라서 제 1 반경 R1은 제 2 반경 R2의 적어도 2배가 될 수 있다.
100 : 반도체 기판
101 : 반도체 기판의 제 1 면
102 : 반도체 기판의 제 2 면
103 : 테두리
104 : 능동 영역
105 : 에지 종단 영역
130 : 침상 트렌치
131 : 필드 전극
132 : 필드 산화물
140, 145 : 게이트 트렌치
140a, 145a : 게이트 트렌치의 내부 경계/그리드 메쉬의 내부 경계
140b, 145b : 게이트 크로싱
141 : 게이트 전극
142 : 게이트 유전체
151 : 소스 영역
152 : 바디 영역
153 : 드리프트 영역
154 : 필드 차단 영역
154a, ... 154c : 서브 필드 차단 영역
155 : 드레인 영역
156 : 채널 영역
160 : 접촉 구조
171 : 제 1 능동 트랜지스터 셀
172 : 제 2 능동 트랜지스터 셀
201, 202, 203, 204, 205 : SOA 선
240 : 게이트 트렌치
240a : 경계
241, 242, 243 : 게이트 크로싱 영역
246, ..., 249 : 그리드 메쉬
G : 게이트 금속화부
L1 : 소스 금속화부
L2 : 드레인 금속화부
G1, G2 : 게이트 트렌치의 연장부

Claims (19)

  1. 전력 반도체 장치로서,
    제 1 면을 가진 반도체 기판과,
    상기 반도체 기판의 능동 영역(active area)에 형성된 복수의 능동 트랜지스터 셀 - 상기 복수의 능동 트랜지스터 셀 각각은, 상기 제 1 면으로부터 상기 반도체 기판으로 연장되며 필드 전극을 포함하는 침상 트렌치(spicular trench)를 포함함 - 과,
    상기 침상 트렌치들 사이에서 연장되는 복수의 횡단 게이트 트렌치를 구비한 게이트 전극 구조
    를 포함하되,
    상기 복수의 횡단 게이트 트렌치는 복수의 제 1 게이트 크로싱 영역 및 복수의 제 2 게이트 크로싱 영역을 포함하고 - 상기 제 1 게이트 크로싱 영역 각각은 제 1 벽 부분(wall section)을 포함하고, 상기 제 2 게이트 크로싱 영역 각각은 제 2 벽 부분을 포함함 - ,
    상기 제 1 벽 부분은, 게이트 트렌치의 가로지르는 2개의 스팬을 함께 연결하는 트랜지션을 형성하며,
    상기 제 2 벽 부분은, 게이트 트렌치의 가로지르는 2개의 스팬을 함께 연결하는 트랜지션을 형성하고
    상기 반도체 기판의 상기 제 1 면 상의 투사 평면에서 봤을 때, 상기 제 1 벽 부분은 제 1 반경을 갖고, 상기 제 2 벽 부분은 상기 제 1 반경과는 상이한 제 2 반경을 갖는
    전력 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 면 상의 투사 평면에서 봤을 때, 상기 제 1 게이트 크로싱 영역 각각은 횡단 게이트 트렌치들 사이에 상기 제 1 반경을 가진 둥근 트랜지션을 정의하며, 상기 제 2 게이트 크로싱 영역 각각은 횡단 게이트 트렌치들 사이에 상기 제 2 반경을 가진 샤프한 트랜지션을 정의하고,
    상기 샤프한 트랜지션은 상기 둥근 트랜지션에 비해서 상대적으로 더 샤프한
    전력 반도체 장치.
  3. 제 2 항에 있어서,
    상기 제 1 반경은 상기 제 2 반경의 적어도 2배인
    전력 반도체 장치.
  4. 제 2 항에 있어서,
    상기 능동 영역에서, 상기 횡단 게이트 트렌치들 사이의 상기 제 1 게이트 크로싱 영역의 총수는, 상기 횡단 게이트 트렌치들 사이의 상기 제 2 게이트 크로싱 영역의 총수 이상인
    전력 반도체 장치.
  5. 제 2 항에 있어서,
    상기 능동 영역에서, 상기 횡단 게이트 트렌치들 사이의 상기 제 1 게이트 크로싱 영역의 총수는, 상기 제 1 게이트 크로싱 영역과 상기 제 2 게이트 크로싱 영역의 총수의 50%와 90% 사이인
    전력 반도체 장치.
  6. 제 2 항에 있어서,
    상기 능동 영역에서, 상기 횡단 게이트 트렌치들 사이의 상기 제 1 게이트 크로싱 영역의 총수는, 상기 제 1 게이트 크로싱 영역과 상기 제 2 게이트 크로싱 영역의 총수의 60%와 80% 사이인
    전력 반도체 장치.
  7. 제 2 항에 있어서,
    상기 게이트 크로싱 영역은 제 3 게이트 크로싱 영역을 더 포함하고,
    상기 제 1 면 상의 투사 평면에서 봤을 때, 상기 제 3 게이트 크로싱 영역 각각은 상기 횡단 게이트 트렌치들 사이에 제 3 반경을 가진 둥근 트랜지션을 정의하며,
    상기 제 3 반경은 상기 제 1 반경보다 작고 상기 제 2 반경보다 큰
    전력 반도체 장치.
  8. 제 1 항에 있어서,
    상기 게이트 전극 구조는 게이트 전극과 상기 반도체 기판 사이에 게이트 유전체를 포함하고,
    상기 게이트 유전체는 상이한 형상의 상기 게이트 크로싱 영역에서 동일한 두께를 갖는
    전력 반도체 장치.
  9. 제 1 항에 있어서,
    상기 능동 트랜지스터 셀 각각은, 상기 게이트 전극 구조의 각각의 게이트 트렌치에 바디 영역 및 게이트 전극을 포함하는
    전력 반도체 장치.
  10. 제 1 항에 있어서,
    상기 제 2 게이트 크로싱 영역은, 상기 제 1 게이트 크로싱 영역의 국지적 임계 전압의 절대값의 60% 내지 80%인 절대값을 가지는 국지적 임계 전압을 정의하는
    전력 반도체 장치.
  11. 전력 반도체 장치로서,
    제 1 면 및 능동 영역을 구비하는 반도체 기판과,
    상기 능동 영역에서 상기 제 1 면으로부터 상기 반도체 기판으로 연장되는, 복수의 서로 이격된 침상 트렌치 - 상기 침상 트렌치 각각은 필드 전극을 포함함 - 와,
    인접하는 침상 트렌치들 사이의 복수의 횡단 게이트 트렌치
    를 포함하고,
    상기 복수의 횡단 게이트 트렌치는, 상기 제 1 면 상의 투사 평면에서 봤을 때, 상기 침상 트렌치 각각을 둘러싸는 복수의 그리드 메쉬를 가진 그리드 구조를 형성하며,
    상기 게이트 트렌치는, 바디 영역에 인접하며 상기 바디 영역에 채널 영역을 정의하는 각각의 게이트 전극을 포함하며,
    상기 채널 영역 각각은 상기 반도체 기판의 상기 제 1 면 상의 투사 평면에서 봤을 때 각각의 침상 트렌치를 완전히 둘러싸고,
    상기 그리드 메쉬 중 제 1 그리드 메쉬에서, 상기 게이트 트렌치의 제 1 벽 부분이 상기 게이트 트렌치의 가로지르는 스팬들을 함께 연결하고,
    상기 그리드 메쉬 중 제 2 그리드 메쉬에서, 상기 게이트 트렌치의 제 2 벽 부분이 상기 게이트 트렌치의 가로지르는 스팬들을 함께 연결하며,
    상기 제 1 벽 부분은 상기 제 1 면 상의 투사 평면에서 봤을 때 상기 제 2 벽 부분과는 상이한 형상을 갖고,
    상기 복수의 그리드 메쉬는 둥근 경계를 가진 제 1 그리드 메쉬 및 부분적으로 직선 경계를 가진 제 2 그리드 메쉬를 포함하며,
    상기 제 1 그리드 메쉬에 의해 형성되는 둘러싸인 경계에서 곡선 스팬 길이에 대한 직선 스팬 길이의 비율은 상기 제 2 그리드 메쉬에 의해 형성되는 곡선 스팬 길이에 대한 직선 스팬 길이의 비율보다 큰
    전력 반도체 장치.
  12. 제 11 항에 있어서,
    상기 능동 영역에서 상기 제 1 그리드 메쉬의 총수는 상기 제 2 그리드 메쉬의 총수 이상인
    전력 반도체 장치.
  13. 제 11 항에 있어서,
    상기 능동 영역에서 상기 제 1 그리드 메쉬의 총수는, 상기 제 1 그리드 메쉬와 상기 제 2 그리드 메쉬의 총수의 50% 내지 90%인
    전력 반도체 장치.
  14. 제 11 항에 있어서,
    상기 능동 영역에서 상기 제 1 그리드 메쉬의 총수는, 상기 제 1 그리드 메쉬와 상기 제 2 그리드 메쉬의 총수의 60% 내지 80%인
    전력 반도체 장치.
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