DE102017114568A1 - Leistungshalbleitervorrichtung mit unterschiedlichen gatekreuzungen und verfahren zum herstellen davon - Google Patents

Leistungshalbleitervorrichtung mit unterschiedlichen gatekreuzungen und verfahren zum herstellen davon Download PDF

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Abstract

Eine Leistungshalbleitervorrichtung beinhaltet ein Halbleitersubstrat (100) mit einer ersten Seite (101). Mehrere aktive Transistorzellen (171, 172) sind in einem aktiven Bereich (104) des Halbleitersubstrats (100) gebildet, wobei jede der mehreren aktiven Transistorzellen (171, 172) einen nadelförmigen Graben (130) beinhaltet, der sich von der ersten Seite (101) in das Halbleitersubstrat (100) hinein erstreckt und eine Feldelektrode (131) aufweist. Eine Gateelektrodenstruktur weist mehrere sich schneidende Gategräben (140, 145) auf, die zwischen den nadelförmigen Gräben (130) verlaufen, wobei die sich schneidenden Gategräben (140, 145) bei Betrachtung in ebener Projektion auf die erste Seite (101) der Leistungshalbleitervorrichtung Gatekreuzungsgebiete (140b, 145b) unterschiedlicher Form bilden.

Description

  • Technisches Gebiet
  • Hier beschriebene Ausführungsformen betreffen Leistungshalbleitervorrichtungen mit wenigstens zwei unterschiedlichen Typen von Gatekreuzungen. Weitere Ausführungsformen gelten für Verfahren zum Herstellen von Leistungshalbleitervorrichtungen.
  • Hintergrund
  • Leistungshalbleitervorrichtungen oder einfach Leistungsvorrichtungen sind üblicherweise für den beabsichtigten Zweck optimiert. Zum Beispiel sind Leistungs-MOSFETs dafür optimiert, als Schalter in SMPS-Topologien (SMPS: Switched Mode Power Supply - Schaltnetzteil) verwendet zu werden. Bei solchen Schaltkreisen sind die Schalter entweder in einem EIN- oder in einem AUS-Zustand und werden bei hoher Frequenz betrieben. Das Hauptoptimierungsziel besteht typischerweise darin, Verluste in der Leistungsvorrichtung durch zum Beispiel Minimieren der Schaltzeit zu minimieren. Die Druckschrift DE 10 2015 117 469 A1 beschreibt ein Verfahren zum Herstellen einer Halbleitervorrichtung mit Grabengate durch Verwenden einer Screenoxidschicht. Die Druckschrift DE 10 2015 104 988 A1 beschreibt eine Halbleitervorrichtung mit Gate-Finnen. Die Druckschrift DE 10 2014 112 379 A1 beschreibt eine Halbleitervorrichtung mit einer Abschlussmesa zwischen einer Abschlussstruktur und einem Zellfeld von Feldelektrodenstrukturen. Die Druckschrift DE 10 2014 112 322 A1 beschreibt eine Halbleitervorrichtung mit Feldelektrode und Kontaktstruktur.
  • Eine Leistungsvorrichtung kann auch für andere Zwecke verwendet werden, wie etwa als Schutzelemente für elektronische Platinen oder spezielle empfindliche Komponenten auf der elektronischen Platine. Große Einschaltströme und elektrische Spannungsstöße können ein Risiko für elektronische Komponenten darstellen und können zu einer Fehlfunktion oder Zerstörung elektronischer Vorrichtungen führen. Wenn als Schutzelement verwendet, sind Leistungsvorrichtungen mit reduzierten oder minimierten Verlusten ebenfalls von Interesse. Zusätzlich dazu kann die Leistungsvorrichtung als dissipatives Element während Schaltereignissen bereitgestellt werden, um die elektronische Platine und/oder andere Komponenten auf der Platte zu schützen.
  • Falls zum Beispiel eine elektronische Platte zu einem Bedienschrank hinzugefügt würde, der betriebsfähig ist, können übermäßige Einschaltströme auftreten, da üblicherweise große Kondensatoren an den Verbindern zum Verbinden der elektronischen Platine bereitgestellt sind. Die Kondensatoren schließen die Versorgungsspannung dynamisch kurz. Der Ladestrom ist nur durch den Widerstand der Leiterbahnen auf der Platine begrenzt, was potentiell zur Zerstörung von Komponenten auf der Platine führen kann. Um dieses Problem zu vermeiden, muss der Strom begrenzt werden. Leistungs-MOSFETs können als ein Strombegrenzer verwendet werden, wenn sie in dem sogenannten Sättigungsmodus betrieben werden: Betrieb bei hoher Drain-Source-Spannung UDS und geringen bis moderaten Drainströmen UD . Die Leistungsvorrichtung arbeitet wie ein spannungsabhängiger Widerstand in dem Sättigungsmodus.
  • Die Optimierung von Leistungs-MOSFETs zu dem niedrigsten Ein-Zustand-Widerstand, der als RON abgekürzt wird, zum Reduzieren von Verlusten hat zu einer Zunahme der Transkonduktanz pro Chipfläche geführt. Die Transkonduktanz gm pro Chipfläche ist ein grundlegender Parameter einer Leistungsvorrichtung, der den Strom, der von dem Ausgang der Leistungsvorrichtung gezogen wird, mit der Spannung, die über den Eingang der Leistungsvorrichtung erscheint, in Beziehung setzt.
  • Andererseits kann eine große Transkonduktanz zu einer reduzierten Robustheit der Leistungsvorrichtung beim Betrieb im Sättigungsmodus führen. Das Folgende soll dies veranschaulichen. Es wird angenommen, dass ein kleiner Bereich der Leistungsvorrichtung geringfügig heißer als andere Bereiche der Leistungsvorrichtung ist. Dies kann aufgrund von ungleichmäßiger Dissipation erzeugter Wärme auftreten. Die lokal erhöhte Temperatur kann zu einer lokalen Variation von Vorrichtungsparametern führen. Der Bereich erhöhter Temperatur kann mehr Strom führen, was zu höheren thermischen Verlusten in diesem Bereich führt. Infolgedessen wird der Bereich mit einer höheren Temperatur noch mehr Strom von kälteren Bereichen „anziehen“, was zu einem potentiellen thermischen Durchgehen führt. Diese Tendenz kann durch den Temperaturkoeffizienten ∂ID/∂T ausgedrückt werden, der die Temperaturabhängigkeit des Drainstroms beschreibt. Ein positiver Wert dieses Temperaturkoeffizienten ∂ID/∂T bedeutet, dass der Vorrichtungsbetrieb potentiell instabil ist. Für moderne gewöhnliche Vorrichtungen ist die höhere Transkonduktanz grob näherungsweise proportional zu dem Temperaturkoeffizienten ∂ID/∂T in dem Sättigungsmodus.
  • Der positive Temperaturkoeffizient begrenzt den sogenannten sicheren Arbeitsbereich, abgekürzt als SOA (Safe Operating Area), der Vorrichtung. Der SOA wird als ein Gebiet in einer logarithmischen ID-gegen-UDS-Darstellung ausgedrückt, in dem die Vorrichtung ohne Zerstörung sicher betrieben werden kann. Hersteller stellen einen SOA für jede Leistungsvorrichtung bereit, um dem Kunden zu ermöglichen, die Betriebsbedingung zum sicheren Betreiben der Leistungsvorrichtungen festzulegen, ohne Fehfunktionen zu erfahren. 15 zeigt ein Beispiel für einen typischen SOA eines Leistungs-MOSFETs. Dieser sichere Betriebsbereich ist durch eine Zahl von Linien begrenzt, die für den speziellen Leistungs-MOSFET charakteristisch sind.
  • Die Linie 201 ist die sogenannte RDS(on)-Grenze-Linie, die die lineare Abhängigkeit zwischen der Source-Drain-Spannung UDS und dem Drainstrom ID beschreibt. Die Steigung der Linie 201 ist durch den spezifischen Ein-Zustand-Widerstand RON des MOSFET bei der Nenngrenzschichttemperatur und der Nenngatespannung definiert, die für die Halbleitervorrichtung spezifisch sind. Die horizontale Linie 202 ist die sogenannte Gehäuse-Grenze-Linie, die durch den maximalen Strom definiert wird, den die externen Drähte oder die Verbindung des Gehäuses, in dem der MOSEFET eingebettet ist, führen können. Zum Beispiel können Bonddrähte zu heiß für Ströme werden, die einen maximalen Strom überschreiten. Die vertikale Linie 203 ist durch die maximale Durchbruchspannung des MOSFET gegeben. Die schräge Linie 204 wird als Maximalleistungsgrenzlinie bezeichnet und drückt die Fähigkeit der Vorrichtung aus, Wärme zu dissipieren. Die Linie 204 hängt, unter anderem, von der Grenzschichttemperatur, der Dauer der Pulslänge und von dem Vorrichtungsgehäuse ab. Zum Beispiel kann die maximale Nenngrenzschichttemperatur in Automobilanwendungen in einem Bereich von etwa 150 °C liegen. Die Linie 204 repräsentiert hier eine beispielhafte Pulslänge von 10 ms. Die Maximalleistungsgrenzlinie kann unter Annahme eines thermischen Gleichgewichts zwischen der erzeugten Leistung Perzeugt und der dissipierten Leistung Pdissipiert berechnet werden.
  • Eine weitere Grenze wird durch das oben erwähnte Risiko eines thermischen Durchgehens auferlegt. Das Risiko wird für Vorrichtungen mit einer hohen Transkonduktanz erhöht, die zu einem „Knick“ in der Maximalleistungsgrenzlinie führt, wie durch Linie 205 angegeben, die auch als Thermische-Instabilität-Grenze-Linie bezeichnet wird. Obwohl die Vorrichtung im Prinzip dazu in der Lage sein kann, Pulse bei höheren Drain-Source-Spannungen auszuhalten, diktiert das erhöhte Risiko eines thermischen Durchgehens, die maximale Leistung zu begrenzen. Wenn die Linie 204 mit der Linie 205 verglichen wird, wird es offensichtlich, dass es eine signifikante Reduzierung des gesamten Bereichs des SOA gibt, was praktische Implikationen zum Betreiben der Leistungsvorrichtung haben kann. Im Grunde wird die Halbleitervorrichtung als thermisch instabil betrachtet, falls die erzeugte Leistung schneller als die Leistung ansteigt, die dissipiert werden kann: ∂ P e r z e u g t ∂ T > ∂ P d i s s i p i e r t ∂ T
    Figure DE102017114568A1_0001
    In diesem Fall befindet sich die Halbleitervorrichtung nicht im thermischen Gleichgewicht und kann ein thermisches Durchgehen erfahren.
  • Es wurden Versuche unternommen, den SOA zu vergrößern. Jedoch besteht ein Bedarf an weiterer Verbesserung.
  • Kurzdarstellung
  • Gemäß einer Ausführungsform beinhaltet eine Leistungshalbleitervorrichtung ein Halbleitersubstrat mit einer ersten Seite. Mehrere aktive Transistorzellen sind in einem aktiven Bereich des Halbleitersubstrats gebildet. Jede der mehreren aktiven Transistorzellen kann einen nadelförmigen Graben beinhalten, der sich von der ersten Seite in das Halbleitersubstrat hinein erstreckt und eine Feldelektrode umfasst. Eine Gateelektrodenstruktur weist mehrere sich schneidende Gategräben auf, die zwischen den nadelförmigen Gräben verlaufen, wobei die sich schneidenden Gategräben bei Betrachtung in ebener Projektion auf die erste Seite der Leistungshalbleitervorrichtung Gatekreuzungsgebiete unterschiedlicher Form bilden.
  • Gemäß einer Ausführungsform beinhaltet eine Leistungshalbleitervorrichtung ein Halbleitersubstrat mit einer ersten Seite. Mehrere beabstandete nadelförmige Gräben erstrecken sich von der ersten Seite in das Halbleitersubstrat hinein, wobei jeder der nadelförmigen Gräben eine Feldelektrode beinhaltet. Mehrere sich schneidende Gategräben sind zwischen angrenzenden nadelförmigen Gräben angeordnet, wobei bei Betrachtung in ebener Projektion auf die erste Seite die mehreren sich schneidenden Gategräben eine Gitterstruktur mit mehreren Gittermaschen zum Umgeben jeweiliger nadelförmiger Gräben bilden. Die Gategräben beinhalten jeweilige Gateelektroden, die an Bodygebiete angrenzen, und definieren Kanalgebiete in den Bodygebieten, wobei ein jeweiliges Kanalgebiet einen jeweiligen nadelförmigen Graben bei Betrachtung in einer ebenen Projektion auf die erste Seite des Halbleitersubstrats vollständig umgibt. Die mehreren Gittermaschen beinhalten Gittermaschen unterschiedlicher Form bei Betrachtung in einer ebenen Projektion auf die erste Seite.
  • Gemäß einer Ausführungsform beinhaltet ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung Folgendes: Bereitstellen eines Halbleitersubstrats mit einer ersten Seite; Bilden mehrerer aktiver Transistorzellen in einem aktiven Bereich des Halbleitersubstrats, wobei jede der mehreren aktiven Transistorzellen einen nadelförmigen Graben umfasst, der sich von der ersten Seite in das Halbleitersubstrat hinein erstreckt und eine Feldelektrode umfasst; und Bilden einer Gateelektrodenstruktur, die mehrere sich schneidenden Gategräben umfasst, die zwischen den nadelförmigen Gräben verlaufen, wobei die sich schneidenden Gategräben bei Betrachtung in ebener Projektion auf die erste Seite des Halbleitersubstrats Gatekreuzungsgebiete unterschiedlicher Form bilden.
  • Zusätzliche Merkmale und Vorteile werden für einen Fachmann bei der Lektüre der folgenden ausführlichen Beschreibung und bei der Betrachtung der begleitenden Zeichnungen ersichtlich.
  • Figurenliste
  • Die Komponenten in den Figuren sind nicht notwendigerweise maßstabsgetreu, stattdessen wird Wert auf eine Veranschaulichung der Prinzipien der Erfindung gelegt. Darüber hinaus bezeichnen in den Figuren gleiche Bezugszeichen entsprechende Teile. In den Zeichnungen gilt:
    • 1 veranschaulicht eine Draufsicht auf eine Halbleitervorrichtung gemäß einer Ausführungsform.
    • 2A und 2B veranschaulichen Teile von Transistorzellen mit unterschiedlichen Gatekreuzungen.
    • 3 veranschaulicht eine vertikale Querschnittsansicht eines Teils einer Transistorzelle gemäß einer Ausführungsform.
    • 4 veranschaulicht eine Draufsicht von Transistorzellen mit einer runden Gatekreuzung.
    • 5 veranschaulicht eine Draufsicht von Transistorzellen mit einer 90°-Gatekreuzung.
    • 6 veranschaulicht schematisch eine ID-gegen-UDS-Darstellung für einen MOSFET, die das ohmsche Gebiet und das Sättigungsgebiet eines MOSFET veranschaulicht.
    • 7 veranschaulicht schematisch eine ID-gegen-UGS-Darstellung für einen MOSFET, die die Temperaturabhängigkeit veranschaulicht.
    • 8A und 8B veranschaulichen die temperaturabhängige Variation der Transkonduktanz, die durch IDS gegen U GS ausgedrückt wird, für die runde Gatekreuzung und die 90°-Gatekreuzung bei niedriger UDS gemäß Ausführungsformen.
    • 9A und 9B veranschaulichen die temperaturabhängige Variation der Transkonduktanz, die durch IDS gegen UGS ausgedrückt wird, für die runde Gatekreuzung und die 90°-Gatekreuzung bei hoher UDS gemäß Ausführungsformen.
    • 10 veranschaulicht Ergebnisse einer Simulation der temperaturabhängigen Variation der Transkonduktanz, die durch IDS gegen UGS ausgedrückt wird, für eine Leistungsvorrichtung mit nur runden Gatekreuzungsgebieten, für eine Leistungsvorrichtung mit nur 90°-Gatekreuzungsgebieten und für eine Leistungsvorrichtung mit einer Mischung aus runden Gatekreuzungsgebieten und 90°-Gatekreuzungsgebieten bei hoher UDS gemäß Ausführungsformen.
    • 11 veranschaulicht die Variation des Temperaturkoeffizienten ∂ID/∂T gegen ID für eine Leistungsvorrichtung mit unterschiedlichen Typen von Gatekreuzungsgebieten.
    • 12 veranschaulicht die Variation eines Stabilitätskriteriums gegen UDS unter unterschiedlichen Schaltbedingungen.
    • 13 veranschaulicht unterschiedliche Gatekreuzungsgebiete gemäß verschiedenen Ausführungsformen.
    • 14 veranschaulicht Prozesse zum Herstellen einer Leistungshalbleitervorrichtung gemäß einer Ausführungsform.
    • 15 veranschaulicht einen SOA einer beispielhaften Leistungsvorrichtung.
  • Ausführliche Beschreibung
  • In der folgenden ausführlichen Beschreibung wird auf die beiliegenden Zeichnungen Bezug genommen, die einen Teil hiervon bilden und in denen als Veranschaulichung spezielle Ausführungsformen gezeigt sind, in denen die Erfindung praktiziert werden kann. In dieser Hinsicht wird Richtungsterminologie, wie etwa „Oberseite“, „Unterseite“, „Vorderseite“, „Rückseite“, „vorderer“, „hinterer“, „lateral“, „vertikal“, „unter“, „unterhalb“, „unterer“, „über“, „oberer“ usw. unter Bezugnahme auf die Orientierung der beschriebenen Figur(en) verwendet. Weil Komponenten von Ausführungsformen in einer Reihe verschiedener Orientierungen positioniert sein können, wird die Richtungsterminologie zum Zweck der Veranschaulichung verwendet und ist in keinerlei Weise beschränkend. Es versteht sich, dass andere Ausführungsformen genutzt und strukturelle oder logische Änderungen vorgenommen werden können, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung ist deshalb nicht in einem beschränkenden Sinn zu verstehen und der Schutzumfang der vorliegenden Erfindung wird durch die beiliegenden Ansprüche definiert. Die beschriebenen Ausführungsformen verwenden eine spezifische Sprache, die nicht als den Schutzumfang der angehängten Ansprüche beschränkend ausgelegt werden soll.
  • Wie hier verwendet, sind die Begriffe „aufweisend“, „enthaltend“, „beinhaltend“, „umfassend“ und dergleichen offene Begriffe, die das Vorhandensein angegebener Elemente oder Merkmale anzeigen, die aber zusätzliche Elemente oder Merkmale nicht ausschließen.
  • In dieser Beschreibung wird eine zweite Oberfläche eines Halbleitersubstrats als durch die untere oder Rückseitenoberfläche gebildet betrachtet, während eine erste Oberfläche als durch die obere, vordere oder Hauptoberfläche des Halbleitersubstrats gebildet betrachtet wird. Die Begriffe „oberhalb“ und „unterhalb“, wie sie in dieser Beschreibung verwendet werden, beschreiben daher eine relative Lage eines strukturellen Merkmals gegenüber einem anderen strukturellen Merkmal unter Berücksichtigung dieser Orientierung.
  • Die Ausdrücke „elektrische Verbindung“ und „elektrisch verbunden“ beschreiben eine ohmsche Verbindung zwischen zwei Elementen.
  • Unter Bezugnahme auf 1, 2A, 2B und 3 ist eine Ausführungsform einer Leistungshalbleitervorrichtung, die einfach als Halbleitervorrichtung bezeichnet wird, beschrieben. 1 zeigt eine Draufsicht auf eine erste Seite 101 des Halbleitersubstrats 100 der Halbleitervorrichtung. 2A und 2B zeigen 3-dimenisonale Ansichten von Teilen einer ersten und zweiten aktiven Transistorzelle 171, 172, die in dem Halbleitersubstrat 100 der Halbleitervorrichtung gebildet sind. 3 veranschaulicht eine vertikale Querschnittsansicht eines Teils einer aktiven Transistorzelle 171, 172.
  • Wie in 1 gezeigt, weist das Halbleitersubstrat 100 eine Außengrenze auf, die durch einen Rand 103 definiert wird, der eine laterale Oberfläche des Halbleitersubstrats 100 ist. Das Halbleitersubstrat 100 kann aus einem beliebigen Halbleitermaterial gefertigt werden, das zum Herstellen von Halbleiterkomponenten geeignet ist. Beispiele für solche Materialien beinhalten unter anderem elementare Halbleitermaterialien, wie etwa Silicium (Si), Gruppe-IV-Verbindungshalbleitermaterialien, wie etwa Siliciumcarbid (SiC), und binäre III-V-Halbleitermaterialien, wie etwa Galliumnitrid (GaN). Wenn zwei verschiedene Halbleitermaterialien kombiniert werden, wird ein Heteroüberganghalbleitermaterial gebildet. Beispiele für Heteroüberganghalbleitermaterialien beinhalten unter anderem Silicium(SixC1-x)- und SiGe-Heteroüberganghalbleitermaterial. Für Leistungshalbleiter werden zurzeit hauptsächlich Si-, SiC- und GaN-Materialien verwendet. Bei Ausführungsbeispielen ist das Halbleitersubstrat 100 Si, ohne darauf beschränkt zu sein.
  • Die Halbleitervorrichtung beinhaltet einen aktiven Bereich 104 und einen Randabschlussbereich 105, die jeweils in dem Halbleitersubstrat 100 definiert und gebildet sind. Der Randabschlussbereich 105 ist zwischen dem aktiven Bereich 104 und dem Rand 103 angeordnet. Der aktive Bereich 104 kann mehrere aktive Transistorzellen 171, 172 beinhalten, die in einem regelmäßigen Muster angeordnet sein können. 1 veranschaulicht eine Anordnung der aktiven Transistorzellen 171, 172 in vertikalen Spalten und horizontalen Linien mit einem konstanten Rastermaß. Andere Anordnungen, wie etwa hexagonale Anordnungen, sind ebenfalls möglich.
  • Der aktive Bereich 104 kann erste aktive Transistorzellen 171 und zweite aktive Transistorzellen 172 beinhalten. Wie weiter unten erklärt, können die ersten und zweiten aktiven Transistorzellen 171, 172 voneinander in dem Layout oder der Form von Gatekreuzungen abweichen, was zu einem unterschiedlichen Verhalten der jeweiligen aktiven Transistorzellen führt.
  • Jede der ersten und zweiten aktiven Transistorzellen 171, 172 kann einen nadelförmigen Graben 130 beinhalten, der sich von der ersten Seite 101 in das Halbleitersubstrat 100 hinein erstreckt. Die nadelförmigen Gräben 130 können bei Draufsicht auf die erste Seite 101 des Halbleitersubstrats 100 einen kreisförmigen Querschnitt oder einen Querschnitt ähnlich einem Kreis aufweisen. Jeder der nadelförmigen Gräben 130 beinhaltet eine Feldelektrode 131, die möglicherweise am besten in 2A, 2B und 3 gezeigt ist.
  • Nadelförmige Gräben 130 können auch in dem Randabschlussbereich 105 gebildet sein, um die Sperrfähigkeiten der Halbleitervorrichtung zu verbessern, wie am besten in 1 veranschaulicht ist.
  • Gemäß einer Ausführungsform weichen die ersten und zweiten aktiven Transistorzellen 171, 172 voneinander in dem Layout oder der Form der Gategräben 140, 145 ab, die bei Draufsicht auf die erste Seite 101 die nadelförmigen Gräben 130 umgeben. Die Grenzen der jeweiligen Gategräben 140, 145 sind in 1 bei 140a und 145a veranschaulicht. Die Grenzen 140a, 145a definieren und begrenzen die Form der Gategräben 140, 145 bei Betrachtung in ebener Projektion auf die erste Seite 101.
  • Jeder der Gategräben 140, 145 beinhaltet eine Gateelektrode 141, die elektrisch von dem umgebenden Halbleitersubstrat 100 durch ein Gatedielektrikum 142 isoliert ist. Gemäß einer Ausführungsform weist das Gatedielektrikum 142 im Wesentlichen die gleiche Dicke in den ersten und zweiten aktiven Zellen 171, 172 auf und variiert nicht lokal. Das Gatedielektrikum 142 kann durch thermische Oxidation freiliegender Teile der jeweiligen Gategräben 140 und 145 der ersten und zweiten aktiven Transistorzellen 171, 172 gebildet werden.
  • Die ersten und zweiten aktiven Transistorzellen 171, 172 können mehr oder weniger gleichmäßig über den gesamten Bereich des aktiven Bereichs 104 verteilt sein. Es ist auch möglich, die ersten und zweiten aktiven Transistorzellen 171, 172 in Gruppen anzuordnen, die über den aktiven Bereich 104 verteilt sind. Zum Beispiel ist eine Gruppe zweiter aktiver Transistorzellen 172 in dem oberen linken Teil des aktiven Bereichs 104 veranschaulicht. Der untere rechte Teil des aktiven Bereichs 104 veranschaulicht eine gemischtere Anordnung der ersten und zweiten aktiven Transistorzellen 171, 172.
  • Die Halbleitervorrichtung beinhaltet ferner eine Gateelektrodenstruktur, die durch die mehreren sich schneidenden Gategräben 140, 145 gebildet wird, die zwischen den nadelförmigen Gräben 130 verlaufen. Die sich schneidenden Gräben 140, 145 bilden Gatekreuzungsgebiete 140b, 145b unterschiedlicher Form bei Betrachtung in ebener Projektion auf die erste Seite 101 des Halbleitersubstrats 100. Die unterschiedlichen Gatekreuzungsgebiete 140b, 145b sind in demselben Halbleitersubstrat 100 gebildet. Beispiele für Gatekreuzungsgebiete sind in den 4 und 5 veranschaulicht.
  • Die nadelförmigen Gräben 130 der ersten aktiven Transistorzellen 171 und der zweiten aktiven Transistorzellen 172 erstrecken sich in das Halbleitersubstrat 100 zu einer gegebenen Tiefe, wie vielleicht am besten in 2A und 2B gezeigt ist. Jeder nadelförmige Graben 130 beinhaltet eine Feldelektroden 131, die elektrisch von dem umgebenden Halbleitersubstrat 100 durch ein dickes Feldoxid 132 isoliert ist. Die Position und Form der Feldelektrode 131 sind in 2A und 2B in Phantomlinien veranschaulicht. Die Querschnittsform der Feldelektroden 131 kann zum Beispiel kreisförmig oder quadratartig sein. 3 veranschaulicht, dass die Feldelektrode 131 ein rundes Ende aufweisen kann, das zu einer zweiten Seite 102 des Halbleitersubstrats 100 zeigt.
  • Wie vielleicht am besten in 3 gezeigt ist, erstrecken sich die nadelförmigen Gräben 130 viel tiefer in das Halbleitersubstrat 100 als die Gategräben 140. Des Weiteren ist das Feldoxid 132 erheblich dicker als das Gatedielektrikum 142.
  • Jede der ersten und zweiten aktiven Transistorzellen 171 und 172 beinhaltet ein stark dotiertes Sourcegebiet 151 eines ersten Leitfähigkeitstyps, das einen pn-Übergang mit einem Bodygebiet 152 eines zweiten Leitfähigkeitstyps bildet. Das Bodygebiet 152 bildet einen weiteren pn-Übergang mit einem schwach dotierten Driftgebiet 153 des ersten Leitfähigkeitstyps. Gemäß einer Ausführungsform ist der erste Leitfähigkeitstyp ein n-Typ, während der zweite Leitfähigkeitstyp ein p-Typ ist. Es ist jedoch möglich, dass der erste Leitfähigkeitstyp ein p-Typ ist, während der zweite Leitfähigkeitstyp ein n-Typ ist.
  • Unterhalb des Driftgebiets 153 ist ein optionales Feldstoppgebiet 154 des ersten Leitfähigkeitstyps und ein stark dotiertes Draingebiet 155 des ersten Leitfähigkeitstyps angeordnet. Die Dotierungskonzentration des Draingebiets 155 ist erheblich höher als die Dotierungskonzentration des Driftgebiets 153. Die Dotierungskonzentration des optionalen Feldstoppgebiets 154 liegt zwischen der Dotierungskonzentration des Driftgebiets 153 und der Dotierungskonzentration des Draingebiets 155 und ist durch Untergebiete 154a, 154b, 154c mit zunehmender Dotierungskonzentration zu dem Draingebiet 155 hin veranschaulicht.
  • Gemäß einer Ausführungsform ist die Halbleitervorrichtung ein Leistungs-MOSFET mit mehreren Gategräben, wobei ausgewählte Gategräben auf eine nichtparallele Weise zueinander verlaufen und sich in gegebenen Gebieten schneiden, die Gatekreuzungsgebiete mit unterschiedlicher Form oder unterschiedlichem Layout bilden. Die Form ist durch die Grenze der Gategräben bei Betrachtung in ebener Projektion auf die erste Seite 101 definiert. Typischerweise, aber nur optional, beinhaltet die Halbleitervorrichtung nadelförmige Gräben mit Feldelektroden. Andere Ausführungsformen beinhalten keine nadelförmigen Gräben, zum Beispiel für Niederspannungsleistungsvorrichtungen, bei denen Feldelektroden nicht notwendig sind.
  • Die Halbleitervorrichtung kann auch ein IGBT sein, wenn das Gebiet 155 von dem zweiten Leitfähigkeitstyp ist. In diesem Fall wird das Gebiet 155 oft als Emittergebiet bezeichnet.
  • Jede der ersten und zweiten aktiven Transistorzellen 171, 172 beinhaltet eine Kontaktstruktur 160, die eine ohmsche Verbindung des Sourcegebiets 151 bzw. des Bodygebiets 152 zu einer Sourcemetallisierung bereitstellt. Die Kontaktstruktur 160 kann als ein separater Kontaktgraben, wie zum Beispiel in 2 A und 2B veranschaulicht, oder als eine Kontaktkerbe, wie in 3 veranschaulicht, gebildet werden. In jedem Fall ist die Kontaktstruktur 160 zwischen dem jeweiligen Gategraben 140, 145 und dem nadelförmigen Graben 130 angeordnet. Wenn die Kontaktstruktur 160 als eine Kontaktkerbe gebildet ist, wie in 3 veranschaulicht, kann sich ein Teil der Kerbe in Kontakt mit dem Feldoxid 132 des nadelförmigen Grabens 130 befinden oder sich sogar teilweise in das Feldoxid 132 hinein erstrecken.
  • Jede der 2A und 2B veranschaulicht nur einen Teil der jeweiligen aktiven Transistorzellen 171, 172. In jedem Fall umgibt der jeweilige Gategraben 140, 145 den jeweiligen nadelförmigen Graben 130 bei Betrachtung in einer ebenen Projektion auf die erste Seite 101 wenigstens teilweise, typischerweise vollständig. Die Grenze 140a, 145a der Gategräben 140, 145 ist durch die Seitenoberfläche des jeweiligen Gategrabens 140, 145 definiert. Die jeweilige Grenze 140a, 145a der Gategräben 140, 145 ist die Grenze, die dem nadelförmigen Graben 130 zugewandt ist. Da die Gategräben 140, 145 zwischen angrenzenden nadelförmigen Gräben 130 angeordnet sein können, können beide Seiten der jeweiligen Gategräben 140, 145 jeweilige Grenzen bilden.
  • Ein Kanalgebiet 156 ist in dem Bodygebiet 152 entlang der jeweiligen Grenzen 140a, 145a der Gategräben 140, 145 definiert. Die Leitfähigkeit des Kanalgebiets 156 wird durch die Spannung gesteuert, die an die Gateelektrode 141 angelegt wird.
  • Die Gateelektroden 141 sind elektrisch mit der Gatemetallisierung G verbunden. Die Sourcegebiete 151, die Bodygebiete 152 und die Feldelektroden 131 sind gemeinsam elektrisch mit der Sourcemetallisierung L1 verbunden. Sowohl die Gatemetallisierung G als auch die Sourcemetallisierung L1 sind auf der ersten Seite 101 des Halbleitersubstrats 100 bereitgestellt. Im Unterschied dazu ist eine Drainmetallisierung L2 auf der zweiten Seite 102 des Halbleitersubstrats 100 bereitgestellt, um das Draingebiet 155 elektrisch zu verbinden.
  • Die Unterschiede zwischen den ersten aktiven Transistorzellen 171 und den zweiten aktiven Transistorzellen 172 sind in Verbindung mit 2A, 2B, 4 und 5 weiter beschrieben. 4 und 5 zeigen jeweils Teile von vier aktiven Transistorzellen 171, 172 in einer Draufsicht auf die erste Seite 101. Der nadelförmige Graben 130, der durch die Feldelektrode 131 und das Feldoxid 132 jeder ersten aktiven Transistorzelle 171 gebildet wird, weist eine kreisförmige Außenquerschnittsform auf. Die in 5 veranschaulichten zweiten aktiven Transistorzellen 172 beinhalten nadelförmige Gräben 130 mit im Grunde der gleichen Querschnittsform wie die nadelförmigen Gräben 130 der ersten aktiven Transistorzellen 171. Zusätzlich dazu beinhaltet jede der ersten aktiven Transistorzellen 171 und der zweiten aktiven Transistorzellen 172 die Kontaktstruktur 160, die eine ringartige Form aufweist und die jeweiligen nadelförmigen Gräben 130 umgibt.
  • Die Gategräben 140, 145 sind durch relativ zu der Orientierung aus 4 und 5 vertikal und horizontal verlaufende Gräben gebildet. Aus einer Perspektive des Halbleitersubstrats 100 verlaufen die Gategräben 140, 145 entlang der ersten Seite 101 in unterschiedlicher lateraler Richtung, so dass sie sich schneidende Gräben bilden. Die Gatekreuzungsgebiete oder Gatekreuzungen 140b und 145b der ersten und zweiten aktiven Transistorzellen 171, 172 sind voneinander verschieden. Die in 4 veranschaulichten ersten aktiven Transistorzellen 171 können ein Gatekreuzungsgebiet 140b beinhalten, das einen im Wesentlichen runden Übergang zwischen sich schneidenden Gategräben 140 definiert. Der Übergang kann durch einen ersten Radius R1 der Grenze 140a der Gategräben 140 definiert werden.
  • Wenn 4 mit 5 verglichen wird, wird es offensichtlich, dass die Gatekreuzungsgebiete 145b der zweiten aktiven Transistorzellen 172 relativ zu den Gatekreuzungsgebieten 140b der ersten aktiven Transistorzellen 171 einen schärferen Übergang zwischen den sich schneidenden Gategräben 145 aufweisen. Der Übergang der Gatekreuzungsgebiete 145b der zweiten aktiven Transistorzellen 172 kann durch einen zweiten Radius R2 der Grenze 145a der Gategräben 145 definiert werden.
  • Aufgrund der unterschiedlichen Form der Grenzen 140a, 145a der Gategräben 140, 145, die den nadelförmigen Gräben 130 zugewandt sind, weicht die Form der jeweiligern Sourcegebiete 151 der ersten und zweiten aktiven Transistorzellen 171, 172 bei Betrachtung in einer ebenen Projektion auf die erste Seite 101 auch voneinander ab. Die Innengrenze der jeweiligen Sourcegebiete 151 ist durch eine Außengrenze der Kontaktstruktur 160 definiert, die eine äußere kreisförmige Querschnittsform aufweist. Die Außengrenze der jeweiligen Sourcegebiete 151 ist durch die inneren Grenzen 140a, 145a der jeweiligen Gategräben 140, 145 definiert. Daher weichen die Querschnittsform der Sourcegebiete 151 der ersten aktiven Transistorzellen 171 und der zweiten aktiven Transistorzellen 172 auch voneinander ab.
  • Die sich schneidenden Gateelektrodengräben 140, 145 bilden eine Gitterstruktur mit Gittermaschen unterschiedlicher Form. Eine einzige Gittermasche ist durch eine geschlossene und verbundene innere Grenze 140a, 145a der sich schneidenden Gategräben 140, 145 definiert.
  • Die unterschiedliche geometrische Form der Gategräben 140, 145 und insbesondere der Gatekreuzungsgebiete 140b, 145b führt zu einem unterschiedlichen Verhalten der ersten und zweiten aktiven Transistorzellen 171, 172. Unter der Annahme einer positiven Gatespannung wird die Ansammlung negativer Ladungen, d. h. von Elektronen, in den Bodygebieten 152 bei den Gatekreuzungsgebieten 145b relativ zu anderen Gebieten bei einem vergleichbar spitzen Übergang zwischen den sich schneidenden Gategräben 145 der zweiten Transistorzellen 172 erhöht. Dies ist in 5 durch die angesammelten negativen Ladungen veranschaulicht. Es wird angemerkt, dass die Ansammlung negativer Ladungen in dem Bodygebiet, das unterhalb des Sourcegebiets angeordnet ist, hier von Interesse ist. Die angesammelten negativen Ladungen bilden das Kanalgebiet 156 entlang des Gatedielektrikums 142. Aufgrund der höheren Ansammlung negativer Ladungen bei den spitzen Gatekreuzungsgebieten 145b werden die Kanalgebiete 156 bei den Gatekreuzungsgebieten 145b leitfähig gemacht, bevor die Kanalgebiete in anderen Gebieten gebildet werden.
  • Die erhöhte Ansammlung negativer Ladungen bei den Gatekreuzungsgebieten 145b ist hauptsächlich ein geometrischer Effekt des vergleichsweise spitzen Übergangs zwischen den sich schneidenden Gategräben 145. Die negativen Ladungen werden aufgrund des elektrostatischen Effekts angesammelt, der durch die sich schneidenden Gategräben geliefert wird, die zwei Seiten des Bodygebiets 152 eingrenzen. Dieser geometrische Effekt führt zu einer lokal variierenden Schwellenspannung Uth der zweiten aktiven Transistorzellen 172 mit einer „virtuell“ reduzierten Schwellenspannung bei den Gatekreuzungsgebieten 145b relativ zu der Schwellenspannung Uth in Gebieten außerhalb der Gatekreuzungsgebiete 145b. Zum Beispiel ist der absolute Wert der Schwellenspannung Uth in Gebieten, wo die Gategräben 145 im Wesentlichen gerade sind, höher als der absolute Wert der Schwellenspannung Uth bei den Gatekreuzungsgebieten 145b. Der geometrische Effekt führt zu einem „Early-On“ (frühzeitig eingeschaltet) der Halbleitervorrichtung in ausgewählten Gebieten. Early-On bedeutet, dass leitfähige Kanäle in ausgewählten Gebieten, d. h. bei den vergleichsweise spitzen Gatekreuzungsgebieten 145b, gebildet werden, bevor leitfähige Kanäle in anderen Gebiete gebildet werden.
  • Die reduzierte Schwellenspannung bei den Gatekreuzungsgebieten 145b kann etwa 60 % bis 80 % der Schwellenspannung außerhalb der Gatekreuzungsgebiete 145b betragen. Der geometrische Effekt kann auch als eine lokale Zunahme der elektrischen Feldstärke beschrieben werden, die zu einer erhöhten Ansammlung von Ladungen führt.
  • Im Unterschied dazu zeigen die ersten Transistorzellen 171 mit einem runden Übergang zwischen sich schneidenden Gategräben 140 keine lokal variierende Schwellenspannung Uth , da der erste Radius R1 vergleichsweise groß ist, so dass kein spitzer Übergang gebildet wird, der zu einer lokal erhöhten elektrischen Feldstärke führen könnte. Der geometrische Einfluss des glatt gekrümmten Übergangs auf die Schwellenspannung Uth kann vernachlässigt werden.
  • Die Halbleitervorrichtung weist daher einen gesteuerten Early-On-Effekt in ausgewählten Gebieten des Halbleitersubstrats 100 auf. Dieser Early-On-Effekt schwächt das Risiko eines thermischen Durchgehens der Halbleitervorrichtung ab und erhöht den verfügbaren SOA.
  • Zur einfachen Beschreibung können die Gatekreuzungsgebiete der ersten aktiven Transistorzellen 171 als erste Gatekreuzungsgebiete 140b bezeichnet werden, können die Gatekreuzungsgebiete der zweiten aktiven Transistorzellen 172 als zweite Gatekreuzungsgebiete 145b bezeichnet werden. Gemäß einer Ausführungsform definiert jedes der ersten Gatekreuzungsgebiete 140b bei Betrachtung in einer ebenen Projektion auf die erste Seite 101 einen runden Übergang zwischen sich schneidenden Gategräben 140 mit einem ersten Radius R1 und definiert jedes der zweiten Gatekreuzungsgebiete 145b einen spitzen Übergang zwischen sich schneidenden Gategräben 145 mit einem zweiten Radius R2, wobei der erste Radius R1 größer als der zweite Radius R2 ist.
  • Bei einer praktischen Ausführungsform weisen die zweiten Gatekreuzungsgebiete 145b aufgrund von zum Beispiel der thermischen Oxidation des Gatedielektrikums 142, die zu einer teilweisen Abrundung führt, keinen komplett spitzen Übergang auf, sondern einen kleinen runden Übergang. Obwohl ein sehr spitzer Übergang praktisch schwierig zu erzielen ist, können die zweiten Gatekreuzungsgebiete 145b, wie in 5 veranschaulicht, als 90°-Kreuzungen bezeichnet werden. Die ersten Gatekreuzungsgebiete 140b sind im Wesentlichen kreisförmig und beabsichtigt nicht spitz und können als runder Übergang bezeichnet werden.
  • Gemäß einer Ausführungsform ist der erste Radius R1 wenigstens zweimal so groß wie der zweite Radius R2 . Gemäß einer weiteren Ausführungsform ist der Radius R1 wenigstens dreimal so groß wie der zweite Radius R2 .
  • Der Einfluss des Early-On-Effekts auf die thermische Robustheit der Halbleitervorrichtung ist in Verbindung mit 6 und 7 und mit Simulationsergebnissen beschrieben, die in 8A, 8B, 9A, 9B, 10, 11 und 12 veranschaulicht sind, ohne den Wunsch, an die Theorie gebunden zu sein.
  • 6 veranschaulicht schematisch die Ausgabeeigenschaften einer Halbleitervorrichtung, wie etwa eines Leistungs-MOSFET, als eine Beziehung von ID gegen UDS für unterschiedliche UGS . Für eine gegebene Gatespannung UGS nimmt der Drainstrom ID im Wesentlichen linear mit zunehmender Drain-Source-Spannung UDS in dem sogenannten ohmschen Gebiet OR, das auch als lineares Gebiet bezeichnet wird, zu. Mit zunehmender Drain-Source-Spannung nimmt, während die Gatespannung konstant gehalten wird, der Drainstrom ID weiter zu, bis er einen konstanten Wert erreicht. Die Leitfähigkeit des Kanals ist gesättigt und eine weitere Zunahme der Drain-Source-Spannung UDS erhöht den Drainstrom nicht weiter. Dies ist ein Ergebnis des Abschnürens des Kanals mit zunehmender Drain-Source-Spannung UDS . Das Gebiet, in dem der Drainstrom ID im Wesentlichen konstant verbleibt, wird als Sättigungsgebiet bezeichnet, das bei SR in 6 angegeben ist.
  • Wenn keine Gatespannung angelegt wird, wird die Halbleitervorrichtung nichtleitfähig gemacht und wird die Halbleitervorrichtung bei einem in 6 angegebenen Punkt P1 betrieben. Bei diesem Punkt erscheint eine hohe Drain-Source-Spannung UDS an den Anschlüssen der Vorrichtung, aber es fließt kein Strom durch die Vorrichtung. Wenn sich die Halbleitervorrichtung andererseits in einem vollständig leitfähigen Zustand befindet, wird die Halbleitervorrichtung in dem ohmschen Gebiet betrieben, zum Beispiel bei einem in 6 angegebenen Punkt P3 . Bei dem Punkt P3 ist der Drainstrom ID vergleichsweise groß, aber ist die Drain-Source-Spannung UDS vergleichsweise niedrig, so dass nur eine vergleichsweise geringe elektrische Leistung durch die Halbleitervorrichtung verbraucht wird. Während des Schaltens zwischen einem leitfähigen und nichtleitfähigen Zustand muss die Halbleitervorrichtung das Sättigungsgebiet SR durchqueren und kann moderate bis hohe Drainströme ID bei moderaten bis hohen Drain-Source-Spannungen UDS führen. Während des Übergangs kann die Leistungsdissipation sehr hoch sein und wird eine effektive Wärmedissipation benötigt, um zu verhindern, dass die Halbleitervorrichtung zerstört wird.
  • Wie in Verbindung mit dem beispielhaft in 15 veranschaulichten SOA beschrieben, ist eine kurze Übergangszeit, die einer kurzen Pulsdauer entspricht, besser durch die Halbleitervorrichtung aushaltbar als eine vergleichsweise lange Übergangszeit. Andererseits existieren viele Anwendungen, bei denen die Halbleitervorrichtung beabsichtigt in dem Sättigungsgebiet SR betrieben wird, zum Beispiel, wenn sie als Stromquelle verwendet wird. Andere Anwendungen, bei denen die Halbleitervorrichtung in dem Sättigungsgebiet betrieben wird, sind E-Sicherung-Anwendungen oder Lastschalter. Die Halbleitervorrichtung kann bei einem Punkt P2 in dem Sättigungsgebiet SR betrieben werden, wie in 6 veranschaulicht ist. Zum sicheren Betreiben der Halbleitervorrichtung in dem Sättigungsgebiet SR sollten zwei Einschränkungen eingehalten werden. Erstens sollte die gesamte Leistung, die durch die Halbleitervorrichtung erzeugt oder verbraucht wird, nicht größer als die Leistung sein, die durch die Vorrichtung und das Gehäuse, in dem die Halbleitervorrichtung eingebettet ist, verteilt werden kann. Zweitens sollte das Ansteigen der erzeugten Leistung nicht schneller als die Fähigkeit der Vorrichtung und des Gehäuses, eine Wärmedissipation zu erhöhen, sein. Letzteres betrifft die Wärmeträgheit, die durch die Halbleitervorrichtung und ihr Gehäuse geliefert wird.
  • Der kritische Parameter ist die Abhängigkeit des Drainstroms ID von der Temperatur T, speziell von der Grenzschichttemperatur TGrenzschicht. Wie oben in Verbindung mit 15 besprochen, ist die Vorrichtung thermisch instabil, falls die erzeugte Leistung Perzeugt schneller ansteigt, als die Vorrichtung die erzeugte Wärme dissipieren kann. Daher sollte die Halbleitervorrichtung so betrieben werden, dass die folgende Beziehung (1) befolgt wird: ∂ P e r z e u g t ∂ T < ∂ P d i s s i p i e r t ∂ T
    Figure DE102017114568A1_0002
    wobei Pdissipiert die dissipierte Leistung bezeichnet.
  • Die erzeugte Leistung kann als Perzeugt = UDS · ID definiert werden. Basierend auf einem thermischen Dissipationsmodell, das in P. Spirito et al., „Thermal instabilities in the High Current Power MOS Devices: experimental evidence, electro-thermal simulations and analytical modelling“, 23. internationale Konferenz für Mikroelektronik MIEL 2002, Vol. 1, Niš, Jugoslawien, Mai 2002 erklärt ist, dessen Inhalt hiermit durch Bezugnahme aufgenommen ist, ist es möglich, ein Stabilitätskriterium für ein sicheres Betreiben der Halbleitervorrichtung abzuleiten, das durch Beziehung (2) ausgedrückt wird: U D S ⋅ ∂ I D ∂ T ⋅ Z t h < 1
    Figure DE102017114568A1_0003
    wobei Zth die thermische Impedanz der Halbleitervorrichtung ist. Da UDS und Zth positive Werte sind, kann eine thermische Instabilität nur auftreten, falls ∂ID/∂T positiv ist. Beziehung (2) definiert ein Stabilitätskriterium zum sicheren Betreiben der Halbleitervorrichtung.
  • Typischerweise ist ∂ID/∂T bei geringem ID positiv, wie in 7 angegeben ist, die ID gegen UGS veranschaulicht, d. h. die Variation der Transkonduktanz der Halbleitervorrichtung bei unterschiedlichen Grenzflächentemperaturen. Bei höherem ID ist der Temperaturkoeffizient ∂ID/∂T negativ. Die Änderung von positiven zu negativen Werten des Temperaturkoeffizienten entspricht dem Kreuzungspunkt der Transkonduktanzkurven für unterschiedliche Grenzflächentemperaturen, wie in 7 exemplarisch für eine Grenzflächentemperatur von 25 °C und eine Grenzflächentemperatur von 125 °C gezeigt ist. Der Kreuzungspunkt wird oft als ZTC-Punkt (ZTC: Zero Temperature Cofficient - Temperaturkoeffizient von null) bezeichnet. Wie oben erwähnt, kann eine thermische Instabilität nur auftreten, falls die Halbleitervorrichtung bei einer Gatespannung UGS unterhalb der UGS des ZTC-Punktes betrieben wird. Betreiben der Halbleitervorrichtung bei einer niedrigen Gatespannung findet während des Schaltens und, wenn die Halbleitervorrichtung gewollt in dem Sättigungsgebiet SR betrieben wird, statt. Der ZTC-Punkt steht mit der Transkonduktanz in Zusammenhang. Eine erhöhte Transkonduktanz führt zu einer Verschiebung des ZTC-Punktes zu höherer UGS .
  • Die Änderung des Temperaturkoeffizienten ist ein Ergebnis von zwei Effekten, die einander ausgleichen. Einerseits nimmt der Widerstand einer Halbleitervorrichtung mit der Temperatur aufgrund einer Reduzierung der Ladungsträgerbeweglichkeit mit zunehmender Temperatur zu. Andererseits ist die Schwellenspannung einer Halbleitervorrichtung temperaturabhängig und nimmt mit zunehmender Temperatur aufgrund zunehmender Anregung von Elektronen ab. Eine abnehmende Schwellenspannung führt zu einer Reduktion des Kanalwiderstands bei einer gegebenen Gatespannung und führt daher zu einer Zunahme des Drainstroms. Wenn die Temperatur niedrig ist, dominiert der Einfluss der abnehmenden Schwelle, während bei hoher Temperatur die Abnahme der Ladungsträgerbeweglichkeit dominiert.
  • Wenn die Halbleitervorrichtung bei hohen Gatespannungen UGS betrieben wird, wo der Temperaturkoeffizient negativ ist, werden Gebiete der Halbleitervorrichtung mit einer lokal hohen Temperatur weniger Strom ziehen und werden diese Hotspots abkühlen. Andererseits werden, wenn die Halbleitervorrichtung unterhalb des ZTC-Punkts betrieben wird, wo der Temperaturkoeffizient positiv ist, die Hotspots noch mehr Strom ziehen, wenn sie sich aufwärmen.
  • Zum Verbessern der thermischen Stabilität der Halbleitervorrichtung wird die Transkonduktanz der Halbleitervorrichtung lokal gemäß hier beschriebenen Ausführungsformen variiert, indem Gatekreuzungsgebiete mit unterschiedlicher Form bereitgestellt werden. Die Gatekreuzungsgebiete, insbesondere die Gatekreuzungsgebiete 145b mit vergleichsweise spitzen Übergängen zwischen sich schneidenden Gategräben 145, stellen ausgewählte Gebiete der zweiten aktiven Transistorzellen 172 der Halbleitervorrichtung mit einer reduzierten Schwellenspannung bereit, was zu dem oben beschriebenen Early-On-Effekt führt. Die Reduzierung der Schwellenspannung resultiert aus der unterschiedlichen geometrischen Form der unterschiedlichen Gatekreuzungsgebiete. Bei spitzen Übergängen wird das elektrische Feld lokal erhöht, was zu einer höheren Ladungsansammlung führt. Da die gleiche Gatespannung durch die Halbleitervorrichtung hinweg angelegt wird, werden Gebiete, in denen die sich schneidenden Gategräben spitze Übergänge bilden, leitfähig gemacht, bevor andere Gebiete leitfähig sind. Die Gebiete einer „früheren Konduktanz“ werden auch einen niedrigeren ZTC-Punkt als andere Gebiete aufweisen. Daher kann die Halbleitervorrichtung als Gebiete mit niedrigeren ZTC-Punkten und Gebiete mit höheren ZTC-Punkten aufweisend beschrieben werden.
  • Da die effektive Schwellenspannung bei spitzen Übergängen zwischen sich schneidenden Gategräben reduziert ist, wird der Einfluss der Temperatur auf die Schwellenspannung in diesen Gebieten ebenfalls reduziert. Lediglich zu Veranschaulichungszwecken wird der Bereich bei spitzen Übergängen zwischen sich schneidenden Gräben als „virtuelle“ Transistorzellen mit einer reduzierten Schwellenspannung relativ zu anderen Gebieten, die „normale“ Transistorzellen bilden, betrachtet. Eine Zunahme der Grenzflächentemperatur kann auch die bereits reduzierte Schwellenspannung der virtuellen Transistorzellen beeinflussen. Da jedoch die Schwellenspannung nicht auf einen beliebig niedrigen Wert reduziert werden kann, ist die Reduzierung der Schwellenspannung der virtuellen Transistorzellen bei erhöhter Temperatur begrenzt. Infolgedessen dominiert die Temperaturabhängigkeit des Widerstands der Vorrichtung auch bei niedrigeren Temperaturen. Dies bedeutet, dass die virtuellen Transistorzellen einen ZTC-Punkt früher erreichen als die normalen Transistorzellen.
  • Das positive Verhalten der spitzen Übergänge auf die thermische Stabilität der Halbleitervorrichtung wurde durch Simulationen bestätigt. Die Simulationen der Übertragungskennlinien (Transkonduktanz) wurden für verschiedene Gatekreuzungsgebiete mit unterschiedlicher Form vorgenommen, insbesondere für runde Gatekreuzungsgebiete, wie in 4 veranschaulicht, und für spitze Gatekreuzungsgebiete, wie in 5 veranschaulicht. Im Fall von runden Gatekreuzungsgebieten schalten sich die leitfähigen Kanäle homogen über die Halbleitervorrichtung ein, da es aufgrund der Abwesenheit irgendeines spitzen Übergangs keinen Early-On-Effekt gibt. Im Gegensatz dazu zeigt eine Halbleitervorrichtung mit spitzen Übergängen bei Gatekreuzungsgebieten (90°-Gatekreuzungen) ein frühes Einschalten leitfähiger Kanäle bei den spitzen Gatekreuzungsgebieten bei einer niedrigeren Gatespannung UGS , wohingegen sich die leitfähigen Kanäle in verbleibenden Gebieten der Halbleitervorrichtung bei einer höheren Gatespannung UGS später einschalten.
  • Um den Vorteil für Anwendungen in dem Sättigungsgebiet SR zu überprüfen, wurden die Übertragungskennlinien bei Standardtemperatur (25 °C, was etwa 300 K entspricht) und hoher Temperatur (125 °C, was etwa 400 K entspricht,) simuliert. Wie weiter oben beschrieben, ist es vorteilhaft für Anwendungen in dem Sättigungsgebiet SR, wenn die Übertragungskennlinien bei niedrigem Stromdichtenpegel kreuzen. Wenn eine Halbleitervorrichtung oberhalb des Kreuzungspunktes betrieben wird, wobei ∂ID/∂T = 0 gilt, ist die Halbleitervorrichtung intrinsisch stabil, da kein thermisches Durchgehen auftreten würde.
  • 8A, 8B, 9A und 9B veranschaulichen das ID-gegen-UGS-Verhalten, d. h. die Transkonduktanz pro Chipfläche, bei unterschiedlichen Grenzflächentemperaturen (300 K gegenüber 400 K) für runde Übergänge und für spitze Übergänge. 8A und 9A veranschaulichen das ID-gegen-UGS-Verhalten für runde Übergänge, wie exemplarisch in 4 gezeigt ist, während 8B und 9B das ID-gegen-UGS-Verhalten für spitze Übergänge, wie exemplarisch in 5 gezeigt ist, veranschaulichen. Die Simulationen basieren auf Halbleitervorrichtungen, die jeweils mehrere identische Transistorzellen aufweisen. In 8A und 8B wurde die Drain-Source-Spannung UDS auf 0,1 V eingestellt, während in 9A und 9B die Drain-Source-Spannung UDS auf 48 V eingestellt wurde.
  • Wenn 8A mit 8B verglichen wird, wird es offensichtlich, dass das thermisch stabile Gebiet, das durch ∂ID/∂T < 0 definiert wird, bei Stromdichten von mehr als 2,6 A/mm2 für Gatekreuzungsgebiete mit runden Übergängen erreicht wird und bei Stromdichten von mehr als 0,9 A/mm2 für Gatekreuzungsgebiete mit spitzen Übergängen erreicht wird. Dies bedeutet, dass der ZTC-Punkt für die spitzen Übergänge, die in 5 veranschaulicht sind, auf 3,4 V relativ zu dem ZTC-Punkt für die in 4 veranschaulichten runden Übergänge, der bei 4,75 V erscheint, reduziert ist. Bei hoher UDS = 48 V wird das thermisch stabile Gebiet bei Stromdichten von mehr als 30 A/mm2 für Gatekreuzungsgebiete mit runden Übergängen und bei Stromdichten von mehr als 6 A/mm2 für Gatekreuzungsgebiete mit spitzen Übergängen erreicht. Während die spezifischen Werte abweichen, findet die Verschiebung des ZTC-Punktes zu niedrigeren Gatespannungen sowohl bei niedrigen Drain-Source-Spannungen als auch bei hohen Drain-Source-Spannungen statt.
  • Der Einfluss der Temperatur auf das ID-gegen-UGS-Verhalten wird ferner in 10 veranschaulicht, die Ergebnisse weiterer Simulationen zeigt. Kurven 303 und 304 zeigen die Simulationsergebnisse für eine Halbleitervorrichtung mit nur runden Übergängen bei Gatekreuzungsgebieten, wie etwa in 4 veranschaulicht ist. Der Wert r = 100 % bedeutet, dass nur runde Übergänge (100 %) gebildet sind. Die Drain-Source-Spannung UDS wurde auf 48 V eingestellt.
  • Für eine Temperaturzunahme von etwa 100 K gibt es eine starke Verschiebung der ID-gegen-UGS-Kurve zu höheren Drainströmen pro Chipfläche, wie exemplarisch durch den langen vertikalen Pfeil gezeigt ist, der die Verschiebung von der Kurve 303 zu der Kurve 304 angibt.
  • Im Gegensatz dazu ist das ID-gegen-UGS-Verhalten einer Halbleitervorrichtung mit nur spitzen Übergängen bei Gatekreuzungsgebieten durch Kurven 301 bzw. 302 veranschaulicht. Für eine Vorrichtung mit nur spitzen Übergängen wäre der entsprechende r-Wert r = 0 %, da keine runden Übergänge bereitgestellt sind. Die Kurven 301 und 302 zeigen, dass die spitzen Übergänge zu einer erheblichen Reduzierung der Schwellenspannung führen, so dass die Halbleitervorrichtung im Vergleich zu einer Halbleitervorrichtung mit nur runden Übergängen bei niedrigeren Gatespannungen leitfähig gemacht wird. Zusätzlich dazu ist der Einfluss der Temperatur auf das ID-gegen-UGS-Verhalten durch den eher kurzen vertikalen Pfeil zwischen den Kurven 301 und 302 weniger ausgeprägt angegeben.
  • Eine sogar noch weitere Verbesserung ist zu beobachten, wenn eine Halbleitervorrichtung gebildet wird, die sowohl spitze Übergänge als auch runde Übergänge beinhaltet. Dies ist beispielhaft durch Kurven 305 und 306 angegeben, wobei etwa 70% der Übergänge runde Übergänge sind und etwa 30% der Übergänge spitze Übergänge sind. Dies ist durch den Wert r = 70% ausgedrückt. Die Kurven 305 und 306 befinden sich sehr nahe zueinander, was bedeutet, dass eine Zunahme der Temperatur um etwa 100 K das ID-gegen-UGS-Verhalten der Halbleitervorrichtung nicht wesentlich ändert. Dies ist durch den sehr kurzen Pfeil zwischen den Kurven 305 und 306 angegeben. Zusätzlich dazu vermeidet das Mischen von Gatekreuzungsgebieten mit unterschiedlichen Layouts auch einen großen Abfall der Schwellenspannung, wie bei dem Fall für die Kurven 301 und 302. Für viele Anwendungen sollte die Schwellenspannung innerhalb eines vordefinierten Bereichs liegen.
  • Zur weiteren Veranschaulichung wird nun auf 11 Bezug genommen, die die Simulationsergebnisse für Halbleitervorrichtungen mit unterschiedlichen Mischungsverhältnissen zwischen runden Übergängen und spitzen Übergängen der Gatekreuzungsgebiete zeigt. Das Mischungsverhältnis wird durch den r-Wert angegeben, wobei r = 100% 100% runde Übergänge und keine spitzen Übergänge bedeutet und r = 0% 0% runde Übergänge und 100% spitze Übergänge bedeutet. 11 zeigt die Abhängigkeit des Temperaturkoeffizienten ∂ID/∂T relativ zu dem Drainstrom ID für eine Halbleitervorrichtung mit einer Chipgrößenfläche von etwa 30 mm2 und einer Nennsperrleistung von etwa 100 V.
  • Wie in 11 veranschaulicht, kann eine starke Reduzierung des Temperaturkoeffizienten mit dem Drainstrom für niedrige (0 bis 20 A) bis moderate (20 bis 50 A) Drainströme beobachtet werden, wenn runde und spitze Übergänge gemischt werden. Obwohl eine Halbleitervorrichtung mit nur spitzen Übergängen (r = 0%) bereits eine kleine thermische Koeffizientenabhängigkeit zeigt, wie exemplarisch durch Kurve 400 gezeigt ist, ist eine weitere Reduzierung überraschenderweise erhaltbar, wenn Gatekreuzungsgebiete mit unterschiedlichen Übergängen gemischt werden. Noch bessere Ergebnisse können erhalten werden, wenn der Mischungswert r zwischen 20% und 90%, speziell zwischen 50% und 90% und noch spezieller zwischen 60% und 80 % eingestellt wird. Der r-Wert für jede der Kurven 400, 402, 404, 406 408 und 410 wird in 11 angegeben. Es wird angemerkt, dass die für den Drainstrom ID gegebenen Werte lediglich beispielhaft für die spezielle Simulation sind und für andere Vorrichtungen unterschiedlich sein können.
  • Gemäß verschiedenen Ausführungsformen kann die Gesamtanzahl der ersten Gatekreuzungsgebiete 140b zwischen sich schneidenden Gategräben 140 zwischen 50% und 90% der Gesamtanzahl der ersten Gatekreuzungsgebiete 140b und der zweiten Gatekreuzungsgebiete 145b in dem aktiven Bereich 104 liegen. Insbesondere kann die Gesamtanzahl der ersten Gatekreuzungsgebiete 140b zwischen 60 % und 80 % der Gesamtanzahl der ersten Gatekreuzungsgebiete 140b und der zweiten Gatekreuzungsgebiete 145b liegen. Falls mehr als zwei Typen unterschiedlicher Gatekreuzungsgebiete in der Halbleitervorrichtung gebildet werden, verweist die Gesamtanzahl auf die Gesamtanzahl aller Gatekreuzungsgebiete.
  • Das Mischen von Gatekreuzungsgebieten mit unterschiedlicher Form oder mit anderen Worten von aktiven Transistorzellen mit unterschiedlichen Gatekreuzungsgebieten ermöglicht es ferner, die mittlere Schwellenspannung der Halbleitervorrichtung maßzuschneidern. Die mittlere Schwellenspannung hängt von dem Mischungsverhältnis r ab, wie aus 10 ableitbar ist. Eine signifikante Reduzierung der Schwellenspannung wird für Halbleitervorrichtungen beobachtet, die nur spitze Übergänge beinhalten (Kurven 301 und 302).
  • Zusätzlich dazu ist es durch einfaches Anpassen des Layouts und der Form der Gatekreuzungsgebiete möglich, die thermische Stabilität der Halbleitervorrichtung signifikant zu erhöhen, so dass die Halbleitervorrichtung sicher betrieben werden kann. Dies erweitert den verfügbaren Betriebsbereich, der in dem SOA definiert ist.
  • Das Anpassen des Layouts und der Form der Gatekreuzungsgebiete ist ein einfacher und kosteneffizienter Weg, da es nur eine Anpassung der lithographischen Maske erfordern würde, die zum Definieren der Form der sich schneidenden Gräben verwendet wird. Es wird keine zusätzliche Maske oder kein zusätzlicher Ätzschritt benötigt. Daher fügt die hier vorgeschlagene Lösung keine zusätzlichen Kosten hinzu, anders als vorherige Versuche, die thermische Stabilität einer Halbleitervorrichtung zu verbessern.
  • Zusätzlich dazu kann das Gatedielektrikum mit einer konstanten Dicke durch die Halbleitervorrichtungen hindurch bereitgestellt werden. Andere Ansätze können Gebiete mit variierender Dicke des Gatedielektrikums bereitstellen, um die Transkonduktanz zu variieren. Jedoch impliziert das Bereitstellen von Gebieten mit unterschiedlicher Dicke des Gatedielektrikums oft zusätzliche Prozessschritte, was die Kosten erhöht. Des Weiteren kann es schwierig sein, die Dicke des Gatedielektrikums präzise einzustellen. Die geometrische Variation der Form der Gatekreuzungsgebiete ist viel einfacher zu steuern.
  • Wenn der SOA für eine spezielle Halbleitervorrichtung bestimmt wird, wird das durch die Beziehung (2) ausgedrückte Stabilitätskriterium verwendet, um die Thermische-Instabilität-Grenze-Linie 205 zu bestimmen, wie durch Linie 504 in 15 beispielhaft veranschaulicht ist. Für praktische Überlegungen wurde das Stabilitätskriterium der Beziehung (2) mit einer zusätzlichen Sicherheitsspanne angepasst und wird daher durch Beziehung (3) ausgedrückt: U D S ⋅ ∂ I D ∂ T ⋅ Z t h < 0,5.
    Figure DE102017114568A1_0004
  • Basierend auf der Beziehung (3) wurden beispielhafte UDS -Werte, bei denen die Thermische-Instabilität-Grenze-Linie 205 von der Maximalleistungsgrenzlinie 204 abweichen würde, abgeleitet. 12 veranschaulicht die Simulationsergebnisse für ein gegebenes Beispiel für eine Halbleitervorrichtung mit 60 % Gatekreuzungsgebieten mit runden Übergängen. Da die Maximalleistungsgrenzlinie 204 von der Dauer des Pulses abhängt, wurden unterschiedliche Pulslängen berücksichtigt, wie etwa durch Kurve 501 veranschaulichte DC-Pulse, durch Kurve 502 veranschaulichte 10-ms-Pulse und durch Kurve 503 veranschaulichte 1-ms-Pulse. Wie aus 12 ableitbar ist, wird die Thermische-Instabilität-Grenze-Linie 205 durch die Thermische-Instabilität-Grenze-Linie 204 bei UDS =18 V für DC-Betriebe, bei etwa 36 V für 10-ms-Pulse und bei Spannungen von mehr als etwa 50 V für 1-ms-Pulse herabgesetzt.
  • Daher kann, wenn Gatekreuzungsgebiete mit unterschiedlichen Übergängen zwischen sich schneidenden Gategräben gemischt werden, der Einfluss der Temperatur auf das ID-gegen-UGS-Verhalten signifikant reduziert werden und daher die thermische Stabilität verbessert werden. Infolgedessen kann der verfügbare SOA vergrößert werden.
  • Wie aus den Simulationen ableitbar ist, ist das Bereitstellen einer Halbleitervorrichtung mit sich schneidenden Gategräben, die Gatekreuzungsgebiete mit unterschiedlichen Übergängen aufweisen, ein kosteneffektiver Weg, um das Risiko eines thermischen Durchgehens zu reduzieren. Die Haupteffekte, die durch das Mischen von Gatekreuzungsgebieten mit unterschiedlichen Formen bereitgestellt werden, sind:
    1. (a) die Verschiebung des Auftretens der positiven Temperaturrückkopplung, die durch einen positiven Temperaturkoeffizienten ∂ID/∂T ausgedrückt wird, zu signifikant niedrigeren Stromdichtewerten, wie in den 8A, 8B, 9A, 9B und 10 gezeigt ist, und
    2. (b) die Reduzierung absoluter Werte des positiven Temperaturkoeffizienten, wie in 11 gezeigt ist.
  • In Anbetracht des Obigen ist ein Leistungs-MOSFET mit Gategräben bereitgestellt, die sich bei gegebenen Gebieten schneiden, um Gatekreuzungsgebiete zu bilden. Gruppen von Gategräben können senkrecht zueinander verlaufen und senkrechte Gatekreuzungsgebiete mit gegebenen Übergängen zwischen jeweiligen sich schneidenden Gategräben bilden. Bei Gatekreuzungsgebieten mit einem spitzen oder beinahe abgewinkelten Übergang schaltet sich der Leistungs-MOSFET aufgrund des elektrostatischen Effekts, der durch die spezielle Form der spitzen Übergänge geliefert wird, früher ein. Runde Übergänge zeigen diesen Effekt nicht.
  • Es ist daher möglich, die Schwellenspannung und damit die Transkonduktanz pro Chipfläche durch geeignetes Auswählen der Form der Gatekreuzungsgebiete lokal zu variieren. Gatekreuzungsgebiete unterschiedlicher Form können gleichmäßig über den gesamten aktiven Bereich 104 verteilt sein oder können in Gruppen verteilt sein. Dies erschafft Gebiete in dem Chip mit unterschiedlichen Schwellenspannungen und unterschiedlicher ZTC.
  • Infolgedessen ist es möglich, eine Halbleitervorrichtung, wie etwa den Leistungs-MOSFET, mit einer hohen Dichte von Transistorzellen zu versehen, was eine verbesserte Robustheit in dem Sättigungsgebiet zeigt. Die Halbleitervorrichtung, wie etwa der Leistungs-MOSFET, kann auch mit einem niedrigen Ein-Zustand-Widerstand RON versehen werden, indem die aktiven Transistorzellen mit nadelförmigen Gräben versehen werden, die jeweils eine Feldelektrode aufweisen.
  • Mit Bezug auf 13 sind weitere Ausführungsformen beschrieben. 13 veranschaulicht das Layout von sich schneidenden Gategräben 240, die sich allgemein bei 90° kreuzen, während Gatekreuzungsgebiete unterschiedlicher Form vorhanden sind, in einer Draufsicht auf eine erste Seite des Halbleitersubstrats. Die Gategräben 240, die der schraffierten Fläche in 13 entsprechen, verlaufen allgemein, relativ zu der Orientierung aus 13, in einer vertikalen Richtung, die durch G1 angegeben ist, und in einer lateralen Richtung, die durch G2 angegeben ist. Aus einer Perspektive des Halbleitersubstrats erstrecken sich die Gategräben 240 senkrecht zueinander entlang der ersten Seite des Halbleitersubstrats. Die sich schneidenden Gategräben 240 bilden eine Gitterstruktur mit mehreren Gittermaschen 246, 247, 248 und 249. Jede Gittermasche 246, 247, 248 und 249 ist durch eine Grenze 240a mit geschlossener Schleife der Gategräben 240 definiert und gebildet, welche die jeweiligen Gittermaschen bei Betrachtung in einer ebenen Projektion auf die erste Seite vollständig umgibt.
  • Die Form oder das Layout der Gatekreuzungsgebiete ist durch die innere Grenze 240a der Gategräben 240 definiert. Als 241 bezeichnete gestrichelte Quadrate geben zum Beispiel Gatekreuzungsgebiete mit einem runden Übergang an, der durch einen ersten Radius R1 definiert ist, während als 242 bezeichnete gestrichelte Quadrate Gatekreuzungsgebiete mit einem spitzen Übergang angeben, der durch einen zweiten Radius R2 definiert wird. Der erste Radius R1 ist erheblich größer als der zweite Radius R2, was zu dem oben beschriebenen Early-On-Effekt führt.
  • Jede der Gittermaschen 246 weist identische Gatekreuzungsgebiete 241 mit dem gleichen ersten Radius R1 auf. Gleichermaßen weist jede der Gittermaschen 247 identische Gatekreuzungsgebiete 242 mit dem gleichen zweiten Radius R2 auf. Es ist jedoch auch möglich, eine Gittermasche mit unterschiedlichen Gatekreuzungsgebieten 241, 241 bereitzustellen, wie durch Gittermasche 248 veranschaulicht ist.
  • Bei einer weiteren Variation können zusätzlich zu den Gitterkreuzungsgebieten, die durch den ersten Radius R1 und den zweiten Radius R2 definiert sind, auch Gittermaschen mit dritten Gatekreuzungsgebieten 243, die durch einen dritten Radius R3 definiert sind, bereitgestellt werden. Dies ist bei Gittermasche 249 veranschaulicht. Die Gitterstruktur, die durch die sich schneidenden Gategräben 240 gebildet ist, kann daher wenigstens zwei unterschiedliche Arten von Gittermaschen mit einer unterschiedlichen Form beinhalten, die durch die jeweilige Grenze 240a der sich schneidenden Gategräben 240 definiert wird.
  • Die nadelförmigen Gräben sind in 13 nicht veranschaulicht. Ein jeweiliger der nadelförmigen Gräben kann in einer entsprechenden der Gittermaschen angeordnet sein.
  • In Anbetracht des Obigen beinhaltet eine Leistungshalbleitervorrichtung gemäß einer Ausführungsform ein Halbleitersubstrat 100 mit einer ersten Seite 101 und mehreren beabstandeten nadelförmigen Gräben 130, die sich von der ersten Seite 101 in das Halbleitersubstrat 100 hinein erstrecken, wobei jeder der nadelförmigen Gräben 130 eine Feldelektrode 131 beinhaltet. Mehrere sich schneidende Gategräben 140 sind zwischen angrenzenden nadelförmigen Gräben 130 angeordnet. Bei Betrachtung in einer ebenen Projektion auf die erste Seite 101 bilden die mehreren sich schneidenden Gategräben 140 eine Gitterstruktur mit mehreren Gittermaschen 246, 247, 248 und 249, um jeweilige nadelförmige Gräben 130 zu umgeben. Die Gategräben 140 beinhalten jeweilige Gateelektroden 141, die an Bodygebiete 152 angrenzen, und definieren Kanalgebiete 156 in den Bodygebieten 152. Ein jeweiliges Kanalgebiet umgibt einen nadelförmigen Graben 130 bei Betrachtung in ebener Projektion auf die erste Seite 101 des Halbleitersubstrats 100 vollständig. Die mehreren Gittermaschen umfassen Gittermaschen unterschiedlicher Form bei Betrachtung in einer ebenen Projektion auf die erste Seite 101.
  • Unter Bezugnahme auf 14 ist ein Verfahren zum Herstellen einer Leistungshalbleitervorrichtung beschrieben. In einem ersten Prozess wird ein Halbleitersubstrat 100 mit einer ersten Seite 101 bereitgestellt. In folgenden Prozessen werden mehrere aktive Transistorzellen 171, 172 in einem aktiven Bereich 104 des Halbleitersubstrats 100 gebildet. Gemäß einer Ausführungsform können wenigstens manche der mehreren aktiven Transistorzellen 171, 172 optional einen nadelförmigen Graben 130 beinhalten, der sich von der ersten Seite 101 in das Halbleitersubstrat 100 hinein erstreckt und der eine Feldelektrode 131 umfasst. Die nadelförmigen Gräben 130 können zum Beispiel durch Ätzen des Halbleitersubstrats gefolgt von Bilden eines dicken thermischen Oxids, das ein Feldoxid 132 bildet, gebildet werden. Leitfähiges Material kann dann abgeschieden werden, um eine Feldelektrode 131 innerhalb jedes der nadelförmigen Gräben 130 zu bilden.
  • In einem weiteren Prozess wird eine Gateelektrodenstruktur gebildet, die mehrere sich schneidende Gategräben 140, 145 aufweist, die zwischen den nadelförmigen Gräben 130 verlaufen. Die sich schneidenden Gategräben 140, 145 bilden Gatekreuzungsgebiete unterschiedlicher Form bei Betrachtung in ebener Projektion auf die erste Seite 101 des Halbleitersubstrats 100 der Leistungshalbleitervorrichtung.
  • Die Gateelektrodenstruktur kann durch Bereitstellen einer Maske auf der ersten Seite 101 des Halbleitersubstrats 100 gebildet werden. Die Maske umfasst beabstandete Inselgebiete unterschiedlicher Form, um Gittermaschen unterschiedlicher Form zu definieren. Eine beispielhafte Maske kann zum Beispiel dem Layout der Gittermaschen 246, 247, 238, 249 entsprechen. Der schraffierte Bereich in 13 wäre ein Bereich, der durch die Maske freigelegt ist. Wie in 13 exemplarisch gezeigt, kann die Maske wenigstens zwei Typen unterschiedlicher Inselgebiete, die sich in ihrer Außenform unterscheiden, umfassen, um unterschiedliche Gatekreuzungsgebiete zu definieren, wie oben beschrieben ist.
  • In einem weiteren Prozess wird das Halbleitersubstrat 100 unter Verwendung der Maske als Ätzmaske geätzt, um die 160es 240 zu bilden.
  • Gemäß einer Ausführungsform umfassen die Inselgebiete der Ätzmaske erste Inselgebiete 246 mit einem Außenrand mit einem ersten Radius R1 und zweite Inselgebiete 247 mit einem Außenrand mit einem zweiten Radius R2 , wobei der erste Radius R1 größer als der zweite Radius R2 ist. Gemäß einem Ausführungsbeispiel kann der erste Radius R1 wenigstens zweimal so groß wie der zweite Radius R2 sein.
  • Bezugszeichenliste
    • 100
    Halbleitersubstrat
    101
    erste Seite des Halbleitersubstrats
    102
    zweite Seite des Halbleitersubstrats
    103
    Rand
    104
    aktiver Bereich
    105
    Randabschlussbereich
    130
    nadelförmiger Graben
    131
    Feldelektrode
    132
    Feldoxid
    140, 145
    Gategraben
    140a, 145a
    Innengrenze eines Gategrabens/Innengrenze einer Gittermasche
    140b, 145b
    Gatekreuzung
    141
    Gateelektrode
    142
    Gatedielektrikum
    151
    Sourcegebiet
    152
    Bodygebiet
    153
    Driftgebiet
    154
    Feldstoppgebiet
    154a, ...154c
    Unter-Feldstoppgebiet
    155
    Draingebiet
    156
    Kanalgebiet
    160
    Kontaktstruktur
    171
    erste aktive Transistorzelle
    172
    zweite aktive Transistorzelle
    201, 202, 203, 204, 205
    SOA-Linien
    240
    Gategraben
    240a
    Grenze
    241, 242, 243
    Gatekreuzungsgebiete
    246, ..., 249
    Gittermasche
    G
    Gatemetallisierung
    L1
    Sourcemetallisierung
    L2
    Drainmetallisierung
    G1, G2
    Ausdehnung von Gategräben
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Claims (19)

  1. Leistungshalbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat (100) mit einer ersten Seite (101); mehrere aktive Transistorzellen (171, 172), die in einem aktiven Bereich (104) des Halbleitersubstrats (100) gebildet sind, wobei jede der mehreren aktiven Transistorzellen (171, 172) einen nadelförmigen Graben (130) umfasst, der sich von der ersten Seite (101) in das Halbleitersubstrat (100) hinein erstreckt und eine Feldelektrode (131) umfasst; eine Gateelektrodenstruktur, die mehrere sich schneidende Gategräben (140, 145) umfasst, die zwischen den nadelförmigen Gräben (130) verlaufen, wobei die sich schneidenden Gategräben (140, 145) bei Betrachtung in ebener Projektion auf die erste Seite (101) der Leistungshalbleitervorrichtung Gatekreuzungsgebiete (140b, 145b) unterschiedlicher Form bilden.
  2. Leistungshalbleitervorrichtung nach Anspruch 1, wobei die Gatekreuzungsgebiete erste Gatekreuzungsgebiete (140b) und zweite Gatekreuzungsgebiete (145b) umfassen, wobei jedes der ersten Gatekreuzungsgebiete (140b) bei Betrachtung in einer ebenen Projektion auf die erste Seite (101) einen runden Übergang zwischen sich schneidenden Gategräben (140, 145) mit einem ersten Radius definiert und jedes der zweiten Gatekreuzungsgebiete (145b) einen spitzen Übergang zwischen sich schneidenden Gategräben (140, 145) mit einem zweiten Radius definiert, wobei der erste Radius größer als der zweite Radius ist.
  3. Leistungshalbleitervorrichtung nach Anspruch 2, wobei der erste Radius wenigstens zweimal so groß wie der zweite Radius ist.
  4. Leistungshalbleitervorrichtung nach Anspruch 2 oder 3, wobei die Gesamtanzahl der ersten Gatekreuzungsgebiete zwischen sich schneidenden Gategräben (140, 145) gleich der oder höher als die Gesamtanzahl der zweiten Gatekreuzungsgebiete zwischen sich schneidenden Gategräben (140, 145) in dem aktiven Bereich (104) ist.
  5. Leistungshalbleitervorrichtung nach einem der Ansprüche 2 bis 4, wobei die Gesamtanzahl der ersten Gatekreuzungsgebiete zwischen sich schneidenden Gategräben (140, 145) zwischen 50% und 90% der Gesamtanzahl der ersten Gatekreuzungsgebiete und der zweiten Gatekreuzungsgebiete in dem aktiven Bereich (104) liegt.
  6. Leistungshalbleitervorrichtung nach einem der Ansprüche 2 bis 5, wobei die Gesamtanzahl der ersten Gatekreuzungsgebiete zwischen sich schneidenden Gategräben (140, 145) zwischen 60 % und 80 % der Gesamtanzahl der ersten Gatekreuzungsgebiete und der zweiten Gatekreuzungsgebiete in dem aktiven Bereich (104) liegt.
  7. Leistungshalbleitervorrichtung nach einem der Ansprüche 2 bis 6, wobei die Gatekreuzungsgebiete ferner dritte Gatekreuzungsgebiete umfassen, wobei bei Betrachtung in ebener Projektion auf die erste Seite (101) jedes der dritten Gatekreuzungsgebiete einen runden Übergang zwischen sich schneidenden Gategräben (140, 145) mit einem dritten Radius definiert, wobei der dritte Radius kleiner als der erste Radius und größer als der zweite Radius ist.
  8. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die Gateelektrodenstruktur ein Gatedielektrikum (142) zwischen einer Gateelektrode und dem Halbleitersubstrat (100) umfasst, wobei das Gatedielektrikum (142) im Wesentlichen die gleiche Dicke in den Gatekreuzungsgebieten unterschiedlicher Form aufweist.
  9. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei jede aktive Transistorzelle ein Bodygebiet (152) und eine Gateelektrode (141) in einem jeweiligen Gategraben (140, 145) der Gateelektrodenstruktur umfasst.
  10. Leistungshalbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei die zweite Gatekreuzung eine lokale Schwellenspannung mit einem absoluten Wert definiert, der etwa 60 % bis 80 % eines absoluten Wertes einer lokalen Schwellenspannung der ersten Gatekreuzungen beträgt.
  11. Leistungshalbleitervorrichtung, die Folgendes umfasst: ein Halbleitersubstrat (100) mit einer ersten Seite (101) und einem aktiven Bereich (104); mehrere beabstandete nadelförmige Gräben (130) in dem aktiven Bereich (104), und die sich von der ersten Seite (101) in das Halbleitersubstrat (100) hinein erstrecken, wobei jeder der nadelförmigen Gräben (130) eine Feldelektrode (131) umfasst; und mehrere sich schneidende Gategräben (140) zwischen angrenzenden nadelförmigen Gräben (130), wobei bei Betrachtung in einer ebenen Projektion auf die erste Seite (101) die mehreren sich schneidenden Gategräben (140) eine Gitterstruktur mit mehreren Gittermaschen bilden, um jeweilige nadelförmige Gräben (130) zu umgeben, wobei die Gategräben (140) jeweilige Gateelektroden (141) umfassen und an die Bodygebiete (152) angrenzen und Kanalgebiete (156) in den Bodygebieten (152) definieren, wobei ein jeweiliges Kanalgebiet einen jeweiligen nadelförmigen Graben (130) bei Betrachtung in einer ebenen Projektion auf die erste Seite (101) des Halbleitersubstrats (100) vollständig umgibt; wobei die mehreren Gittermaschen bei Betrachtung in einer ebenen Projektion auf die erste Seite Gittermaschen unterschiedlicher Form umfassen.
  12. Leistungshalbleitervorrichtung nach Anspruch 11, wobei die mehreren Gittermaschen erste Gittermaschen mit einer im Wesentlichen runden Grenze und zweite Gittermaschen mit einer teilweise geraden Grenze umfassen.
  13. Leistungshalbleitervorrichtung nach Anspruch 12, wobei eine Gesamtanzahl der ersten Gittermaschen gleich der oder höher als die Gesamtanzahl der zweiten Gittermaschen in dem aktiven Bereich (104) ist.
  14. Leistungshalbleitervorrichtung nach einem der Ansprüche 12 bis 13, wobei die Gesamtanzahl der ersten Gittermaschen zwischen 50% und 90% der Gesamtanzahl der ersten Gittermaschen und der zweiten Gittermaschen in dem aktiven Bereich (104) ist.
  15. Leistungshalbleitervorrichtung nach einem der Ansprüche 12 bis 14, wobei die Gesamtanzahl der ersten Gittermaschen zwischen 60 % und 80 % der Gesamtanzahl der ersten Gittermaschen und der zweiten Gittermaschen in dem aktiven Bereich (104) ist.
  16. Verfahren zum Herstellen einer Leistungshalbleitervorrichtung, das Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (100) mit einer ersten Seite (101); Bilden mehrerer aktiver Transistorzellen (171, 172) in einem aktiven Bereich (104) des Halbleitersubstrats (100), wobei jede der mehreren aktiven Transistorzellen (171, 172) einen nadelförmigen Graben (130) umfasst, der sich von der ersten Seite (101) in das Halbleitersubstrat (100) hinein erstreckt und eine Feldelektrode (131) umfasst; und Bilden einer Gateelektrodenstruktur, die mehrere sich schneidende Gategräben (140, 145) umfasst, die zwischen den nadelförmigen Gräben (130) verlaufen, wobei die sich schneidenden Gategräben (140, 145) bei Betrachtung in ebener Projektion auf die erste Seite (101) des Halbleitersubstrats (100) Gatekreuzungsgebiete unterschiedlicher Form bilden.
  17. Verfahren nach Anspruch 16, wobei Bilden der Gateelektrodenstruktur Folgendes umfasst: Bereitstellen einer Ätzmaske auf der ersten Seite (101) des Halbleitersubstrats (100), wobei die Ätzmaske beabstandete Inselgebiete unterschiedlicher Form umfasst, um Gittermaschen unterschiedlicher Form zu definieren; und Ätzen des Halbleitersubstrats (100) unter Verwendung der Maske als Ätzmaske, um die Gategräben zu bilden.
  18. Verfahren nach Anspruch 17, wobei die Inselgebiete der Ätzmaske erste Inselgebiete mit einem Außenrand mit einem ersten Radius und zweite Inselgebiete mit einem Außenrand mit einem zweiten Radius umfassen, wobei der erste Radius größer als der zweite Radius ist.
  19. Verfahren nach Anspruch 17 oder 18, wobei der erste Radius wenigstens zweimal so groß wie der zweite Radius ist.
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