JP2004508697A - 半導体デバイスおよび半導体デバイスを形成する方法 - Google Patents

半導体デバイスおよび半導体デバイスを形成する方法 Download PDF

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Abstract

第１の表面（２２）および第１の導電率タイプを有するドリフト領域（１２）と、第１の表面からドリフト領域中に広がる第１および第２の導電領域（４、８）とを備えた、ＬＤＭＯＳ、ＬＩＧＢＴ、横方向ダイオード、横方向ＧＴＯ、横方向ＪＦＥＴ、あるいは横方向ＢＪＴなどの横方向半導体デバイス（２０）である。横方向半導体デバイスは、さらに、第１の半導体領域（４）と第２の半導体領域（８）の間に、第１の表面（２２）からドリフト領域中に広がる、第２の導電率タイプを有する１つまたは複数の追加領域（２４）を備えている。追加領域は、第１の半導体領域と第２の半導体領域の間に電流経路が確立されると、電界を第１の半導体領域と第２の半導体領域の間で分割する接合を形成している。そのためにドリフト領域のドーピング濃度を濃くすることができ、それによりデバイスのオン抵抗を小さくしている。

Description

【０００１】
【発明の属する技術分野】
本発明は、電力集積回路に関連し、特に、横方向半導体デバイスと、横方向半導体デバイスを形成する方法とに関連する。
【０００２】
【発明の背景】
低電力から中電力の集積回路デバイス（ＩＣ）、即ち、直流２ワット・ピークから直流１０ワット・ピークまでの間で変化する低出力電力ないし中出力電力で動作する集積回路デバイスは、同一基板上に、ＣＭＯＳ、バイポーラ、および縦方向ドレインＭＯＳ（ＶＤＭＯＳ：Ｖｅｒｔｉｃａｌ Ｄｒａｉｎ ＭＯＳ）および／または横方向ドレインＭＯＳ（ＬＤＭＯＳ：Ｌａｔｅｒａｌ Ｄｒａｉｎ ＭＯＳ）パワー・トランジスタ・デバイスの組合せを組み込むことが知られている。
【０００３】
電力ＬＤＭＯＳデバイスは、例えば、自動車エレクトロニクス産業に必要な低電圧アプリケーション（例えば１０００ボルト未満）に対するＬＤＭＯＳの優れた特性により、好ましい構造になっている。例えば、これらの電力ＭＯＳＦＥＴは、改善された熱安定性、スイッチング速度、および入力インピーダンスを示している。ドレイン−ソース・オン抵抗（Ｒｄｓｏｎ）の範囲は、１ｍΩ−ｃｍ２未満である。さらに、ＬＤＭＯＳの電圧能力は、レイアウトの調整が可能（ソース−ドレイン最小空間ルール）であり、また、進歩したリソグラフィ技法の効用の結果、デバイスの構造を変更することなく、ＬＤＭＯＳデバイスのサイズを小さくすることができる。
【０００４】
しかしながら、横方向ＬＤＭＯＳトランジスタ・デバイスの場合、主としてエピタキシャル層の抵抗率によって、デバイスの電圧能力が決定されている。このエピタキシャル層の抵抗率は、エピタキシャル層のドーピング濃度と、共面ソース領域とドレイン領域との間の領域にあるドリフト領域の横方向長さと、の関数である。デバイスの最大動作電圧（最大ＢＶｄｓｓ）を維持するためには、ドリフト領域の横方向長さは、最小値未満であってはならず、また、ドーピング濃度は、最大値を超えてはならない。したがって、例えば０．８μｍおよび０．６μｍ設計ルール仕様において、より進歩したリソグラフィ技法を使用したとしても、ドリフト領域の横方向長さは、最小値未満にすることはできない。ＬＤＭＯＳでは、式Ｒｄｓｏｎ，ｓｐ＝８．３×１０−９（ＢＶｄｓｓ）２．５（ｍΩ−ｃｍ２）で表される「シリコン限界」特性によって左右されるエピタキシャル・ドリフト領域が比較的厚く、かつ、低ドープであるデバイスの高ブレークダウン電圧ＢＶｄｓｓの要求により、Ｒｄｓｏｎの低減には限界がある。
【０００５】
ＭＯＳＦＥＴのＲｄｓｏｎを小さくするための試行がなされているが、ドレイン−ソース電圧、延いては電力損失を可能な限り小さくするためには、ドレイン−ソース・オン抵抗Ｒｄｓｏｎは、可能な限り小さいことが望ましい。また、ＬＤＭＯＳデバイスの表面積は、典型的には、組合せＩＣの総面積の３０％ないし７０％を占めている。したがって、最小横方向長さのドリフト領域を有するＬＤＭＯＳトランジスタ・デバイスの場合、ＬＤＭＯＳデバイスの面積が、全体のダイ・サイズ（ｄｉｅ ｓｉｚｅ）の縮小を制限し、これは、産業全体に対して、さらなるコストの低減とこのような組合せＩＣの性能のさらに改善とを制限してしまう主要な要因となっている。
【０００６】
したがって、Ｒｄｓｏｎをさらに小さくし、ダイ・サイズを大きくすることなく、ＢＶｄｓｓを強化することができる、改良された横方向半導体デバイスが必要である。
【０００７】
【発明の概要】
本発明の第１の態様によれば、特許請求の範囲の請求項１に記載の横方向半導体デバイスが提供される。
【０００８】
本発明の第２の態様によれば、特許請求の範囲の請求項１０に記載の、横方向半導体デバイスを形成する方法が提供される。
【０００９】
【発明の実施の形態】
次に、本発明の好ましい実施形態について、添付の図面を参照しながら説明する。
【００１０】
図１は、ソース領域４と、エピタキシャル層１２中に形成されたドレイン領域８と、ゲート６と、を有する横方向パワー（ＬＤＭＯＳ）トランジスタ・デバイス２の断面の概略を示したものである。ＬＤＭＯＳトランジスタ・デバイス２のチャネル領域は、ボディ領域１０の表面に形成されている。ゲート６とドレイン領域８の間の領域１４は、ドリフト領域１４として知られている。ドリフト領域１４は、長さ１６を有している。
【００１１】
発明の背景で考察したように、ＬＤＭＯＳトランジスタ・デバイス２のブレークダウン電圧（ＢＶｄｓｓ）は、エピタキシャル層１２の抵抗率、ドリフト領域１４の長さ１６、およびエピタキシャル層１２の厚さの関数である。デバイスのブレークダウン電圧ＢＶｄｓｓまでの動作電圧を維持するためには、エピタキシャル層１２のドーピング濃度は、臨界濃度以下でなければならず、また、ドリフト領域１４の長さ１６は、最小長さ（Ｌｄ）以上でなければならない。
【００１２】
エピタキシャル層１２のドーピング濃度は、臨界濃度（例えば、４．１０ｅ１５ｃｍ−３）によって制限されているため、最大ＢＶｄｓｓおよび最小Ｒｄｓｏｎは、これらの半導体デバイスのタイプによって制限されている。また、ドリフト領域１４の長さ１６は、最小長さＬｄ未満であってはならないため、この長さＬｄがＬＤＭＯＳトランジスタ・デバイスを小さくすることができるサイズを制限している。
【００１３】
次に図２を参照すると、本発明の一実施形態による横方向半導体デバイス２０は、第１の表面２２を有するエピタキシャル半導体領域１２と、第１の表面２２から半導体領域１２中に広がる導電領域４、８と、第１の表面２２から半導体領域１２中に広がる追加領域２４と、を備えており、追加領域２４は、第１の導電領域４と第２の導電領域８との間を電気経路３２が通過すると、第１の導電領域４と第２の導電領域８との間の電界を分割する接合（ジャンクション）を形成している。
【００１４】
図２に示す実施形態では、３つの追加領域２４が示されているが、例えば４つまたは９つ等、任意の数の追加領域を持たせることができる。また、示されている追加領域は、等距離の位置にあるが、追加層を非一様の間隔で配置することもできる。図２には、ＬＤＭＯＳトランジスタ・デバイスが示されているが、これは、絶縁ゲート・バイポーラ・トランジスタ（ＩＧＢＴ）、ＧＴＯ、ＪＦＥＴ、バイポーラ・トランジスタ、および、２つの導電領域の間に長いドリフト領域ないし電気経路を必要とする横方向ダイオード等に適用することもできる。
【００１５】
電気経路は、ＬＤＭＯＳトランジスタ・デバイス２０のドリフト領域１２を通って流れている。ドリフト領域は、Ｎ型ドープ領域であり、ドレイン領域８とゲート６との間に延びている。追加領域２４は、Ｐ型ドープ領域であり、表面２４から半導体領域１２のエピタキシャル層中に広がっている。追加領域２４は、半導体領域の間、例えばソース領域４とドレイン領域８との間を電気経路が通過すると、電界が減少する接合部を形成している。したがって、ソース領域４とドレイン領域８との間の全ドリフト領域を横切っている電界が、各Ｐ型ドープ追加領域２４によって形成された接続部の各々によって分割される。図７Ａおよび７Ｂは、それぞれ従来のデバイスおよび本発明によるデバイスの概略図とグラフを示したもので、本発明の実施形態に使用される接合で実現される最大電界の減少を示している。従来のデバイスと比較すると、図７Ｂに示す本発明によるデバイス構成を備えたデバイスは、ソース領域６４とドレイン領域６８との間の総最大電界が著しく減少している。図７Ａは、従来のＰＩＮダイオードの横断面概略図と、それによって得られる電界分布および空乏層を横切る最大電界（Ｅｍａｘ）を示したものである。図７Ｂは、ＰＩＮダイオードのＮ型領域６２中にＰ型領域６０が置かれた本発明によるＰＩＮダイオードの横断面概略図と、それによって得られる電界分布および最大電界（Ｅｍａｘ１）を示したものである。両図を比較すると、図７Ｂに示す本発明によるデバイスの追加Ｐ型ドープ領域が、最大電界が図７Ａに示す従来のデバイスの最大電界より小さくなるように、つまりＥｍａｘ１＜Ｅｍａｘになるように、電界分布を分割している。図７Ｂによれば、単一領域６０が最大電界を減少させているが、複数の追加領域を使用することによって、最大電界をさらに減少させることができる。複数の追加領域が互いに協力して電界を減少させ、（ＰＮ）接合の両側の電位に対して、中間の電位を帯びることができる。この実施形態では、複数の追加領域中の各追加領域は、半導体（Ｎ型）領域と追加（Ｐ型）領域の交互層を形成するべく、半導体領域中に間隔を隔てて配置されている。また、この実施形態では、追加領域は、第１の導電領域と第２の導電領域の間を電気経路が通過すると、各接合の両側の電界分布が実質的に等しくなるように配列されている。しかし、ｐｎ接合の両側の電界分布を必ずしも等しくする必要はない。
【００１６】
従来のデバイスの電圧処理能力に到達するためには、ドリフト領域中のＮ型領域ドーピングを増やすことが必要である。ＬＤＭＯＳトランジスタ・デバイスのオン抵抗Ｒｄｓｏｎは、チャネル抵抗Ｒｃｈによって決まり、かつ、ゲート領域とドレイン領域との間のドリフト領域の両端間のドリフト抵抗Ｒｄによって決まる。両端間のドリフト抵抗Ｒｄは、オン抵抗Ｒｄｓｏｎの約２／３であり、チャネル抵抗は、オン抵抗Ｒｄｓｏｎの約１／３である。ソースとドレインとの間の追加領域を使用することによって、ドリフト領域のＮ型ドーピングを増やすことができ、したがって臨界電界に達することなく、Ｒｄｓｏｎを小さくすることができる。
【００１７】
図８は、Ｒｄｓｏｎと本発明による実施形態（例えば、９００Ｖデバイス）中の接合数との間の相関を示すグラフである。また、図８のグラフの点線は、従来の標準ユニポーラ・デバイスの、式Ｒｄｓｓｏｎ，ｓｐ＝８．３×１０−９（ＢＶｄｓｓ）２．５（Ω＊ｃｍ２）で表される「シリコン限界」を示している。ドリフト領域に４つの追加領域が統合された横方向ＭＯＳトランジスタ・デバイスの場合、従来のＬＤＭＯＳと比較して、表面過剰ドーピングが増え（１０１６ｃｍ−３）、Ｒｄｓｏｎが約２０％改善されている。より一般的には、多数の追加領域を備えたＭＯＳトランジスタ・デバイスの場合、シリコン限界が、ｎ＝追加領域数である、Ｒｄｓｓｏｎ，ｓｐ＝１６．６×１０−９（ＢＶｄｓｓ）２．５（ｎ＋１）−１．５（Ωｃｍ２）の関係によって調整されている。
【００１８】
したがって、図７Ａ、７Ｂおよび図８に関連して考察したように、追加領域すなわちＬＤＭＯＳのドリフト領域中のＮ型およびＰ型交互ドープ領域が、最大電界を減少させ、これにより、ドリフト領域の（Ｎ型）ドーピングが増え、ドリフト長さを増加させることなく、かつ、高ブレークダウン電圧ＢＶｄｓｓを維持しつつ、Ｒｄｓｏｎを小さくすることが可能となる。例えば、図１に示すような、ブレークダウン電圧ＢＶｄｓｓが４５ボルトであり、かつ、エピタキシャル層のドーピング濃度が４．１０ｅ１５ｃｍ−３である知られているＬＤＭＯＳトランジスタ・デバイスの場合、オン抵抗は約１．６ｍΩｃｍ２であり、ドリフト領域の最小横方向長さは、２．２マイクロメートルである。このような知られているＬＤＭＯＳトランジスタ・デバイスのセルの総合ピッチは、８．７５マイクロメートルである。本発明の一実施形態によるＬＤＭＯＳトランジスタ・デバイスの場合、ドリフト領域中のエピタキシャル層のドーピング濃度を２．１０ｅ１６ｃｍ−３程度にし、オン抵抗Ｒｄｓｏｎの大きさを約０．８ｍΩｃｍ２未満にすることができる。
【００１９】
図３を参照すると、本発明の第２の実施形態によるＬＤＭＯＳトランジスタ・デバイス３０の横断面概略図が示されている。この実施形態では、半導体領域１２は、さらに、第１の（Ｎ型）ドーパント濃度（例えば、４．１０ｅ１５ｃｍ−３）を有する領域１２と、第２の（Ｎ型）ドーパント濃度（２．１０ｅ１６ｃｍ−３）を有する第２の領域３２と、を備えている。第２の領域３２は、表面２２から広がり、第１の導電（ソース）領域４と追加領域３２との間、各追加（Ｐ型）領域２４の間、および追加領域２４と第２の導電（ドレイン）領域８との間にある。この実施形態では、ドレイン領域８とソース領域４との間の直列抵抗を小さくするために、第２のＮ型ドープ領域のドーパント濃度が高くなっている。図４は、図３に示す第２の実施形態の斜視概略図である。図４には、交互層、すなわち互いに隣接し、かつ、垂直方向の領域１２および３２が示されている。つまり、領域すなわち層１２および３２は、いずれも表面２２から広がっている。また、領域すなわち層は、図４および５の斜視図で明確に示すように、互いに実質的に平行であり、かつ、ソース領域４およびドレイン領域８に実質的に平行に走っている。つまり、この詳細な説明で考察するすべての実施形態では、横方向半導体デバイスの領域、層、あるいはゾーン１２、３２、あるいは５４は、図に示すような構成を少なくとも有している。例えば、交互層、交互領域、あるいは交互ゾーンによって形成された各接合によって画定された平面あるいは複数の平面は、互いに平行であり、表面に垂直すなわち直角に延び、かつ／または表面に垂直すなわち直角に延びた領域平面およびソース平面に平行に走っている。上記領域平面およびソース平面は、表面に形成されたドレイン領域およびソース領域のエッジによって形成され、かつ、互いに平行に走っている。
【００２０】
図５は、本発明の第３の実施形態の斜視概略図である。この実施形態では、デバイス５０は、複数のゾーン５４を有している。各ゾーンは、半導体エピタキシャル（Ｎ型）領域を備えた追加（Ｐ型）領域の交互層５２を有している。ゾーン５４は、ソース領域４とドレイン領域８との間を、矢印５６で示す電気経路が通過する際に、電流経路がゾーンとゾーンの間を通過するように、それぞれ互いのゾーンから間隔を隔てて配置されている。
【００２１】
図６を参照すると、本発明の第３の実施形態によるＬＤＭＯＳトランジスタ・デバイス６０の横断面概略図が示されている。この実施形態では、半導体エピタキシャル領域１２は、基板６６と境界をなしている第２の表面６４を有している。各追加領域は、第１の表面から半導体エピタキシャル領域１２中を第２の表面の近傍まで広がっている。他の実施形態では、追加領域６２は、ダッシュ線６４で示すように、第２の表面６４を貫通して基板６６まで広がっている。本発明の実施形態で重要なことは、ソースとドレインの間の電流伝導が、ブレークダウン電圧を低下させることなく維持されることである。
【００２２】
次に、図２および図９〜図１６を参照して、本発明の一実施形態による横方向半導体デバイス２０を形成する方法について説明する。説明は、特定の導電率タイプを有する特定の材料からなる層および領域を参照しているが、それは単に説明目的のために過ぎない。本発明を本明細書で参照する特定の材料に限定することは何ら意図されていない。
【００２３】
図９に示すように、導電率のタイプがＰ＋＋である基板６６上に、導電率のタイプがＮ−であるエピタキシャル層１２が成長している。図１０では、例えばリアクティブ・イオン・エッチング（ＲＩＥ）を使用したドライ・エッチングによって、トレンチが第１の表面２２からエピタキシャル層１２中を所望の深さで広がるように、エピタキシャル層１２中にトレンチ９０が形成されている。
【００２４】
次に、図１１に示すように、プラズマ強化化学蒸着法（ＰＥＣＶＤ）によって、ウェハ全体に酸化シリコン層などの誘電体層９２が形成される。次に誘電体層９２が平坦化され、平坦化した誘電体層９２に標準ゲート酸化物（図示せず）が育成される。次に、図１２に示すように、ウェット・エッチングによって過剰酸化物および過剰誘電体層９２が除去され、シリコン（ｐ＋型領域）９４が充填された追加領域２４が提供される。これは、トレンチあるいは従来の拡散を使用して実施することもできる。
【００２５】
次に、エピタキシャル層１２の第１の表面２２に、電界酸化物層、犠牲酸化物層およびゲート酸化物層（１つの層９６で示す）が熱成長される。次に、図１３に示すように、ポリシリコン層９８（または他のタイプの導電層）が、酸化物層４６の上に、例えば蒸着によって形成される。次に、図１４に示すように、ＬＤＭＯＳトランジスタ・デバイス２０のゲート領域６を形成するために、ポリシリコン層９８がパターン化され、エッチングされる。
【００２６】
次に、ゲート領域６および酸化物層９６の上にマスク（図示せず）が形成された後、図１５に示すように、エピタキシャル層１２中に、注入または拡散によって、ホウ素（Ｂ１１＋）などのＰ型導電率タイプ材の領域９８が形成される。領域９８は、ボディ領域９８としても知られている。ボディ領域９８は、ＬＤＭＯＳトランジスタ・デバイス２０のチャネルを提供している。ボディ領域９８が形成されると、当分野では良く知られているように、ボディ領域５０中に、マスク（図示せず）を使用して、例えば注入または拡散によって、ホウ素などのＰ型導電率タイプ材の領域１００が形成される。
【００２７】
マスクを使用して、ボディ領域９８およびエピタキシャル層１２中に、注入または拡散等によって、ヒ素ドーパントまたはリン・ドーパントなどのＮ型導電率タイプ材の領域が形成される。図１６に示すように、ボディ領域１００中の領域１０２が、ソース領域４を形成し、エピタキシャル層１２中の領域１０４が、ドレイン領域８を形成している。次に、金属（図示せず）が蒸着され、ソース領域４、領域１００（ソースは、ボディ領域に結合されている）、ドレイン領域８、およびゲート領域６への接点が形成される。
【００２８】
ＬＤＭＯＳトランジスタ・デバイスが、通常、それぞれ図１６に示す構造を有するセル、フィンガ、ストリップあるいはウェーブなどの複数のトランジスタ・セル設計を備えていることは理解されよう。当然、上で考察したように、図１０を参照して示し、かつ、考察した、必要な数のトレンチ９０を形成することによって任意の数の追加領域２４を形成することができる。例えば、図２には３つの追加領域２４が形成されている。また、トレンチは、図６を参照して考察したように、必要に応じて任意の深さに形成することができる。同様に、図５を参照して考察した多孔パターンなど、任意のパターンを使用して追加領域レイアウトを形成することができる。当然、他の形状のトレンチおよび充填材を使用して追加領域を形成し、ドレイン領域８とソース領域４の間の総合最大電界分布を小さくするための同じ目的を達成することができる。
【００２９】
以上、特定の実施形態を示し、かつ、説明したが、当分野の技術者には、さらに改変および改善が可能であろう。したがって、本発明が上に示した特定の形態に制限されないこと、また、特許請求の範囲の各請求項には、本発明の範囲を逸脱しないすべての改変が包含されていることを理解されたい。
【図面の簡単な説明】
【図１】
ＬＤＭＯＳトランジスタ・デバイスの横断面概略図である。
【図２】
本発明の一実施形態によるＬＤＭＯＳトランジスタ・デバイスの横断面概略図である。
【図３】
本発明の他の実施形態によるＬＤＭＯＳトランジスタ・デバイスの横断面概略図である。
【図４】
図３に示す実施形態の斜視概略図である。
【図５】
それぞれ他の実施形態の斜視概略図である。
【図６】
本発明の他の実施形態によるＬＤＭＯＳトランジスタ・デバイスの横断面概略図である。
【図７】
図７Ａは、本発明の実施形態に使用される接合で実現される最大電界の縮小を示す、従来のデバイスの概略図およびグラフである。
図７Ｂは、本発明の実施形態に使用される接合で達成される最大電界の縮小を示す、本発明によるデバイスの概略図およびグラフである。
【図８】
Ｒｄｓｏｎと本発明の実施形態中の接合数との間の相関を示すグラフである。
【図９】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの横断面概略図である。
【図１０】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの他の横断面概略図である。
【図１１】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの他の横断面概略図である。
【図１２】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの他の横断面概略図である。
【図１３】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの他の横断面概略図である。
【図１４】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの他の横断面概略図である。
【図１５】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの他の横断面概略図である。
【図１６】
異なる製造ステップにおける、図２のＬＤＭＯＳトランジスタ・デバイスの他の横断面概略図である。

Claims (17)

  1. 横方向半導体デバイスであって、該デバイスは、
    第１の表面および第１の導電率を有する半導体領域と、
    前記第１の表面から前記半導体領域中に広がる、第１および第２の導電領域と、
    前記第１の表面から前記半導体領域中に広がる追加領域であって、前記第１の導電領域と前記第２の導電領域との間にあり、第２の導電率を有する追加領域と、
    を備え、
    前記第１の導電領域と前記第２の導電領域との間を電気経路が通過するときに、前記追加領域は、前記第１の導電領域と前記第２の導電領域との間の電界を分割する接合を形成する、デバイス。
  2. 請求項１に記載の横方向半導体デバイスにおいて、
    前記半導体領域はさらに、第２の表面を備え、
    前記追加領域が、前記第１の表面から前記第２の表面まで広がる、デバイス。
  3. 請求項１又は請求項２に記載の横方向半導体デバイスにおい、
    前記半導体領域がさらに、第１のドーパント濃度を有する領域と、第２のドーパント濃度を有する第２の領域とを備え、
    前記第２の領域が、前記第１の表面から広がり、前記第１の導電領域と前記追加領域との間、および前記追加領域と前記第２の導電領域との間にあり、
    第１の導電領域と第２の導電領域の間を電気経路が通過するときに、前記第２の領域は、前記第１の導電領域と前記第２の導電領域との間の直列抵抗を小さくする、デバイス。
  4. 請求項１〜請求項３の何れか１項に記載の横方向半導体デバイスにおいて、該デバイスはさらに、
    複数の追加領域を備え、
    各追加領域が、前記第１の表面から前記半導体領域中に広がり、前記第１の導電領域と前記第２の導電領域との間を電気経路が通過するときに、前記第１の導電領域と前記第２の導電領域との間の電界を分割する接合を形成する、デバイス。
  5. 請求項４に記載の横方向半導体デバイスにおいて、
    半導体領域と追加領域との交互層を形成するために、前記複数の追加領域中の各追加領域は、前記半導体領域中に他の前記追加領域と間隔を隔てて配置される、デバイス。
  6. 請求項５に記載の横方向半導体デバイスにおいて、該デバイスはさらに、
    半導体領域と追加領域との交互層を有する複数の交互層ゾーンを備え、
    前記第１の導電領域と前記第２の導電領域との間を電気経路が通過する際に、ゾーンとゾーンとの間を電気経路が通過するように、各ゾーンは、互いのゾーンと間隔を隔てて配置される、デバイス。
  7. 請求項４、請求項５または請求項６に記載の横方向半導体デバイスにおいて、
    前記第１の導電領域と前記第２の導電領域の間を電気経路が通過するときに、前記追加領域は、各接合の両側の電界分布が等しくなるように配列される、デバイス。
  8. 請求項１〜請求項７の何れか１項に記載の横方向半導体デバイスにおいて、
    前記追加領域が、誘電材料である、デバイス。
  9. 請求項１〜請求項８の何れか１項に記載の横方向半導体デバイスにおいて、
    該デバイスが、
    ＩＧＢＴデバイス、
    横方向ダイオード、
    ＬＤＭＯＳトランジスタ・デバイス
    のうちのいずれかである、デバイス。
  10. 横方向半導体デバイスを形成する方法であって、該方法は、
    第１の表面と第１の導電率とを有する半導体領域を提供するステップと、
    前記半導体領域中に、前記第１の表面から広がる第１および第２の導電領域を形成するステップと、
    前記第１の導電領域と前記第２の導電領域との間に、前記第１の表面から前記半導体領域中に広がり、かつ第２の導電率を有する追加領域を形成するステップと、
    を含み、
    前記第１の導電領域と前記第２の導電領域との間を電気経路が通過するときに、前記追加領域は、前記第１の導電領域と前記第２の導電領域との間の電界を分割する接合を形成する、方法。
  11. 請求項１０に記載の横方向半導体デバイスを形成する方法において、
    前記半導体領域がさらに、第２の表面を備え、
    前記追加領域が、前記第１の表面から前記第２の表面まで広がる、方法。
  12. 請求項１０または請求項１１に記載の横方向半導体デバイスを形成する方法において、
    前記半導体領域を形成するステップが、第１のドーパント濃度を有する領域と第２のドーパント濃度を有する第２の領域とを形成するステップをさらに含み、
    前記第２の領域が、前記第１の表面から広がり、前記第１の導電領域と前記追加領域との間、および前記追加領域と前記第２の導電領域との間にあり、
    前記第１の導電領域と前記第２の導電領域との間を電気経路が通過するときに、前記第２の領域は、前記第１の導電領域と前記第２の導電領域との間の直列抵抗を小さくする、方法。
  13. 請求項１０〜請求項１２の何れか１項に記載の横方向半導体デバイスを形成する方法において、
    前記追加領域を形成するステップが、複数の追加領域を形成するステップをさらに含み、
    前記追加領域の各々が、前記第１の表面から前記半導体領域中に広がり、前記第１の導電領域と前記第２の導電領域との間を電気経路が通過するときに、前記第１の導電領域と前記第２の導電領域との間の電界を分割する接合を形成する、方法。
  14. 請求項１３に記載の横方向半導体デバイスを形成する方法において、
    半導体領域と追加領域との交互層を形成するために、前記追加領域は、前記半導体領域中に間隔を隔てて配置される、方法。
  15. 請求項１４に記載の横方向半導体デバイスを形成する方法において、該方法はさらに、
    半導体領域と追加領域との交互層を有する複数の交互層ゾーンを形成するステップを含み、
    前記第１の導電領域と前記第２の導電領域との間を電気経路が通過する際に、ゾーンとゾーンとの間を電気経路が通過するように、各ゾーンは、互いのゾーンと間隔を隔てて配置される、方法。
  16. 請求項１３、請求項１４または請求項１５に記載の横方向半導体デバイスを形成する方法において、
    前記第１の導電領域と前記第２の導電領域との間を電気経路が通過するときに、前記追加領域は、各接合の両側の電界分布が等しくなるように配列される、方法。
  17. 請求項１０〜請求項１６の何れか１項に記載の横方向半導体デバイスを形成する方法において、
    前記追加領域が、誘電材料の領域である、方法。
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