JP2016092032A - 半導体装置 - Google Patents

Abstract

【課題】ＬＤＭＯＳにおいて、ソース、ドレイン間の耐圧を向上するにはＮ−層の横幅を広げ空乏層を伸ばすことで電界を緩和する方法がある。しかしこの方法は
Ｎ−層の横幅を広げるためにチップサイズを大きくする必要があり、チップサイズを広げることなく耐圧を向上することが困難であった。
【解決手段】ＬＤＭＯＳにおいて、Ｎ型ドレイン拡散領域のＭＯＳとして動作しない方向の領域に局所的にＰ型拡散層を入れ、ソースドレイン間の耐圧を向上させる。これによって従来のように、Ｎ−層の横幅を広げるためにチップサイズを大きくする必要がなくなり、チップサイズを広げずに、ＬＤＭＯＳのソース、ドレイン間の耐圧を高めることができる。
【選択図】図３

Description

本発明は、チップサイズを広げることなく高耐圧化を実現できる、ＬＤＭＯＳの構造に関する。

ＬＤＭＯＳにおいて、ソース、ドレイン間の耐圧を向上するにはＮ−層の横幅を広げ空乏層を伸ばすことで電界を緩和する方法がある。しかしこの方法は
横幅を広げるためにチップサイズを大きくする必要があり、チップサイズを広げることなく耐圧を向上することが困難であった。

公開特許公報 特開２００９−５９９４９

先行技術ではＬＤＭＯＳにおいて、オン抵抗を増大せずに高耐圧化が実現可能な構造として、ボディー領域の下方に、ボディー領域と離間して形成された半導体領域を備える構造が記されている。しかしこの構造ではチップサイズを拡げることなく耐厚を向上することが困難であった。

ＬＤＭＯＳにおいて、Ｎ型の高濃度ドレイン拡散層において、ＭＯＳとして動作しない方向の横側に局所的にＰ型拡散層を入れ、ソースドレイン間の耐圧を向上させる。

本発明によれば、チップサイズを広げることなく、ソースドレイン間の耐圧を向上することができる。

チップの断面方向を示す図である。 従来構造のＬＤＭＯＳの断面である。 本発明のＬＤＭＯＳの断面である。 本発明のＬＤＭＯＳの空乏層の伸びと最大電界強度（Ｅｍａｘ）の関係である。

以下、本発明の実施の形態となる構造について説明する。

図３は実施例１に係るＬＤＭＯＳの断面図である。上の図はチップのＸ方向、下の図はチップのＹ方向の断面図であり、Ｙ方向はＭＯＳとして動作させない領域である。本発明の構造では、ＭＯＳとして動作させないＹ方向のＮ型ドレイン領域７の中に局所的にＰ型拡散領域９を入れた構造になっており、このＰ型拡散領域９によって空乏層の電界の集中が緩和され、チップサイズを広げないでソース、ドレイン間の耐圧を向上することができる。Ｘ方向で決まる、ドレイン、ソース間の耐圧ＢＶＤＳＳに対し、Ｙ方向のＢＶＤＳＳが低いと、デバイス全体のＢＶＤＳＳが低くなる。このことを防ぐためにＸ方向のＢＶＤＳＳよりＹ方向のＢＶＤＳＳを高くなることを担保する構造が必要であり、そのための構造が本発明の構造である。

Ｎ型ドレイン領域７の中に局所的に入れたＰ型拡散領域９の濃度は、１Ｅ１５atoms/cm3以上、１Ｅ１７atoms/cm3以下であることが望ましい。また、Ｐ型拡散領域９は図３では一箇所のみで記しているが、Ｎ型ドレイン領域７の中に複数個のＰ型拡散領域９が存在しても良い。またＮ型ドレイン領域７の濃度はＰ型拡散領域９の濃度より低く、Ｐ型拡散領域９の濃度/Ｎ型ドレイン領域７の濃度の値は、２０以下２．５以上の範囲で設定するのが好ましい。

図４は実施例１に係る、ＬＤＭＯＳの電気特性である。チップＹ方向においては、横軸を空乏層の伸び、縦軸をＥmax（最大電界強度）とした場合において、発明構造のほうが従来構造よりグラフの面積が広くなっていることがわかる。グラフの面積は耐圧の高さと比例しており、Ｎ型ドレイン領域７にＰ型拡散領域９を導入することでソースドレイン間の耐圧が高くできることがわかる。

１、ソース電極
２、ゲート電極
３、ドレイン電極
４、Ｎ型ソース領域
５、Ｐ型ボディー領域
６、Ｎ＋型ドレイン領域
７、Ｎ型ドレイン領域
８、ゲート酸化膜
９、Ｐ型拡散領域

Claims (2)

1. Ｎ型のドレイン拡散領域においてＭＯＳとして動作しない方向の領域に、局所的にＰ型拡散領域が形成されていることを特徴とするＬＤＭＯＳ。
   
2. 前記Ｎ型ドレイン拡散領域に局所的に入れた前記Ｐ型拡散領域の濃度は、
   １Ｅ１５atoms/cm3以上、１Ｅ１７atoms/cm3以下
   であることを特徴とする請求項１に記載のＬＤＭＯＳ。

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