TW201611189A - 半導體裝置及電子裝置 - Google Patents

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小林宏嘉
猪股久雄
斉藤正
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瑞薩電子股份有限公司
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Abstract

本發明的課題是在於提升半導體裝置的製造良品率。 其解決手段是疊接連接方式的半導體裝置具備：常開型的複數的接合FET，其係以能帶隙比矽更大的物質作為材料；及常關型的MOSFET，其係以矽作為材料。 此時，上述的半導體裝置係具有：分割複數的接合FET而形成之複數的接合FET用半導體晶片(半導體晶片CHP0及半導體晶片CHP1)；及形成MOSFET的MOSFET用半導體晶片(半導體晶片CHP2)。

Description

半導體裝置及電子裝置
本發明是有關半導體裝置及電子裝置，例如有關使用在空調的變頻器(inverter)、電腦電源的DC/DC轉換器(converter)、AC/DC變頻器、混合動力汽車或電動汽車的變頻器模組等之功率半導體裝置及含此功率半導體裝置的電子裝置所適用有效的技術。
在國際公開第2013/046439號(專利文獻1)中記載：將以碳化矽(SiC)作為材料的1個接合FET(Junction Field Effect Transistor)及以矽(Si)作為材料的1個MOSFET(Metal Oxide Semiconductor Field Effect Transistor)疊接連接的半導體裝置的安裝技術。
在美國專利第6,535,050號說明書(專利文獻2)中記載：將複數的接合FET及1個MOSFET疊接連接的電路圖。
[先行技術文獻] [專利文獻]
[專利文獻1]
國際公開第2013/046439號
[專利文獻2]
美國專利第6,535,050號說明書
作為謀求兼顧耐壓的提升及導通電阻(on-resistance)的減低之開關元件(功率半導體裝置)，有使用疊接(cascode)連接方式的開關元件。使用疊接連接方式的開關元件是例如形成串聯：使用能帶隙(Band gap)比矽更大的材料之常開型(normally on type)的接合FET、及使用矽之常關型(normally-off type)的MOSFET的構成。若根據此疊接連接方式的開關元件，則可藉由絕緣耐壓大的接合FET來確保耐壓，且藉由常開型的接合FET之導通電阻的減低、及低耐壓的MOSFET之導通電阻的減低，可取得兼顧耐壓的提升及導通電阻的減低之開關元件。
在此，例如在混合動力汽車用的變頻器模組(電子裝置)中被要求電流容量大。由此情形，當採用使用疊接連接方式的功率半導體裝置作為構成變頻器模組的功率半導體裝置時，為了增大電流容量，需要擴大半導體晶片的大小。亦即，使用疊接連接方式的功率半導體裝置是具有：形成以碳化矽作為材料的接合FET之接合FET用 半導體晶片、及形成以矽作為材料的MOSFET之MOSFET用半導體晶片。因此，為了增大電流容量，需要擴大接合FET用半導體晶片的大小，且需要擴大MOSFET用半導體晶片的大小。
可是，根據本發明者的檢討，接合FET用半導體晶片是例如以碳化矽作為材料，結晶缺陷要比以矽作為材料的MOSFET用半導體晶片更多。因此，為了增大電流容量，若特別擴大設計接合FET用半導體晶片的大小(活動大小)，則發現接合FET用半導體晶片的良品率會降低。亦即，根據本發明者的檢討，使用疊接連接方式的半導體裝置在擴大電流容量時，由提升半導體裝置的製造良品率的觀點來看存在改善的餘地。
其他的課題及新穎的特徵可由本說明書的記述及附圖明確得知。
一實施形態的疊接連接方式的半導體裝置是具有：分割複數的接合FET而形成之複數的接合FET用半導體晶片、及形成MOSFET的MOSFET用半導體晶片。
又，一實施形態的電子裝置是與負荷電性連接，且包含疊接連接方式的半導體裝置作為驅動負荷的半導體裝置。此疊接連接方式的半導體裝置是具有：分割複數的接合FET而形成之複數的接合FET用半導體晶片、 及形成MOSFET的MOSFET用半導體晶片。
若根據一實施形態，則可提升半導體裝置的製造良品率。
CHP0‧‧‧半導體晶片
CHP1‧‧‧半導體晶片
CHP2‧‧‧半導體晶片
Q1A‧‧‧接合FET
Q1B‧‧‧接合FET
Q2‧‧‧MOSFET
圖1是表示採用實施形態1的疊接連接方式之功率半導體裝置的電路構成的圖。
圖2是表示採用一般的疊接連接方式之功率半導體裝置的電路構成的圖。
圖3(a)是表示利用圖2所示的疊接連接的接合FET及MOSFET作為開關元件之變頻器的電路圖，(b)是表示將構成上臂的開關元件接通時的波形的圖，(c)是表示將構成上臂的開關元件關斷時的波形的圖。
圖4是表示實施形態2的功率半導體裝置的安裝構成的圖。
圖5是表示變形例1的功率半導體裝置的安裝構成的圖。
圖6是表示變形例2的功率半導體裝置的安裝構成的圖。
圖7是表示變形例2的功率半導體裝置的一剖面的模式圖，以圖6的A-A線所切斷的剖面圖。
圖8是由密封體MR的下麵側來看變形例2的功率半導體裝置的圖。
圖9是表示變形例3的功率半導體裝置的安裝構成的圖。
圖10是表示變形例4的功率半導體裝置的安裝構成的圖。
圖11是以圖10的A-A線所切斷的剖面圖。
圖12是表示變形例5的功率半導體裝置的安裝構成的圖。
圖13是表示實施形態3的MOSFET的裝置構造之一例的剖面圖。
圖14是模式性地表示接合FET用半導體晶片的一部分領域的剖面圖。
圖15是擴大圖14的一部分領域的圖，表示單位接合FET的裝置構造的剖面圖。
圖16是表示實施形態4的控制系統的構成的方塊圖。
圖17是按照來自控制部的輸入訊號而驅動馬達之變頻器的電路方塊圖。
在以下的實施形態中基於方便起見有其必要時，分割成複數的部分或實施形態來進行說明，但除特別明示的情況，該等不是彼此無關者，一方是處於另一方的 一部分或全部的變形例，詳細，補充說明等的關係。
並且，在以下的實施形態中，言及要素的數目等(包含個數，數值，量，範圍等)時，除了特別明示時及原理上明確限於特定的數目時等以外，並不限定於其特定的數目，亦可為特定的數目以上或以下。
而且，在以下的實施形態中，其構成要素(亦包含要素步驟等)除了特別明示時及原理上明確為必須時等以外，當然不一定是必須者。
同樣，在以下的實施形態中，言及構成要素等的形狀，位置關係等時，除了特別明示時及原理上明確不是如此時等以外，包含實質上近似或類似其形狀等者。此情形是有關上述數值及範圍也同樣。
並且，在用以說明實施形態的全圖中，同一構件原則上是附上同一符號，其重複的說明省略。另外，為了容易瞭解圖面，即使是平面圖也有時附上剖面線。
(實施形態1) <疊接連接方式的有用性>
在保護地球環境的社會潮流之中，減低環境負荷之電子(electronics)事業的重要性增加。其中，功率半導體裝置(功率裝置)是被使用在鐵路車輛、混合動力汽車、電動汽車的變頻器或空調的變頻器、個人電腦等的民生機器的電源，功率半導體裝置的性能改善是有助於大幅度改善公共建設系統或民生機器的電力效率。所謂改善電力效率是 意指削減系統的運轉所必要的能量資源，換言之，二氧化碳的排出量削減，亦即環境負荷。因此，朝功率半導體裝置的性能改善之研究開發在各公司正盛行。
一般，功率半導體裝置是與大規模積體電路(LSI(Large Scale Integration))同樣，以矽作為材料。但，近年來，能帶隙比矽更大的碳化矽(SiC)或氮化鎵(GaN)受到注目。例如，因為碳化矽要比矽更大能帶隙，所以絕緣破壞耐壓為矽的10倍程度。由此情形，以碳化矽作為材料的功率半導體裝置是膜厚可比以矽作為材料的功率半導體裝置更薄的結果，可大幅度降低導通時的電阻值(導通電阻值)Ron。因此，以碳化矽作為材料的功率半導體裝置是可大幅度削減以電阻值Ron與導通電流i的乘積來表示的導通損失(Ron×i2)，有助於大幅度改善電力效率。著眼於如此的碳化矽的特徵，在國內外，將碳化矽使用於材料之MOSFET或蕭基二極體(Schottky diode)或接合FET的開發正進展。
特別是著眼於開關元件(開關裝置)，以碳化矽作為材料之接合FET(JFET)的製品化迅速進展。此接合FET是若與以碳化矽作為材料的MOSFET作比較，則因為不需要例如由氧化矽膜所構成的閘極絕緣膜，所以可迴避氧化矽膜與碳化矽的介面之缺陷、及伴隨之元件特性的劣化等代表性的問題。又，由於此接合FET可控制pn接合之空乏層的延長，而控制通道的ON/OFF，因此可容易分開製作常關型的接合FET及常開型的接合FET。如此以 碳化矽作為材料的接合FET是若與以碳化矽作為材料的MOSFET作比較，則具有長期可靠度亦佳，且容易製作功率半導體裝置的特徵。
在以碳化矽作為材料的接合FET之中，常開型的接合FET是通常通道形成ON，電流流動，當需要使通道形成OFF時，對閘極電極施加負電壓，從pn接合延長空乏層，而使通道形成OFF。亦即，所謂「常開型的場效電晶體」是即使不施加閘極電壓時也存在通道，汲極電流流動的場效電晶體。因此，當常開型的接合FET基於某些的原因而壞掉時，通道會維持ON不動，電流繼續流動。通常，當接合FET壞掉時，由安全性(故障無礙(fail safe))的觀點來看，最好電流不流動，但就常開型的接合FET而言，因為即使接合FET壞掉，電流還是會繼續流動，所以用途被限定。因此，由故障無礙的觀點來看，常關型的接合FET被期望。在此，所謂「常關型的場效電晶體」是不施加閘極電壓時，不存在通道，汲極電流不流動的場效電晶體。
然而，常關型的接合FET是有其次那樣的課題。亦即，接合FET的閘極電極與源極領域是分別具有由p型半導體領域(閘極電極)及n型半導體領域(源極領域)所構成的pn接合二極體構造，因此一旦閘極電極與源極領域之間的電壓形成3V程度，則閘極電極與源極領域之間的寄生二極體形成ON。此結果，會有在閘極電極與源極領域之間流動大電流的情況，因此恐有接合FET過 度發熱而破壞之虞。由此情形，為了利用接合FET作為常關型的開關元件，最好將閘極電壓限制於2.5V程度的低電壓，而於寄生二極體不形成ON的狀態、或閘極電極與源極領域之間的二極體電流充分小的狀態利用。
另外，以矽作為材料的通常的MOSFET是施加0~15V或20V程度的閘極電壓。因此，為了利用常關型的接合FET，除了既存的MOSFET的閘極驅動電路，還需要追加產生、2.5V程度的電壓之降壓電路(DC/DC轉換器)、或位準變換電路等。此設計變更，亦即零件的追加會使系統全體的成本。
由此情形，雖為具有長期可靠度佳，且容易製作的特徵之接合FET，但為了驅動的閘極電壓會與一般的MOSFET大不同，因此重新利用接合FET時，需要含驅動電路等大的設計變更，因此存在系統全體的成本上昇的課題。
作為解決此問題的方法，有疊接連接方式。此疊接連接方式是串聯以碳化矽作為材料的常開型的接合FET及以矽作為材料的低耐壓MOSFET之方式。若採用如此的連接方式，則由於閘極驅動電路是驅動低耐壓MOSFET，因此不需要閘極驅動電路的變更。另一方面，汲極與源極之間的耐壓是可決定於絕緣耐壓高的接合FET的特性。而且，即使是疊接連接，也會因為成為接合FET的低導通電阻及低耐壓MOSFET的低導通電阻的串聯，所以疊接連接之開關元件的導通電阻也可壓低成比較小。 如此，疊接連接方式是具有可解決常關型的接合FET的問題點之可能性。亦即，由一面抑制成本的上昇，一面謀求功率半導體裝置的性能提升之觀點來看，採用疊接連接方式的功率半導體裝置是具有可用性。
<對應於大電流化的改善的餘地>
例如，功率半導體裝置之一般的電流容量是10A~20A程度，但近年來使用在混合動力汽車用等的功率半導體裝置是被要求電流容量大。具體而言，有時需要50A以上的電流容量。功率半導體裝置為了對應於如此的電流容量的增大，而需要擴大功率半導體裝置中所含的半導體晶片的大小，這在使用疊接連接方式的功率半導體裝置也同樣適用。亦即，在疊接連接方式的功率半導體裝置中，為了擴大電流容量，而須擴大接合FET用半導體晶片的大小，且擴大MOSFET用半導體晶片的大小。可是，若根據本發明者的檢討，則接合FET用半導體晶片是例如以碳化矽作為材料，比以矽作為材料的MOSFET用半導體晶片更多結晶缺陷(致命缺陷(killer defect))。由此情形，為了擴大電流容量，若特別擴大接合FET用半導體晶片的大小，則在接合FET用半導體晶片形成致命的缺陷之致命缺陷的機率會變高。這意味接合FET用半導體晶片的良品率會降低。因此，在使用疊接連接方式的功率半導體裝置中，擴大電流容量時，若考慮功率半導體裝置的製造良品率，則難以單純地擴大接合FET用半導體晶片的 大小。亦即，在使用疊接連接方式的功率半導體裝置中，存在一邊使製造良品率提升，一邊由對應於大電流化的觀點來改善的餘地。於是，在本實施形態1中，對於上述改善的餘地下工夫。以下，說明有關下此工夫的本實施形態1的技術思想。
<實施形態1的功率半導體裝置的構成>
圖1是表示採用本實施形態1的疊接連接方式的功率半導體裝置的電路構成的圖。如圖1所示般，採用本實施形態1的疊接連接方式的功率半導體裝置是在源極S與汲極D之間具有常開型的複數的接合FETQ1A、Q1B、及1個的常關型的MOSFETQ2。亦即，如圖1所示般，本實施形態1的功率半導體裝置是複數的接合FETQ1A、Q1B會互相並聯，且被並聯的複數的接合FETQ1A、Q1B會與1個的MOSFETQ2串聯。
具體而言，如圖1所示般，在汲極D側配置有複數的接合FETQ1A、Q1B，另一方面，在源極S側配置有1個的MOSFETQ2。亦即，接合FETQ1A的源極Sj是與MOSFETQ2的汲極Dm連接，且MOSFETQ2的源極Sm會與功率半導體裝置的源極S連接。並且，接合FETQ1A的閘極電極Gj0是與功率半導體裝置的源極S連接，MOSFETQ2的閘極電極Gm是與閘極驅動電路(未圖示)。
同樣，接合FETQ1B的源極Sj是與MOSFETQ2 的汲極Dm連接，且接合FETQ1B的閘極電極Gj1是與功率半導體裝置的源極S連接。
如此的圖1所示的連接方式為本實施形態1的疊接連接方式。若根據採用本實施形態1的疊接連接方式之功率半導體裝置，則首先閘極驅動電路(未圖示)會驅動MOSFETQ2的閘極電極Gm，因此可取得不需要變更利用單體的MOSFET作為功率半導體裝置時的閘極驅動電路之優點。由此情形，若根據本實施形態1，則由於不需要設計新的閘極驅動電路，因此可抑制製造成本的上昇。
又，由於接合FETQ1A、Q1B是使用以碳化矽或氮化鎵為代表，能帶隙比矽更大的物質作為材料，所以接合FETQ1A、Q1B的絕緣耐壓會變大。因此，被疊接連接的功率半導體裝置的耐壓是主要決定於接合FETQ1A、Q1B的特性。因此，可將與接合FETQ1A、Q1B串聯的MOSFETQ2所要求的絕緣耐壓形成比使用單體的MOSFET的功率半導體裝置更低。亦即，即使是功率半導體裝置需要絕緣耐壓的情況，亦可使用低耐壓(例如數十V程度)的MOSFET，作為MOSFETQ2，因此可減低MOSFETQ2的導通電阻。而且，因為接合FETQ1A、Q1B是由常開型的接合FET所構成，所以接合FETQ1A、Q1B的導通電阻也可減低。此結果，若根據被疊接連接的功率半導體裝置，則具有不需要閘極驅動電路的設計變更的優點，且可謀求兼顧絕緣耐性的確保及導通電阻的減低，因此可謀求功率半導體裝置的電性特性的提升。
又，如圖1所示般，被疊接連接的接合FETQ1A、Q1B是常開型的接合FET，接合FETQ1A的閘極電極Gj0與接合FETQ1B的閘極電極Gj1皆是與功率半導體裝置的源極S電性連接。此結果，接合FETQ1A的閘極電極Gj0與源極S之間的電壓、及接合FETQ1B的閘極電極Gj1與源極S之間的電壓是即使在開關時(ON時)也未被順偏壓。由此情形，本實施形態1的疊接連接是不會有形成於接合FETQ1A、Q1B的各閘極電極與源極之間的寄生二極體所引起的大電流流動，所以可抑制過度的發熱所造成功率半導體裝置的破壞。亦即，常關型的接合FET是在開關時(ON時)，對於源極S施加正電壓至閘極電極Gj0、Gj1。此時，接合FETQ1A、Q1B的各源極領域是由n型半導體領域所形成，閘極電極Gj0、Gj1是由p型半導體領域所形成，因此所謂對源極S施加正電壓至閘極電極Gj0、Gj1是意指在源極領域與閘極電極Gj0之間或源極領域與閘極電極Gj0之間施加順方向電壓(順偏壓)。因此，常關型的接合FET是若過度擴大順方向電壓，則由源極領域及閘極電極Gj0所構成的寄生二極體或由源極領域及閘極電極Gj1所構成的寄生二極體會成為ON。此結果，會有在閘極電極Gj0與源極領域之間、或閘極電極Gj1與源極領域之間流動大電流的情況，接合FET會有可能過度發熱而導致破壞。
相對於此，本實施形態1之被疊接連接的功率半導體裝置是使用常開型的接合FETQ1A、Q1B，閘極 電極Gj0及閘極電極Gj1會與功率半導體裝置的源極S電性連接。由此情形，接合FETQ1A的閘極電極Gj0與源極S之間的電壓、或接合FETQ1B的閘極電極Gj1與源極S之間的電壓是即使開關時(ON時)也未被順偏壓。因此，本實施形態1的疊接連接是不會有接合FETQ1A、Q1B的寄生二極體所引起的大電流流動，所以可抑制過度的發熱所造成功率半導體裝置的破壞。
<實施形態1的特徵>
其次，說明有關本實施形態1的特徵點。本實施形態1的特徵點是如圖1所示般，以將複數的接合FETQ1A、Q1B及1個的MOSFETQ2疊接連接的電路構成為前提，將接合FETQ1A形成於半導體晶片CHP0，且將接合FETQ1B形成於半導體晶片CHP1。換言之，本實施形態1的特徵點是將彼此並聯的接合FETQ1A及接合FETQ1B形成於各別的半導體晶片。亦即，接合FETQ1A是形成於具有由能帶隙比矽更大的半導體所構成的基板之半導體晶片CHP0。又，接合FETQ1B是形成於具有由能帶隙比矽更大的半導體所構成的別的基板之半導體晶片CHP1。另一方面，MOSFETQ2是形成於具有由矽所構成的基板之半導體晶片CHP2。
藉此，若根據本實施形態1，則可一邊使製造良品率提升，一邊實現對應於大電流化的疊接連接方式的功率半導體裝置。
以下，說明有關此理由。首先，如圖1所示般，本實施形態1的疊接連接是複數的接合FETQ1A、Q1B會被並聯。因此，在被疊接連接的功率半導體裝置中流動的電流是成為流動於接合FETQ1A的電流與流動於接合FETQ1B的電流的和，可對應於功率半導體裝置的大電流化。亦即，本實施形態1之被疊接連接的功率半導體裝置是可擴大電流容量，藉此本實施形態1的功率半導體裝置是例如在混合動力汽車用等的電流容量大的用途也可適用。
另一方面，本實施形態1是將接合FETQ1A形成於半導體晶片CHP0，將接合FETQ1B形成於半導體晶片CHP1。這意味可縮小半導體晶片CHP0的大小及半導體晶片CHP1的大小。
若具體地說明，則例如接合FETQ1A是由1萬個的單位接合FET所構成，接合FETQ1B也由1萬個的單位接合FET所構成。此時，若思考將接合FETQ1A及接合FETQ1B形成於1個的同半導體晶片，則在此半導體晶片是形成有2萬個的單位接合FET。相對於此，將接合FETQ1A形成於半導體晶片CHP0，且將接合FETQ1B形成於半導體晶片CHP1那樣，將接合FETQ1A及接合FETQ1B形成於各別的半導體晶片時，分別形成於半導體晶片CHP0及半導體晶片CHP1的單位接合FET的數量是成為1萬個。
亦即，將接合FETQ1A及接合FETQ1B形成 於1個的同半導體晶片時，需要在半導體晶片中形成2萬個的單位接合FET。相對的，將接合FETQ1A及接合FETQ1B形成於各別的半導體晶片時，在各別的半導體晶片CHP0及半導體晶片CHP1是分別形成一半的1萬個的單位接合FET。
這意味形成接合FETQ1A及接合FETQ1B的半導體晶片的大小是比各別形成接合FETQ1A及接合FETQ1B的半導體晶片CHP0的大小或半導體晶片CHP1的大小更大。換言之，各別形成接合FETQ1A及接合FETQ1B的半導體晶片CHP0的大小或半導體晶片CHP1的大小是比形成接合FETQ1A及接合FETQ1B的半導體晶片的大小更小。
因此，如本實施形態1般，將接合FETQ1A及接合FETQ1B形成於各別的半導體晶片時，雖擴大電流容量，但可抑制各個半導體晶片的增大。而且，若各個半導體晶片的大小變小，則半導體晶片的製造良品率會提升。
以下，說明有關此理由。形成接合FET的接合FET用半導體晶片是以能帶隙比矽更大的物質作為材料。具體而言，能帶隙比矽更大的物質是有碳化矽，接合FET用半導體晶片是可由碳化矽所形成。
在此，由碳化矽所構成的半導體晶圓是比由矽所構成的半導體晶圓更多結晶缺陷，因此對製品良品率造成影響的致命缺陷也多。亦即，使用碳化矽的技術是近 年來開始出現的技術，因此不像已確立之使用矽的技術那樣製造技術發達，由製造結晶缺陷少、高品質的半導體晶圓的觀點來看、存在改善的餘地。
由此情形，特別是以碳化矽作為材料的半導體晶片是一旦擴大半導體晶片的大小，則在半導體晶片內含有多數對製造良品率造成影響的致命性的致命缺陷的機率會變大。亦即，如本實施形態1般，為了對應於大電流化增大電流容量，一旦擴大由碳化矽所形成的接合FET用半導體晶片的大小，則在此接合FET用半導體晶片內形成致命缺陷的機率會變高。這意味接合FET用半導體晶片的製造良品率會降低。因此，為了對應於大電流化增大電流容量，而擴大由碳化矽所形成的接合FET用半導體晶片的大小，由提升製造良品率的觀點來看，不能說是妥當。
於是，本實施形態1是如圖1所示般，將彼此並聯的接合FETQ1A及接合FETQ1B形成於各別的半導體晶片。此情況，可抑制形成接合FETQ1A的半導體晶片CHP0的大小的增大、及形成接合FETQ1B的半導體晶片CHP1的大小的增大。亦即，本實施形態1是將接合FETQ1A形成於半導體晶片CHP0，且將接合FETQ1B形成於半導體晶片CHP1，藉此雖增大合計的電流容量，但亦可抑制各個半導體晶片CHP0或半導體晶片CHP1的大小的增大。而且，各個半導體晶片CHP0或半導體晶片CHP1的大小變小是如上述般意味在半導體晶片CHP0內 或半導體晶片CHP1內含致命缺陷的機率變小，這意味形成接合FETQ1A的半導體晶片CHP0或形成接合FETQ1B的半導體晶片CHP1的製造良品率會提升。
由以上的情形，若根據本實施形態1的特徵點，亦即在各別的接合FET用半導體晶片形成彼此被並聯的接合FETQ1A及接合FETQ1B，則可一邊使各個的接合FET用半導體晶片的製造良品率提升，一邊實現對應於大電流化的疊接連接方式的功率半導體裝置。
另外，複數的接合FET用半導體晶片的各大小是亦可為彼此相異，但複數的接合FET用半導體晶片的各大小是最好為彼此相同。這是因為將複數的接合FET用半導體晶片的各大小形成彼此相同的大小時，可提升接合FET用半導體晶片的量產性。亦即，將複數的接合FET用半導體晶片的各大小形成彼此相異的大小時，需要對應於各大小的製造設備，導致製造設備的複雜化。相對的，將複數的接合FET用半導體晶片的各大小形成彼此相同的大小時，製造設備被簡略化的結果，可提升量產性。
而且，使複數的接合FET用半導體晶片的各大小形成彼此相異的大小時，是存在相對大的大小(第1大小)的接合FET用半導體晶片、及相對小的大小(第2大小)的接合FET用半導體晶片。此情況，在第2大小的接合FET用半導體晶片內含有致命缺陷的機率是比在第1大小的接合FET用半導體晶片內含有致命缺陷的機率更小。可是，若思考包含第1大小的接合FET用半導體晶 片及第2大小的接合FET用半導體晶片的功率半導體裝置全體的製造良品率，則功率半導體裝置全體的製造良品率是依存於相對大的大小之第1大小的接合FET用半導體晶片內含有致命缺陷的機率。亦即，使複數的接合FET用半導體晶片的各大小形成彼此相異的大小時，是依相對大的大小(第1大小)的接合FET用半導體晶片的製造良品率來決定功率半導體裝置全體的製造良品率。
相對的，使複數的接合FET用半導體晶片的各大小形成彼此相同的大小時，接合FET用半導體晶片的大小(第3大小)是比上述第2大小更大，但比上述第1大小更小。而且，功率半導體裝置是由同一大小(第3大小)的接合FET用半導體晶片所構成，因此功率半導體裝置全體的製造良品率是依存於第3大小的接合FET用半導體晶片內含有致命缺陷的機率。亦即，使複數的接合FET用半導體晶片的各大小形成彼此相同的大小時，是依第3大小的接合FET用半導體晶片的製造良品率來決定功率半導體裝置全體的製造良品率。此時，第3大小是處於第2大小<第3大小<第1大小的關係，因此在第3大小的接合FET用半導體晶片內含有致命缺陷的機率是比在第1大小的接合FET用半導體晶片內含有致命缺陷的機率更小。
此結果，將複數的接合FET用半導體晶片的各大小形成彼此相同的大小之構成是比將複數的接合FET用半導體晶片的各大小形成彼此相異的大小之構成更能夠 提升功率半導體裝置全體的製造良品率。由以上的情形可知，若考慮量產性的提升及功率半導體裝置全體的製造良品率的提升，則比起將複數的接合FET用半導體晶片的各大小形成彼此相異的大小，最好是將複數的接合FET用半導體晶片的各大小形成彼此相同。
(實施形態2)
其次，本實施形態2是說明有關使前述實施形態1的技術思想具體化的功率半導體裝置的安裝構成。在此，本實施形態2是在使前述實施形態1的技術思想具體化時，在疊接連接方式也考慮特有的改善餘地，謀求功率半導體裝置的性能提升。亦即，本實施形態2是說明有關一邊謀求疊接連接方式的功率半導體裝置的性能提升，一邊使前述實施形態1的技術思想具體化的安裝構成。
首先，在說明使前述實施形態1的技術思想具體化的安裝構成之前，說明有關為了謀求疊接連接方式的功率半導體裝置的性能提升而存在的改善餘地。此改善的餘地是存在第1改善的餘地及第2改善的餘地，以下是依序說明第1改善的餘地及第2改善的餘地。
<第1改善的餘地>
第1改善的餘地是如前述實施形態1般，不僅疊接連接複數的接合FET與1個MOSFET的構成例，甚至疊接連接1個接合FET與1個MOSFET的一般構成例也廣泛 存在。因此，以下為了簡單化，舉疊接連接1個接合FET與1個MOSFET的一般構成為例，說明有關第1改善的餘地。
圖2是表示採用一般的疊接連接方式之功率半導體裝置的電路構成圖。如圖2所示般，採用一般的疊接連接方式之功率半導體裝置是形成在源極S與汲極D間串聯常開型的接合FETQ1與常關型的MOSFETQ2之構成。具體而言，在汲極D側配置有接合FETQ1，在源極S側配置有MOSFETQ2。亦即，接合FETQ1的源極Sj是與MOSFETQ2的汲極Dm連接，MOSFETQ2的源極Sm是與功率半導體裝置的源極S連接。又，接合FETQ1的閘極電極Gj是與功率半導體裝置的源極S連接，MOSFETQ2的閘極電極Gm是與閘極驅動電路(未圖示)連接。
另外，如圖2所示般，與MOSFETQ2逆並聯續流二極體(free wheel diode)。此續流二極體是具有使逆方向電流還流而將被積蓄於電感的能量開放的機能。亦即，當圖2所示的功率半導體裝置被連接至含電感的負荷時，一旦使功率半導體裝置形成OFF，則藉由負荷中所含的電感來產生與MOSFETQ2的電流所流動的方向相反方向的逆方向電流。由此情形，藉由與MOSFETQ2逆並列設置續流二極體，使逆方向電流還流，而將被積蓄於電感的能量開放。
以下，說明有關第1改善的餘地。具體而言，為了實現圖2所示的疊接連接，而需要以接合線來 連接形成接合FETQ1的半導體晶片、及形成低耐壓的MOSFETQ2的半導體晶片。因此，例如，低耐壓的MOSFETQ2的汲極Dm、及接合FETQ1的源極Sj是經由接合線來連接。此情況，在接合FETQ1的源極Sj附加接合線的寄生電感。一旦如此的寄生電感被附加，則在開關時產生大的浪湧電壓，藉此，耐壓以上的電壓會被施加於低耐壓的MOSFETQ2。此結果，低耐壓的MOSFETQ2會以崩潰(avalanche)模式動作，恐有在閘極電極Gm無法控制的大電流流至低耐壓的MOSFETQ2而導致元件破壞之虞。此點為第1改善的餘地，以下詳細說明有關此第1改善的餘地發生的機構(mechanism)。
<第1改善的餘地發生的機構>
圖3(a)是表示利用圖2所示的疊接連接之接合FET及MOSFET作為開關元件(功率半導體裝置)的變頻器的電路圖。圖3(a)所示的變頻器是具有被串聯至電源VCC的上臂UA及下臂BA。上臂UA是由被連接於汲極D1與源極S1之間的開關元件所構成。構成上臂UA的開關元件是由被疊接連接的接合FETQ1a及MOSFETQ2a所構成。具體而言，接合FETQ1a的汲極Dj1會與開關元件的汲極D1連接，接合FETQ1a的源極Sj1會與MOSFETQ2a的汲極Dm1連接。而且，MOSFETQ2a的源極Sm1會與開關元件的源極S1連接。並且，接合FETQ1a的閘極電極Gj1與開關元件的源極S1連接，在MOSFETQ2a的閘極電極 Gm1與開關元件的源極S1之間連接閘極驅動電路(G/D)。
在此，在接合FETQ1a的源極Sj1與MOSFETQ2a的汲極Dm1之間是存在接合線的寄生電感Lse1，在接合FETQ1a的閘極電極Gj1與開關元件的源極S1之間是存在接合線的寄生電感Lgi1。另外，在圖3(a)中，將開關元件的源極S1與開關元件的汲極D1之間的電壓定義為電壓Vdsu，將開關元件的源極S1與MOSFETQ2a的汲極Dm1之間的電壓定義為電壓Vdsmu。
同樣，如圖3(a)所示般，下臂BA是由被連接於汲極D2與源極S2之間的開關元件所構成。構成下臂BA的開關元件是由被疊接連接的接合FETQ1b及MOSFETQ2b所構成。具體而言，接合FETQ1b的汲極Dj2會與開關元件的汲極D2連接，接合FETQ1b的源極Sj2會與MOSFETQ2b的汲極Dm2連接。而且，MOSFETQ2b的源極Sm2會與開關元件的源極S2連接。並且，接合FETQ1b的閘極電極Gj2與開關元件的源極S2連接，在MOSFETQ2b的閘極電極Gm2與開關元件的源極S2之間連接閘極驅動電路(G/D)。而且，在開關元件的源極S2與開關元件的汲極D2之間連接負荷電感LL。
在此，在接合FETQ1b的源極Sj2與MOSFETQ2b的汲極Dm2之間是存在接合線的寄生電感Lse2，在接合FETQ1b的閘極電極Gj2與開關元件的源極S2之間是存在接合線的寄生電感Lgi2。另外，在圖3(a)中，將開關元件的源極S2與開關元件的汲極D2之 間的電壓定義為電壓Vak，將開關元件的源極S2與MOSFETQ2b的汲極Dm2之間的電壓定義為電壓Vdsmd。
利用圖3所示之被疊接連接的開關元件的變頻器是如上述般構成，以下一邊說明此變頻器的動作，一邊說明有關第1改善的餘地發生的機構。首先，說明有關構成上臂UA的開關元件的情況。亦即，說明有關將構成上臂UA的開關元件形成ON，另一方面，將構成下臂BA的開關元件形成OFF，藉此對負荷(包含負荷電感)施加電源電壓的情況。
圖3(b)是表示將構成上臂UA的開關元件接通時的波形。具體而言，一旦接通構成上臂UA的開關元件，則由於構成上臂UA的接合FETQ1a及MOSFETQ2a形成ON，因此還流電流會以從接合FETQ1a的汲極Dj1經由MOSFETQ2a的汲極Dm1及源極Sm1來通過負荷電感LL，回到電源VCC的路徑流動。此時，如圖3(b)所示般，電壓Vdsmu是從預定電壓變化至0V程度，另一方面，電壓Vak是從使上臂UA的開關元件形成OFF時的0V上昇至電源電壓程度的電壓。此結果，下臂BA的MOSFETQ2b的汲極電壓之電壓Vdsmd是上昇至將下臂BA的接合FETQ1b切斷的電壓，下臂BA的接合FETQ1b形成OFF之後，維持某一定的電壓。此電壓Vdsmd的變化是寄生電感可無視的理想狀態的變化，以圖3(b)的虛線來表示。可是，一旦寄生電感Lse2或寄生電感Lgi2變大，則如以圖3(b)的實線所示般，電壓Vdsmd是在將上 臂UA的開關元件接通時，急劇地大幅度上昇。
另一方面，圖3(c)是表示將構成上臂UA的開關元件關斷時的波形。具體而言，一旦將構成上臂UA的開關元件關斷，則如圖3(c)所示般，電壓Vdsmd是從預定電壓變化至0V程度，另一方面，電壓Vdsu是從使上臂UA的開關元件形成ON時的0V上昇至電源電壓程度的電壓。此結果，上臂UA的MOSFETQ2a的汲極電壓之電壓Vdsmu是上昇至將上臂UA的接合FETQ1a切斷的電壓，上臂UA的接合FETQ1a形成OFF後，維持某一定的電壓。此電壓Vdsmu的變化是寄生電感可無視的理想狀態的變化，以圖3(c)的虛線來表示。可是，一旦寄生電感Lse1或寄生電感Lgi1變大，則如圖3(c)的實線所示般，電壓Vdsmu是在將上臂UA的開關元件關斷時，急劇地大幅度上昇。
如此可知接通上臂UA的開關元件時，關斷的下臂BA的MOSFETQ2b的汲極電壓之電壓Vdsmd會產生急劇地上昇的現象，關斷上臂UA的開關元件時，關斷的上臂UA的MOSFETQ2a的汲極電壓之電壓Vdsmu會產生急劇地上昇的現象。由於產生該等的現象之機構是同樣，因此以下是著眼於接通上臂UA的開關元件時，說明有關關斷的下臂BA的MOSFETQ2b的汲極電壓之電壓Vdsmd產生急劇地上昇的現象之機構。產生此現象的機構是可思考其次所示的3個機構。
第1機構是在構成下臂BA的接合FETQ1b的 源極Sj2與構成下臂BA的MOSFETQ2b的汲極Dm2之間存在的寄生電感Lse2所引起。具體而言，接通上臂UA的開關元件時，下臂BA的MOSFETQ2b是被OFF。此時，電壓Vak是從0V程度開始增加，隨著此電壓Vak的增加，下臂BA的MOSFETQ2b的汲極電壓之電壓Vdsmd也開始增加。然而，在電壓Vdsmd增加的初期階段，電壓Vdsmd未比被施加於接合FETQ1b的閘極電極Gj2的閘極電壓更大預定值以上，因此接合FETQ1b是未被切斷，電流會從接合FETQ1b的汲極Dj2往源極Sj2流動。此結果，電流會流入MOSFETQ2b的汲極Dm2，電荷被積蓄。由此情形，MOSFETQ2b的汲極電壓之電壓Vdsmd會上昇。然後，此電壓Vdsmd持續上昇，一旦比接合FETQ1b的閘極電壓更大預定值以上，則接合FETQ1b會被切斷，電流不會再流動。亦即，在電壓Vdsmd增加的初期階段，電流流動於接合FETQ1b的汲極Dj2與源極Sj2之間，電荷被積蓄於MOSFETQ2b的汲極Dm2，因此電壓Vdsmd會增加。然後，隨著電壓Vdsmd增加，電壓Vdsmd會接近形成比接合FETQ1b的閘極電壓更大預定值以上的大小的狀態，因此流至接合FETQ1b的汲極Dj2及源極Sj2的電流會隨即減少。然後，最後藉由電壓Vdsmd形成比接合FETQ1b的閘極電壓更大預定值以上，接合FETQ1b會被切斷。接合FETQ1b被切斷後，流入MOSFETQ2b的汲極Dm2的電荷會消失，因此電壓Vdsmd成為大致一定。
如此，接通上臂UA的開關元件時，下臂BA的MOSFETQ2b是被OFF，但在此階段，下臂BA的接合FETQ1b未被立即切斷，電流會從接合FETQ1b的汲極Dj2流至源極Sj2。然後，流入接合FETQ1b的源極Sj2的電流是經由寄生電感Lse2來流入MOSFETQ2b的汲極Dm2。此時，應著眼的點是從下臂BA的接合FETQ1b的汲極Dj2流至源極Sj2的電流減少的點。此情形是意味流至寄生電感Lse2的電流也與時間一起減少。此結果，在寄生電感Lse2中，產生打消電流的減少之類的起電力。亦即，寄生電感Lse2是具有使從接合FETQ1b的汲極Dj2流至源極Sj2的電流增加的機能。因此，一旦寄生電感Lse2變大，則大的電流會過渡地從接合FETQ1b的汲極Dj2往源極Sj2流動。此結果，流入MOSFETQ2b的汲極Dm2的電荷會急劇地增加，因此電壓Vdsmd會急劇地增加。此為第1機構。
接著，第2機構是在構成下臂BA的接合FETQ1b的閘極電極Gj2與下臂BA的源極S2之間存在的寄生電感Lgi2所引起。具體而言，接通上臂UA的開關元件時，下臂BA的MOSFETQ2b是被OFF。此時，電壓Vak是從0V程度開始增加，但例如圖3(b)所示般，在接通上臂UA的開關元件的初期階段，電壓Vak是振動至超過電源電壓的範圍為止。這是根據被連接至變頻器的負荷中含的負荷電感LL所引起的逆起電力。因此，電壓Vak是在接通上臂UA時的初期階段變動。在此，若著眼於接 合FETQ1b，則在接合FETQ1b的汲極Dj2與閘極電極Gj2之間形成有寄生電容，一旦電壓Vak變動，則被施加於此寄生電容的電壓也變動。而且，此寄生電容的靜電電容值是成為比較大的值，因此隨著被施加於寄生電容的電壓變動而產生的充放電電流也變大。此充放電電流是流動於接合FETQ1b的閘極電極Gj2與下臂BA的源極S2之間。此時，充放電電流是時間性變化的電流。因此，一旦例如在接合FETQ1b的閘極電極Gj2與下臂BA的源極S2之間存在寄生電感Lgi2，則時間性變化的充放電電流會流動於寄生電感Lgi2，因此和寄生電感Lgi2的大小與充放電電流的時間微分的乘積成比例的電阻成分會產生於接合FETQ1b的閘極電極Gj2與下臂BA的源極S2之間。此結果，接合FETQ1b的閘極電極Gj2與下臂BA的源極S2不會形成同電位，產生接合FETQ1b的閘極電極Gj2對於下臂BA的源極S2上昇於正電壓方向的模式。此情況，由於接合FETQ1b的閘極電極Gj2成為正電壓，所以從接合FETQ1b的閘極電極Gj2延伸的空乏層會被抑制，通道領域的寬變大。因此，過渡地從接合FETQ1b的汲極Dj2往源極Sj2流動的電流會變大。此結果，流入MOSFETQ2b的汲極Dm2的電荷會急劇地增加，藉此，電壓Vdsmd會急劇地增加。此為第2機構。而且，若根據第2機構，則正電壓會被施加於接合FETQ1b的閘極電極Gj2，因此為了切斷接合FETQ1b，比0V被施加於閘極電極Gj2的情況更大的電壓比須被施加於接合FETQ1b的源 極Sj2。由此觀點來看也是上昇至接合FETQ1b被切斷為止的電壓Vdsmd變大。
又，第3機構是在構成下臂BA的接合FETQ1b的閘極電極Gj2與下臂BA的源極S2之間存在的寄生電阻所引起。如在第2機構說明般，充放電電流會流動於接合FETQ1b的閘極電極Gj2與下臂BA的源極S2之間。由此情形，一旦在接合FETQ1b的閘極電極Gj2與下臂BA的源極S2之間存在寄生電阻，則充放電電流會流至此寄生電阻，產生電壓下降。此結果，接合FETQ1b的閘極電極Gj2與下臂BA的源極S2不會形成同電位，產生接合FETQ1b的閘極電極Gj2對於下臂BA的源極S2上昇於正電壓方向的模式。藉此，在第3機構也與第2機構同樣，由於接合FETQ1b的閘極電極Gj2成為正電壓，所以從接合FETQ1b的閘極電極Gj2延伸的空乏層會被抑制，通道領域的寬變大。因此，過渡地從接合FETQ1b的汲極Dj2往源極Sj2流動的電流會變大。此結果，流入MOSFETQ2b的汲極Dm2的電荷會急劇地增加，藉此，電壓Vdsmd會急劇地增加。
如此，可知電壓Vdsmd會藉由有關寄生電感Lse2、寄生電感Lgi2及寄生電阻的第1機構~第3機構而急劇增加。如此，一旦寄生電感Lse2、寄生電感Lgi2及寄生電阻變大，則下臂BA的MOSFETQ2b的汲極電壓之電壓Vdsmd會上昇至MOSFETQ2b的耐壓以上的電壓，藉此下臂BA的MOSFETQ2b會崩潰動作，最後恐有 下臂BA的MOSFETQ2b被破壞之虞。
以上舉圖2所示的一般性的疊接連接方式為例來進行說明，但以下是例如在圖1所示的前述實施形態1的疊接連接方式中，針對著眼於在上述第3機構所舉的寄生電阻的影響的具體例來進行說明。
圖1所示的疊接連接方式的功率半導體裝置為OFF狀態，亦即在閘極電極Gm施加OFF電位時，可想像汲極D會從低電位遷移至高電位。在圖1所示的疊接連接方式的功率半導體裝置為OFF狀態，由於接合FETQ1A、Q1B是OFF狀態，因此源極電位Sj是接合FETQ1A、Q1B的OFF電壓之+5V前後。並且，接合FETQ1A的閘極電極Gj0的閘極電位、及接合FETQ1B的閘極電極Gj1的閘極電位是0V。亦即，接合FETQ1A、Q1B的閘極源極間電壓是-5V前後，為OFF狀態。在此，當功率半導體裝置為OFF狀態時，一旦汲極D遷移至高電位，則在接合FETQ1A是經由閘極汲極間電容來流動從汲極D往閘極電極Gj0的變位電流。此變位電流是從接合FETQ1A的閘極電極Gj0經由存在於接合FETQ1A的內部之閘極配線電阻rgj0及寄生電阻Rgj0來流至源極S。同樣，在接合FETQ1B是經由閘極汲極間電容來流動從汲極D往閘極電極Gj1的變位電流。此變位電流是從接合FETQ1B的閘極電極Gj1經由存在於接合FETQ1B的內部之閘極配線電阻rgj1及寄生電阻Rgj1來流至源極S。
在此過程，接合FETQ1A的閘極電極Gj0的 閘極電位是僅變位電流與閘極電阻(閘極配線電阻rgj0+寄生電阻Rgj0)的累計值上昇。例如，當變位電流為1A，閘極電阻的值為50Ω時，接合FETQ1A的閘極電位相對於MOSFETQ2的源極電位，是上昇50V。同樣，接合FETQ1B的閘極電極Gj0的閘極電位也僅變位電流與閘極電阻(閘極配線電阻rgj1+寄生電阻Rgj1)的累計值上昇。例如，當變位電流為1A，閘極電阻的值為50Ω時，接合FETQ1B的閘極電位相對於MOSFETQ2的源極電位，上昇50V。
因此，接合FETQ1A、Q1B的閘極源極間電壓是從-5V變化至+45V(=50V-5V)，接合FETQ1A、Q1B是從OFF狀態遷移至ON狀態。一旦接合FETQ1A、Q1B的閘極源極間電壓為+45V，形成ON狀態，則電荷會從高電位的汲極D充電至MOSFETQ2的汲極Dm，亦即接合FETQ1A、Q1B的源極Sj。藉由此充電動作，MOSFETQ2的汲極電位會從+5V開始上昇。MOSFETQ2的汲極電位的上昇是繼續至接合FETQ1A、Q1B形成OFF狀態為止。亦即，至接合FETQ1A、Q1B的閘極源極間電壓形成-5V前後為止，MOSFETQ2的汲極電位的上昇會繼續。因此，MOSFETQ2的汲極電位是形成+55V，且一旦接合FETQ1A、Q1B的閘極電位形成50V的狀態，則MOSFETQ2的汲極電位的上昇會停止。此時，由於MOSFETQ2的源極電位是0V，因此MOSFETQ2的汲極源極間電壓是形成55V前後。亦即，選擇在圖1所示的疊接連接方式的功率半導體 裝置使用的MOSFETQ2具有30V程度的耐壓之MOSFET時，MOSFETQ2會以崩潰模式動作，恐有MOSFETQ2破壞之虞。
具體而言，一旦在MOSFETQ2施加耐壓以上的電壓，則會在MOSFETQ2的內部局部產生電場集中的領域，且在此領域大量產生衝擊遊離化的電洞電子對。藉由此大量產生的電洞電子對，其藉由源極領域(n型半導體領域)、通道形成領域(p型半導體領域)及漂移領域(n型半導體領域)所形成的寄生npn雙極電晶體會形成ON。寄生npn雙極電晶體為形成ON的MOSFETQ2是有MOSFETQ2的閘極電極Gm無法控制的大電流流動而發熱。此時，藉由發熱的溫度上昇，半導體領域的電阻變小，因此更引起所謂大的電流流動的正反餽。此結果，大電流會局部地流動，引起MOSFETQ2的破壞。此現象為崩潰破壞。一旦產生如此的崩潰破壞，則會導致功率半導體裝置的可靠度降低。
如此，在圖1所示的疊接連接方式的功率半導體裝置中也是會因為寄生電阻的閘極電阻(閘極配線電阻rgj0+寄生電阻Rgj0)或閘極電阻(閘極配線電阻rgj1+寄生電阻Rgj1)的影響，而MOSFETQ2崩潰動作，最後恐有MOSFETQ2被破壞之虞。而且，與圖2所示的一般性的疊接連接方式同樣，在圖1所示之疊接連接方式的功率半導體裝置中也會因為上述第1機構的寄生電感(LS0、LS1)或上述第2機構的寄生電感(Lgj1、Lgj2)的影響，而 MOSFETQ2崩潰動作，最後恐有MOSFETQ2被破壞之虞。該等的點為第1改善的餘地。
<第2改善的餘地>
其次，說明有關第2改善的餘地。此第2改善的餘地是在圖1所示的疊接連接方式中特有的課題。亦即，第2改善的餘地是如前述實施形態1般，在將複數的接合FET及1個的MOSFET疊接連接的功率半導體裝置中特有的課題。亦即，使用複數的接合FET來構成疊接連接方式的功率半導體裝置時，在以下所示的第2改善的餘地需要留意。具體而言，例如圖1所示般，當接合FETQ1A及接合FETQ1B存在時，即使減低1個接合FETQ1A的閘極電阻(閘極配線電阻rgj0+寄生電阻Rgj0)或寄生電感(Ls0、Lgj0)，若另1個接合FETQ1B的閘極電阻(閘極配線電阻rgj1+寄生電阻Rgj1)或寄生電感(Ls1、Lgj1)變大，則後者的接合FETQ1B所引起的浪湧電壓會在上述的機構發生。而且，藉由發生的浪湧電壓，後者的接合FETQ1B會成為ON狀態。此結果，後者的接合FETQ1B的源極電位會上昇。由於後者的接合FETQ1B與前者的接合FETQ1A是被並聯，所以源極電位是成為共通電位。因此，後者的接合FETQ1B所引起的浪湧電壓是被施加於MOSFETQ2的汲極電位。如此，使用複數的接合FET來構成疊接連接方式的功率半導體裝置時，除了縮小複數的接合FET的閘極阻抗或源極阻抗以外，使複數的接合FET的各閘極阻抗 或源極阻抗的大小形成均等，由提升功率半導體裝置的可靠度的觀點來看，是非常重要的。此點為第2改善的餘地。
於是，本實施形態2是一邊使前述實施形態1的技術思想具體化，一邊對上述第1改善的餘地及第2改善的餘地下工夫。亦即，本實施形態2為了抑制成為崩潰破壞的原因之往MOSFET的絕緣耐壓以上的電壓施加，而降低複數的接合FET的各閘極阻抗及源極阻抗，且設法形成均一的值。以下說明有關下此工夫的本實施形態2的技術思想。本實施形態2是對圖1所示的疊接連接方式的功率半導體裝置的安裝構成下工夫的點具有特徵，以下是說明有關包含此特徵點的功率半導體裝置的安裝構成。
<實施形態2的功率半導體裝置的安裝構成>
圖4是表示本實施形態2的功率半導體裝置PKG1的安裝構成(封裝構成)的圖。如圖4所示般，本實施形態2的功率半導體裝置PKG1是具有彼此被分離的2個的晶片搭載部PLT1及晶片搭載部PLT2。在圖4中，晶片搭載部PLT1及晶片搭載部PLT2是例如由金屬板所構成。
晶片搭載部PLT1是以能夠和汲極導線(lead)DL連結的方式一體形成，晶片搭載部PLT1與汲極導線DL是被電性連接。而且，源極導線SL與閘極導線GL會分離配置，而使能夠分開夾著此汲極導線DL。具體而言，如圖4所示般，源極導線SL會分離配置於汲極導 線DL的右側，閘極導線GL會分離配置於汲極導線DL的左側。該等的汲極導線DL、源極導線SL、及閘極導線GL是在功率半導體裝置的OFF狀態中，彼此電性絕緣。而且，在源極導線SL的前端部形成有由寬廣領域所構成的源極導線後部SPST，在閘極導線GL的前端部形成有由寬廣領域所構成的閘極導線後部GPST。
其次，在晶片搭載部PLT1上，例如經由由銀膏或焊錫所構成的導電性黏著材來搭載半導體晶片CHP0及半導體晶片CHP1。分別在此半導體晶片CHP0及半導體晶片CHP1形成有例如以碳化矽作為材料的接合FET。而且，半導體晶片CHP0及半導體晶片CHP1的各背面會成為汲極電極。另一方面，在半導體晶片CHP0的表面(主面)形成有源極焊墊SPj0及閘極焊墊GPj0，同樣在半導體晶片CHP1的表面(主面)形成有源極焊墊SPj1及閘極焊墊GPj1。亦即，在半導體晶片CHP0及半導體晶片CHP1中，分別構成圖1所示的疊接連接方式的功率半導體裝置的一部分之複數的接合FET會被分割形成。此時，與複數的接合FET的各汲極電性連接的汲極電極會被形成於半導體晶片CHP0及半導體晶片CHP1的各背面。並且，與接合FET的源極電性連接的源極焊墊SPj0及與接合FET的閘極電極電性連接的閘極焊墊GPj0會被形成於半導體晶片CHP0的表面。同樣，與接合FET的源極電性連接的源極焊墊SPj1及與接合FET的閘極電極電性連接的閘極焊墊GPj1會被形成於半導體晶片CHP1的 表面。
接著，在晶片搭載部PLT2上，例如經由銀膏或焊錫所構成的導電性黏著材來搭載半導體晶片CHP2。在此半導體晶片CHP2是形成有例如以矽作為材料的MOSFET。此時，半導體晶片CHP2的背面會成為汲極電極，在半導體晶片CHP2的表面(主面)形成有源極焊墊SPm及閘極焊墊GPm。亦即，在半導體晶片CHP2形成有構成圖1所示的疊接連接方式的功率半導體裝置的一部分之MOSFET。而且，與此MOSFET的汲極電性連接的汲極電極會形成於半導體晶片CHP2的背面。另一方面，與此MOSFET的源極電性連接的源極焊墊SPm及與MOSFET的閘極電極電性連接的閘極焊墊GPm會形成於半導體晶片CHP2的表面。
而且，以接合線來連接被搭載於晶片搭載部PLT1上的半導體晶片CHP0及半導體晶片CHP1與被搭載於晶片搭載部PLT2上的半導體晶片CHP2，藉此可構成圖1所示之被疊接連接的功率半導體裝置。
具體而言，如圖4所示般，形成於半導體晶片CHP0的表面之閘極焊墊GPj0、及形成於源極導線SL的前端部之源極導線後部SPST會以接線Wgj0來電性連接。同樣，形成於半導體晶片CHP1的表面之閘極焊墊GPj1與形成於源極導線SL的前端部之源極導線後部SPST會以接線Wgj1來電性連接。並且，形成於半導體晶片CHP0的表面之源極焊墊SPj0與晶片搭載部PLT2會以 接線Wds0來電性連接。同樣，形成於半導體晶片CHP1的表面之源極焊墊SPj1與晶片搭載部PLT2會以接線Wds1來電性連接。
而且，形成於半導體晶片CHP2的表面之源極焊墊SPm與形成於源極導線SL的前端部之源極導線後部SPST會以接線Wsm來電性連接。
並且，形成於半導體晶片CHP2的表面之閘極焊墊GPm與形成於閘極導線GL的前端部之閘極導線後部GPST會以接線Wgm來電性連接。
在此，源極導線後部SPST的接線Wgj0、接線Wgj1及接線Wsm所被連接的領域、及閘極導線後部GPST的接線Wgm所被連接的領域是例如構成位於比晶片搭載部PLT1的上面或晶片搭載部PLT2的上面更高的位置。
另外，半導體晶片CHP0及半導體晶片CHP1是經由導電性黏著材來搭載於晶片搭載部PLT1上，因此在半導體晶片CHP0及半導體晶片CHP1的各背面所被形成的汲極電極是與晶片搭載部PLT1電性連接。並且，半導體晶片CHP2是經由導電性黏著材來搭載於晶片搭載部PLT2上，因此在半導體晶片CHP2的背面所被形成的汲極電極是與晶片搭載部PLT2電性連接。
在如此構成的本實施形態2的功率半導體裝置PKG1中，半導體晶片CHP0、半導體晶片CHP1、半導體晶片CHP2、晶片搭載部PLT1的一部分、晶片搭載部 PLT2的一部分、汲極導線DL的一部分、源極導線SL的一部分、閘極導線GL的一部分、及接線Wgj0、Wgj1、Wds0、Wds1、Wgm、Wsm會至少以密封體MR(以圖4的虛線所示)來密封。因此，在晶片搭載部PLT1與晶片搭載部PLT2之間是形成配置有密封體MR的一部分，藉此晶片搭載部PLT1與晶片搭載部PLT2會藉由密封體MR來電性絕緣。
此密封體MR是例如形成長方體形狀，具有第1側面、及與此第1側面對向的第2側面。此情況，例如，汲極導線DL的一部分、源極導線SL的一部分、閘極導線GL的一部分會從密封體的第1側面突出。該等的突出的汲極導線DL的一部分、源極導線SL的一部分、閘極導線GL的一部分會作為外部連接端子的機能。
在此，本實施形態2的功率半導體裝置PKG1是搭載半導體晶片CHP0、半導體晶片CHP1及半導體晶片CHP2的3個半導體晶片，因此無法援用在功率半導體裝置PKG1內只有1個晶片搭載部的既存泛用封裝。例如，在數A以上大的額定電流的使用也考慮，分割成半導體晶片CHP0及半導體晶片CHP1而形成的複數的接合FET或形成於半導體晶片CHP2的MOSFET是採用所謂在半導體晶片的背面具有汲極電極的縱型構造。此時，疊接連接方式的功率半導體裝置是無法電性連接形成於半導體晶片CHP0及半導體晶片CHP1的背面之汲極電極與形成於半導體晶片CHP2的背面之汲極電極。由此情形，在功 率半導體裝置(封裝)內只有1個晶片搭載部的既存泛用封裝中，若在此1個晶片搭載部配置半導體晶片CHP0、半導體晶片CHP1及半導體晶片CHP2，則形成於半導體晶片CHP0及半導體晶片CHP1的背面之汲極電極與形成於半導體晶片CHP2的背面之汲極電極會被電性連接，無法實現疊接連接方式的功率半導體裝置PKG1。
於是，本實施形態2是如圖4所示般，以外形形狀與泛用封裝同等為前提，以能夠在密封體MR的內部設置彼此被電性絕緣的2個晶片搭載部PLT1及晶片搭載部PLT2之方式，構成功率半導體裝置PKG1。而且，以能夠在晶片搭載部PLT1上搭載半導體晶片CHP0及半導體晶片CHP1，以及在晶片搭載部PLT2上搭載半導體晶片CHP2之方式，構成功率半導體裝置PKG1。亦即，將被電性絕緣的2個晶片搭載部PLT1及晶片搭載部PLT2設在功率半導體裝置PKG1內，且平面地配置半導體晶片CHP0、半導體晶片CHP1及半導體晶片CHP2，並以接線來連接被平面地配置的半導體晶片CHP0、半導體晶片CHP1及半導體晶片CHP2，藉此實現疊接連接方式的功率半導體裝置PKG1。
因此，若根據本實施形態2的功率半導體裝置PKG1，則例如可將安裝了被利用在電源電路等的開關元件之既存的泛用封裝改換成外形尺寸同等的本實施形態2的功率半導體裝置PKG1。特別是若根據本實施形態2的功率半導體裝置PKG1，則由於汲極導線DL、源極導線 SL、及閘極導線GL的配置是與泛用封裝同樣，因此可將泛用封裝改換成本實施形態2的封裝PKG1，不需要變更設計其他的驅動電路或印刷基板的配線等。因此，若根據本實施形態2，則可容易由利用泛用封裝的開關元件來變更成利用本實施形態2的功率半導體裝置PKG1之高性能的疊接連接方式的開關元件，藉此若根據本實施形態2，則不用大幅度的設計變更，便可提供一種高性能的電源系統。
<實施形態2的特徵點>
其次，說明有關本實施形態2的第1特徵點。如圖4所示般，本實施形態2的第1特徵點是在晶片搭載部PLT1上搭載半導體晶片CHP0及半導體晶片CHP1的點。藉此，將圖1所示之彼此並聯的接合FETQ1A及接合FETQ1B形成於各別的接合FET用半導體晶片之前述實施形態1的技術思想會被實現。亦即，圖1所示的接合FETQ1A會被形成於圖4所示的半導體晶片CHP0，圖1所示的接合FETQ1B會被形成於圖4所示的半導體晶片CHP1，藉此複數的接合FET被分割而形成的各半導體晶片CHP0及半導體晶片CHP1會被搭載於晶片搭載部PLT1上。此結果，若根據本實施形態2的功率半導體裝置PKG1，則可縮小各半導體晶片CHP0及半導體晶片CHP1的各大小，因此可一邊使各半導體晶片CHP0及半導體晶片CHP1的各製造良品率提升，一邊提供一種對應於大電 流化的疊接連接方式的功率半導體裝置PKG1。
尤其本實施形態2的功率半導體裝置PKG1是半導體晶片CHP0的表面的佈局構成與半導體晶片CHP1的表面的佈局構成會彼此成為相同。詳細是如圖4所示般，半導體晶片CHP0的閘極焊墊GPj0的配置位置會與半導體晶片CHP1的閘極焊墊GPj1的配置位置相等，且半導體晶片CHP0的源極焊墊SPj0的配置位置會與半導體晶片CHP1的源極焊墊SPj1的配置位置相等。藉此，半導體晶片CHP0與半導體晶片CHP1是成為同等，相較於半導體晶片CHP0的佈局構成與半導體晶片CHP1的佈局構成相異時，可提高量產性。另外，在此所謂「彼此相同」是意味設計思想上的相同，並非是嚴格意味物理上的相同。例如，即使因製造偏差等，而未符合嚴格的物理上的相同時，例如在設計圖中相同的設計思想存在時，亦包含於本說明書所謂「彼此相同」的概念中。亦即，本說明書所謂的「彼此相同」是只要積極地形成相同的設計思想存在即可，在容許不可避免的製造偏差的意圖下使用。
接著，本實施形態2的第2特徵點是採用將複數的接合FET的各閘極阻抗減低的佈局構成的點。具體而言，如圖4所示般，半導體晶片CHP0及半導體晶片CHP1是分別配置於汲極導線DL、源極導線SL及閘極導線GL之中最接近源極導線SL的位置。而且，半導體晶片CHP0是以閘極焊墊GPj0比源極焊墊SPj0更接近源極 導線SL的方式配置，且半導體晶片CHP1是以閘極焊墊GPj1比源極焊墊SPj1更接近源極導線SL的方式配置。藉此，可縮短連接閘極焊墊GPj0與源極導線SL的接線Wgj0的長度，且可縮短連接閘極焊墊GPj1與源極導線SL的接線Wgj1的長度。此意味可減低複數的接合FET的各閘極阻抗。亦即，藉由縮短接線Wgj0的長度，圖1所示的寄生電阻Rgj0及寄生電感Lgj0會被減低，且藉由縮短接線Wgj1的長度，圖1所示的寄生電阻Rgj1及寄生電感Lgj1會被減低。此結果，若根據本實施形態2的功率半導體裝置PKG1，則由於可減低複數的接合FET的各閘極阻抗，因此可抑制複數的接合FET的各閘極阻抗的增加所引起之往MOSFET的絕緣耐壓以上的電壓施加，藉此可有效地抑制被疊接連接的MOSFET的崩潰破壞。
其次，本實施形態2的第3特徵點是減低複數的接合FET的各源極阻抗的點。具體而言，如圖4所示般，以複數條的接線Wds0來電性連接半導體晶片CHP0的源極焊墊SPj0與晶片搭載部PLT2，且以複數條的接線Wds0來電性連接半導體晶片CHP1的源極焊墊SPj1與晶片搭載部PLT2。此結果，藉由複數條的接線Wds0來減低圖1所示的寄生電感LS0，且藉由複數條的接線Wds1來減低圖1所示的寄生電感LS1。亦即，若根據本實施形態2的第3特徵點，則藉由使用複數條的接線，可減低複數的接合FET的各源極阻抗。由此情形，若根據本實施形態2的功率半導體裝置PKG1，則可減低 複數的接合FET的各源極阻抗，因此可抑制複數的接合FET的各源極阻抗的增加所引起之往MOSFET的絕緣耐壓以上的電壓施加，藉此可有效地抑制被疊接連接之MOSFET的崩潰破壞。
接著，本實施形態2的第4特徵點是使複數的接合FET的各閘極阻抗或源極阻抗的大小形成均等的點。具體而言，如圖4所示般，使連接閘極焊墊GPj0與源極導線SL的接線Wgj0的長度、及連接閘極焊墊GPj1與源極導線SL的接線Wgj1的長度彼此形成相同。又，如圖4所示般，使連接源極焊墊SPj0與晶片搭載部PLT2的接線Wds0的長度、及連接源極焊墊SPj1與晶片搭載部PLT2的接線Wds1的長度彼此形成相同。
藉此，可抑制複數的接合FET之閘極阻抗或源極阻抗的偏差，藉此，在複數的接合FET之中的一部分的接合FET中，可抑制閘極阻抗或源極阻抗極端地增加。此意味可抑制閘極阻抗或源極阻抗比其他的接合FET更大的接合FET的形成，此結果，可抑制閘極阻抗或源極阻抗極端大的接合FET所引起的功率半導體裝置PKG1的可靠度降低。另外，在此所謂「彼此相同」也意味設計思想上的相同。
如以上般，本實施形態2是如圖4所示般，在將複數的接合FET分割而形成的半導體晶片CHP0中，以設在半導體晶片CHP0的表面之閘極焊墊GPj0及源極導線SL能夠儘可能地接近的方式均等配置。同樣，在將 複數的接合FET分割而形成的半導體晶片CHP1中，以設在半導體晶片CHP1的表面之閘極焊墊GPj1及源極導線SL能夠儘可能地接近的方式均等配置。具體而言，本實施形態2是將搭載半導體晶片CHP0及半導體晶片CHP1的晶片搭載部PLT1配置在與相對於汲極導線DL配置有源極導線SL的側相同的側。藉此，可使晶片搭載部PLT1接近源極導線SL。這意味可將搭載於晶片搭載部PLT1上的半導體晶片CHP0及半導體晶片CHP1配置成接近源極導線SL。
而且，本實施形態2是將被搭載於晶片搭載部PLT1上的半導體晶片CHP0及半導體晶片CHP1予以均等配置於晶片搭載部PLT1的中央部。藉此，使半導體晶片CHP0及半導體晶片CHP1能夠最接近源極導線SL，且可配置成均等的距離。
而且，本實施形態2是儘可能地將半導體晶片CHP0及半導體晶片CHP1配置成均等地接近源極導線SL，且形成於半導體晶片CHP0的表面之閘極焊墊GPj0及形成於半導體晶片CHP1的表面之閘極焊墊GPj1會配置成均等地接近源極導線SL。
如此，本實施形態2是將形成接合FET的半導體晶片CHP0及搭載半導體晶片CHP1的晶片搭載部PLT1配置於接近源極導線SL的位置，且於晶片搭載部PLT1內的內部領域之中，接近源極導線SL的領域中均等搭載半導體晶片CHP0及半導體晶片CHP1。而且，本實 施形態2是以形成於半導體晶片CHP0的表面之閘極焊墊GPj0與形成於半導體晶片CHP1的表面之閘極焊墊GPj1能夠均等地接近源極導線SL的方式配置閘極焊墊GPj0及閘極焊墊GPj1。藉此，形成於半導體晶片CHP0的表面之閘極焊墊GPj0與形成於半導體晶片CHP1的表面之閘極焊墊GPj1的雙方會形成源極導線SL均等地接近。換言之，在本實施形態2中，形成於半導體晶片CHP0的表面之閘極焊墊GPj0與形成於半導體晶片CHP1的表面之閘極焊墊GPj1是以能夠比其他的導線(汲極導線DL或閘極導線GL)更接近源極導線SL的方式配置。此結果，若根據本實施形態2，則可縮短閘極焊墊GPj0與源極導線SL之間的距離或閘極焊墊GPj1與源極導線SL之間的距離，因此可均等地縮短連接閘極焊墊GPj0與源極導線SL的接線Wgj0的長度、及連接閘極焊墊GPj1與源極導線SL的接線Wgj1的長度的雙方。
尤其本實施形態2是採用以源極導線SL之中存在於接近閘極焊墊GPj0及閘極焊墊GPj1的前端部之寬廣的源極導線後部SPST來連接接線Wgj0及接線Wgj1的構成，因此更可縮短接線Wgj0及接線Wgj1的長度。
所謂可縮短接線Wgj0的長度及接線Wgj1的長度，是意味可減低存在於接線Wgj0及接線Wgj1的寄生電阻(被記載於圖1的寄生電阻Rgj0及寄生電阻Rgj1)。亦即，若根據本實施形態2，則可均等且充分地減低分別存在於接線Wgj0及接線Wgj1的寄生電阻。由此情形， 若根據本實施形態2的功率半導體裝置PKG1，則可抑制往被疊接連接的MOSFET之絕緣耐壓以上的電壓施加，藉此可有效地抑制MOSFET的崩潰破壞。此結果，若根據本實施形態2，則可謀求功率半導體裝置PKG1的可靠度提升。
接著，說明有關本實施形態2的第5特徵點。本實施形態2的第5特徵點是如圖4所示般，儘可能地將設在形成MOSFET的半導體晶片CHP2的表面之閘極焊墊GPm及閘極導線GL配置成接近的點。具體而言，本實施形態2是將搭載半導體晶片CHP2的晶片搭載部PLT2配置在與相對於汲極導線DL配置有閘極導線GL的側相同的側。藉此，可使晶片搭載部PLT2接近閘極導線GL。此意味可將被搭載於晶片搭載部PLT2上的半導體晶片CHP2配置成接近閘極導線GL。
而且，本實施形態2不是將被搭載於晶片搭載部PLT2上的半導體晶片CHP2配置於晶片搭載部PLT2的中央部，而是以能夠往最接近晶片搭載部PLT2的閘極導線GL的邊之方式配置半導體晶片CHP2。藉此，可將半導體晶片CHP2配置成最接近閘極導線GL。而且，本實施形態1是儘可能地將半導體晶片CHP2配置成接近閘極導線GL，且以形成於半導體晶片CHP2的表面之閘極焊墊GPm能夠接近閘極導線GL的方式配置。
如此，本實施形態2是首先將搭載有形成MOSFET的半導體晶片CHP2的晶片搭載部PLT2配置於 接近閘極導線GL的位置，且於晶片搭載部PLT2內的內部領域之中，接近閘極導線GL的領域搭載半導體晶片CHP2。而且，本實施形態2是以形成於半導體晶片CHP2的表面之閘極焊墊GPm能夠接近閘極導線GL的方式配置閘極焊墊GPm。藉此，形成於半導體晶片CHP2的表面之閘極焊墊GPm、及閘極導線GL會接近。換言之，在本實施形態2中是以形成於半導體晶片CHP2的表面之閘極焊墊GPm能夠比其他的導線(汲極導線DL或源極導線SL)更接近閘極導線GL的方式配置。此結果，若根據本實施形態2，則可縮短閘極焊墊GPm與閘極導線GL之間的距離，因此可縮短連接閘極焊墊GPm與閘極導線GL的接線Wgm的長度。
尤其本實施形態2是採用以閘極導線GL之中存在於接近閘極焊墊GPm的前端部之寬廣的閘極導線後部GPST來連接接線Wgm的構成，因此可更縮短接線Wgm的長度。藉此，若根據本實施形態2，則可減低接線Wgm的寄生電感。可減低此接線Wgm的寄生電感，是有助於被疊接連接的功率半導體裝置PKG1的電性特性的提升，但與抑制往MOSFET之絕緣耐壓以上的電壓施加是無直接關聯。若根據本實施形態2的第5特徵點的構成，則不是直接地，而是可間接地抑制往MOSFET之絕緣耐壓以上的電壓施加。
以下，說明有關此點。如圖4所示般，本實施形態2的第5特徵點是儘可能地將形成MOSFET的半 導體晶片CHP2配置成接近閘極導線GL的點。這如圖4所示般，意味偏向晶片搭載部PLT2的前側來配置半導體晶片CHP2，換言之，可在晶片搭載部PLT2的裡側形成未搭載半導體晶片CHP2的大空間。如此，本實施形態2是可在晶片搭載部PLT2確保未搭載半導體晶片CHP2的大空間的點具有間接性的特徵。具體而言，藉由此特徵，如圖4所示般，可充分地確保電性在連接半導體晶片CHP0的表面形成的源極焊墊SPj0與晶片搭載部PLT2的接線連接領域、或電性連接在半導體晶片CHP1的表面形成的源極焊墊SPj1與晶片搭載部PLT2的接線連接領域。此結果，如圖4所示般，可用複數條的接線Wds0來連接源極焊墊SPj0與晶片搭載部PLT2，且用複數條的接線Wds1來連接源極焊墊SPj1與晶片搭載部PLT2。
在此，晶片搭載部PLT2是與形成於所被搭載的半導體晶片CHP2的背面之汲極電極電性連接，因此若根據本實施形態2，則會藉由複數條的接線Wds0及複數條的接線Wds1來連接MOSFET的汲極與複數的接合FET的各源極。這意味可減低連接MOSFET的汲極與複數的接合FET的各源極的接線Wds0或接線Wds1的寄生電感(圖1所示的寄生電感Ls0或寄生電感Ls1)。
亦即，若根據本實施形態2，則藉由使用複數條的接線Wds0及複數條的接線Wds1，可充分減低MOSFET的汲極與複數的接合FET的各源極間的寄生電感。如此寄生電感可減低，因此可縮小藉由開關電流的變 化量所產生的浪湧電壓。換言之，因為被施加於MOSFET的汲極之浪湧電壓小，所以使用導通電阻低(耐壓低)的MOSFET，還是可抑制MOSFET崩潰破壞。
而且，如圖4所示般，最好是儘可能地將形成於半導體晶片CHP0的表面之源極焊墊SPj0的形成位置或形成於半導體晶片CHP1的表面之源極焊墊SPj1的形成位置配置成接近晶片搭載部PLT2。這是因為藉由將源極焊墊SPj0及源極焊墊Spj1配置成如此，可儘可能縮短連接源極焊墊SPj0與晶片搭載部PLT2的接線Wds0的長度、或連接源極焊墊SPj1與晶片搭載部PLT2的接線Wds1的長度。藉此亦可減低連接MOSFET的汲極與複數的接合FET的各源極的接線Wds0及接線Wds1的寄生電感(圖1的寄生電感Ls0、寄生電感Ls1)。
以上，若根據本實施形態2的第5特徵點，則可抑制對MOSFET之絕緣耐壓以上的電壓施加，藉此可有效地抑制被疊接連接的MOSFET的崩潰破壞。此結果，若根據本實施形態2，則可謀求半導體裝置的可靠度提升。
另外，本實施形態2是如圖4所示般，閘極焊墊GPj0是藉由接線Wgj0來與源極導線SL電性連接，且閘極焊墊GPj1是藉由接線Wgj1來與源極導線SL電性連接。又，閘極焊墊GPm是藉由接線Wgm來與閘極導線GL電性連接。
此時，接線Wgj0的粗度(寬)及接線Wgj1的 粗度(寬)是最好比接線Wgm的粗度(寬)更粗。這是因為一旦存在於接線Wgj0及接線Wgj1的寄生電阻變大，則如上述般會對MOSFET的汲極施加絕緣耐壓以上的電壓。因此，由減低存在於接線Wgj0及接線Wgj1的寄生電阻的觀點來看，最好將接線Wgj0的粗度及接線Wgj1的粗度形成比其他的接線的粗度更粗。藉此，可減低複數的接合FET的各閘極電極與功率半導體裝置PKG1的源極(亦可稱MOSFET的源極)之間的寄生電阻。由此情形，若根據本實施形態2的功率半導體裝置PKG1，則可抑制往MOSFET之絕緣耐壓以上的電壓施加，藉此，可有效地抑制被疊接連接的MOSFET的崩潰破壞。此結果，若根據本實施形態2，則可謀求半導體裝置的可靠度提升。
其次，說明有關本實施形態1的第6特徵點。本實施形態2的第6特徵點是如圖4所示般，以複數條的接線Wsm來連接被設在形成MOSFET的半導體晶片CHP2的表面之源極焊墊SPm與源極導線SL(源極導線後部SPST)的點。
藉此，可減低MOSFET的源極與源極導線SL之間的寄生電阻及寄生電感。此結果，可抑制MOSFET的源極的電位從由源極導線SL所供給的GND電位(基準電位)變動，可將MOSFET的源極確實地固定於GND電位。而且，因為MOSFET的源極與源極導線SL之間的寄生電阻被減低，所以亦可減低被疊接連接的功率半導體裝置PKG1的導通電阻。如此，若根據本實施形態2的第6 特徵點，則可提升功率半導體裝置PKG1的電性特性。
如以上般，若根據本實施形態2的功率半導體裝置PKG1，則藉由具備上述第1特徵點~第6特徵點，可抑制對MOSFET之絕緣耐壓以上的電壓施加，藉此可有效地抑制被疊接連接之MOSFET的崩潰破壞。此結果，可謀求本實施形態2的功率半導體裝置PKG1的可靠度提升。而且，由於本實施形態2的功率半導體裝置PKG1可謀求寄生電阻及寄生電感的減低，因此功率半導體裝置PKG1的電性特性也可提升。
並且，作為附隨於本實施形態2的功率半導體裝置PKG1的具體效果，例如可取得以下所示的效果。亦即，由於本實施形態2的功率半導體裝置PKG1是採用平面地配置：將複數的接合FET分割而形成的半導體晶片CHP0及半導體晶片CHP1、以及形成MOSFET的半導體晶片CHP2之構成，因此可自由地設計半導體晶片CHP0或半導體晶片CHP1或半導體晶片CHP2的晶片面積。由此情形，低導通電阻的設計或ON電流密度的設計也變容易，可實現各種規格的功率半導體裝置PKG1。
<變形例1>
就實施形態2的功率半導體裝置PKG1而言，是針對具有將複數的接合FET分割而形成的各別的半導體晶片CHP0及半導體晶片CHP1的例子進行說明。相對的，本變形例1是針對具有將複數的接合FET分割而形成的各 別的半導體晶片CHP0、半導體晶片CHP1及半導體晶片CHP3的功率半導體裝置PKG2進行說明。
圖5是表示本變形例1的功率半導體裝置PKG2的安裝構成的圖。在圖5中，本變形例1是在晶片搭載部PLT1上搭載半導體晶片CHP0、半導體晶片CHP1及半導體晶片CHP3。在該等的半導體晶片CHP0、半導體晶片CHP1及半導體晶片CHP3中，複數的接合FET會被分割形成。
在半導體晶片CHP0的表面形成有源極焊墊SPj0及閘極焊墊GPj0，在半導體晶片CHP1的表面形成有源極焊墊SPj1及閘極焊墊GPj1，在半導體晶片CHP3的表面形成有源極焊墊SPj3及閘極焊墊GPj3。
而且，閘極焊墊GPj0與源極導線SL是以接線Wgj0來連接，閘極焊墊GPj1與源極導線SL是以接線Wgj1來連接。同樣，閘極焊墊GPj3與源極導線SL是以接線Wgj3來連接。
又，源極焊墊SPj0與晶片搭載部PLT2是以接線Wds0來連接，源極焊墊SPj1與晶片搭載部PLT2是以接線Wds1來連接。同樣，源極焊墊SPj3與晶片搭載部PLT2是以接線Wds3來連接。
若根據如此構成的本變形例1的功率半導體裝置PKG2，則因為將複數的接合FET分割形成3個的半導體晶片(半導體晶片CHP0、半導體晶片CHP1、半導體晶片CHP3)，所以可更縮小各半導體晶片的大小。因此， 若根據本變形例1的功率半導體裝置PKG2，則可縮小在各半導體晶片內含有致命缺陷的機率，藉此可提升各半導體晶片的製造良品率。
<變形例2>
其次，說明有關本變形例2的功率半導體裝置PKG3的安裝構成。本變形例2是說明有關將複數的接合FET分割形成的2個半導體晶片之中的1個半導體晶片與形成MOSFET的半導體晶片層疊的例子。
圖6是表示本變形例2的功率半導體裝置PKG3的安裝構成的圖。在圖6中，本變形例2的功率半導體裝置PKG3是例如具有由矩形形狀的金屬板所構成的晶片搭載部PLT1。此晶片搭載部PLT1是以能夠和汲極導線DL連結的方式形成一體，晶片搭載部PLT1與汲極導線DL是被電性連接。而且，以能夠分開夾著此汲極導線DL的方式，配置有源極導線SL及閘極導線GL。
其次，在晶片搭載部PLT1上，例如經由銀膏或焊錫所構成的導電性黏著材來搭載半導體晶片CHP0及半導體晶片CHP1。在此半導體晶片CHP0及半導體晶片CHP1中形成有例如以碳化矽作為材料的接合FET。而且，半導體晶片CHP0及半導體晶片CHP1的各背面會成為汲極電極。另一方面，在半導體晶片CHP0的表面(主面)形成有源極焊墊SPj0及閘極焊墊GPj0，在半導體晶片CHP1的表面形成有源極焊墊SPj1及閘極焊墊GPj1。
在此，閘極焊墊GPj0與源極導線SL是以接線Wgj0來連接，閘極焊墊GPj1與源極導線SL是以接線Wgj1來連接。又，源極焊墊SPj0與源極焊墊SPj1是以接線Wjj來連接。
接著，在半導體晶片CHP0上，例如經由銀膏或焊錫所構成的導電性黏著材來搭載半導體晶片CHP2。在此半導體晶片CHP2中形成有以矽作為材料的MOSFET。此時，半導體晶片CHP2的背面會成為汲極電極，在半導體晶片CHP2的表面形成有源極焊墊SPm及閘極焊墊GPm。
如此，本變形例2是在半導體晶片CHP0上搭載半導體晶片CHP2，特別是如圖6所示般，在形成於半導體晶片CHP0的表面之源極焊墊SPj0上搭載有半導體晶片CHP2。藉此，形成於半導體晶片CHP2的背面之汲極電極與形成於半導體晶片CHP0的表面之源極焊墊SPj0會被電性連接。此結果，形成於半導體晶片CHP0之接合FET的源極與形成於半導體晶片CHP2之MOSFET的汲極會被電性連接。
由此情形，如圖6所示般，半導體晶片CHP2是需要形成平面視被半導體晶片CHP0的表面上形成的源極焊墊SPj0所內包。亦即，在本變形例2中，半導體晶片CHP2的大小是需要比半導體晶片CHP0的大小更小，且半導體晶片CHP2的大小是需要比源極焊墊SPj0的大小更小。而且，閘極焊墊GPm與閘極導線GL是以接線 Wgm來連接，源極焊墊SPm與源極導線SL是以接線Wsm來連接。
圖7是表示本變形例2的功率半導體裝置PKG3的一剖面的模式圖，以圖6的A-A線所切斷的剖面圖。如圖7所示般，在晶片搭載部PLT1上，經由導電性黏著材PST來搭載半導體晶片CHP0，在此半導體晶片CHP0上，經由導電性黏著材(未圖示)來搭載半導體晶片CHP2。而且，半導體晶片CHP2(源極焊墊)與源極導線SL會藉由接線Wsm來電性連接。另外，圖7所示的虛線部是顯示以密封體MR所覆蓋的部分。
接著，說明有關在本變形例2的功率半導體裝置PKG3中特有的特徵點。在本變形例2中特有的特徵點是如圖6所示般在形成複數的接合FET之中的一部分的接合FET的半導體晶片CHP0上搭載有形成MOSFET的半導體晶片CHP2的點。藉此，可直接連接形成於半導體晶片CHP0的表面之源極焊墊SPj0與形成於半導體晶片CHP2的背面之汲極電極。亦即，若根據本變形例2，則可不使用接線來直接連接形成於半導體晶片CHP0的接合FET的源極與形成於半導體晶片CHP2的MOSFET的汲極。這意味可幾乎完全除去介於接合FET的源極與MOSFET的汲極之間的寄生電感。亦即，本變形例2中特有的特徵點是在半導體晶片CHP0上直接搭載半導體晶片CHP2的點，藉由此構成，為了連接形成於半導體晶片CHP0的接合FET的源極與形成於半導體晶片CHP2的 MOSFET的汲極，不需要接線。使用接線時，存在於接線的寄生電感會成為問題，但若根據本變形例2，則可不使用接線，直接連接形成於半導體晶片CHP0的接合FET的源極與形成於半導體晶片CHP2的MOSFET的汲極，因此可使形成於半導體晶片CHP2的MOSFET的汲極與形成於半導體晶片CHP0的接合FET的源極之間的寄生電感(圖1的寄生電感Ls0)幾乎完全消失。另一方面，本變形例2是將半導體晶片CHP0與半導體晶片CHP1接近配置，而以複數條的接線Wjj來電性連接源極焊墊SPj0與源極焊墊SPj1。藉此，若根據本變形例2，則可將接線Wjj的寄生電感(圖1的寄生電感Ls1)壓到最小限度。
以上，若根據本變形例2的功率半導體裝置PKG3，則可抑制隨開關電流的增減而產生的浪湧電壓。換言之，可抑制對MOSFET之絕緣耐壓以上的電壓施加，藉此可有效地抑制被疊接連接之MOSFET的崩潰破壞。此結果，若根據本變形例2，則可提升功率半導體裝置PKG3的可靠度。
本變形例2的功率半導體裝置PKG3是在晶片搭載部PLT1上層疊配置半導體晶片CHP0及半導體晶片CHP2。由此情形，本變形例2的功率半導體裝置PKG3是可原封不動地援用封裝內只具有1個晶片搭載部的既存的泛用封裝。亦即，若根據本變形例2的功率半導體裝置PKG3，則可原封不動地使用所謂廉價的泛用封裝，因此可廉價地提供被疊接連接之高性能的功率半導體 裝置PKG3。換言之，若根據本變形例2，則可謀求被疊接連接之高性能的功率半導體裝置PKG3的成本削減。
又，若根據本變形例2，則由於將半導體晶片CHP0及半導體晶片CHP2層疊，因此亦可取得減低半導體晶片的安裝面積的優點。特別是此情況，如圖6所示般，由於在晶片搭載部PLT1可確保大的空間，因此亦可效率佳地將在半導體晶片CHP0或半導體晶片CHP1或半導體晶片CHP2所產生的熱予以散去。而且，本變形例2是可構成使晶片搭載部PLT1的下麵能從密封體MR露出。圖8是由密封體MR的下麵側來看本變形例2的功率半導體裝置PKG3的圖。如圖8所示般，可知本變形例2的功率半導體裝置PKG3是構成晶片搭載部PLT1的下麵會從密封體MR露出。此情況，若根據本變形例2的功率半導體裝置PKG3，則可有效率地使例如在各半導體晶片(半導體晶片CHP0、半導體晶片CHP1、半導體晶片CHP2)所產生的熱予以從晶片搭載部PLT1的下面散去。
<變形例3>
其次，說明有關本變形例3的功率半導體裝置PKG4。圖9是表示本變形例3的功率半導體裝置PKG4的安裝構成的圖。圖9所示的本變形例3的功率半導體裝置PKG4的安裝構成是與圖6所示的變形例2的功率半導體裝置PKG3的安裝構成大致同樣。
圖9所示的本變形例3的功率半導體裝置 PKG4與圖6所示的變形例2的功率半導體裝置PKG3的不同點是以下的點。亦即，圖6所示的變形例2是半導體晶片CHP0的表面的佈局構成與半導體晶片CHP1的表面的佈局構成不同，相對的，圖9所示的本變形例3是半導體晶片CHP0的表面的佈局構成與半導體晶片CHP1的表面的佈局構成彼此形成相同。具體而言，在本變形例3中，如圖9所示般，形成於半導體晶片CHP0之閘極焊墊GPj0的形成位置與形成於半導體晶片CHP1之閘極焊墊GPj1的形成位置為相同，且源極焊墊SPj0的形成位置與源極焊墊SPj1的形成位置為相同。
藉此，若根據使用彼此同佈局構成的半導體晶片CHP0及半導體晶片CHP1之本變形例3的功率半導體裝置PKG4，則相較於使用不同的佈局構成的半導體晶片CHP0及半導體晶片CHP1的情況，可壓低製造成本。
<變形例4>
接著，說明有關本變形例4的功率半導體裝置PKG5的安裝構成。圖10是表示本變形例4的功率半導體裝置PKG5的安裝構成的圖。圖10所示的本變形例4的功率半導體裝置PKG5的構成與圖4所示的實施形態2的功率半導體裝置PKG1的構成之相異的點是封裝的外形形狀。具體而言，本變形例4的功率半導體裝置PKG5的封裝形態是成為SOP(Small Outline Package)。如此在實施形態2說明的技術思想是不僅可適用於圖4所示的功率半導體裝 置PKG1，甚至圖10所示的功率半導體裝置PKG5也可適用。亦即，在安裝構成開關元件的封裝形態是有各種的泛用封裝，實施形態2的技術思想是例如可將以圖4所示的封裝形態的功率半導體裝置PKG1或圖10所示的封裝形態的功率半導體裝置PKG5為代表的多樣的泛用封裝予以改良而實現。藉此，在圖10所示的功率半導體裝置PKG5中也可抑制往MOSFET之絕緣耐壓以上的電壓施加，藉此，可有效地抑制被疊接連接的MOSFET的崩潰破壞。此結果，在本變形例4中也可提升功率半導體裝置PKG5的可靠度。而且，在本變形例4的功率半導體裝置PKG5中也因為將複數的接合FET分割而各別形成複數的半導體晶片之前述實施形態1的技術思想被具體化，所以可提升功率半導體裝置PKG5的製造良品率。
另外，圖11是以圖10的A-A線來切斷的剖面圖。如圖11所示般，在晶片搭載部PLT1上，經由導電性黏著材(未圖示)來搭載半導體晶片CHP1。然後，例如，半導體晶片CHP1(閘極焊墊)與源極導線SL(源極導線後部SPST)會藉由接線Wgj1來電性連接。而且，在本變形例4中，例如圖11所示般，晶片搭載部PLT1、半導體晶片CHP1、接線Wgj1、導線的一部分等會藉由由樹脂所構成的密封體MR來密封。此時，如可由圖10及圖11來類推般，在功率半導體裝置PKG5(SOP封裝)中，密封體MR是形成大致長方體形狀，具有第1側面、及與此第1側面對向的第2側面。而且，閘極導線GL及源極導線SL 是構成從密封體MR的第1側面突出，汲極導線DL是構成從密封體MR的第2側面突出。
<變形例5>
其次，說明有關本變形例5的功率半導體裝置PKG6的安裝構成。圖12是表示本變形例5的功率半導體裝置PKG6的安裝構成的圖。在圖12中，本變形例5的功率半導體裝置PKG6是組合變形例2及變形例4的構成。亦即，如圖12所示般，本變形例5的功率半導體裝置PKG6是與變形例4同樣，採用被稱為SOP的封裝形態，在此封裝形態中，與變形例2同樣，將分割複數的接合FET而形成的2個半導體晶片(CHP0、CHP1)之中的1個半導體晶片CHP0與形成MOSFET的半導體晶片CHP2層疊。
藉此，在本變形例5的功率半導體裝置PKG6中，可取得變形例2的優點及變形例4的優點(實施形態2的優點)。亦即，在本變形例5中也可提升功率半導體裝置PKG6的可靠度，且可提升功率半導體裝置PKG6的製造良品率。
(實施形態3)
在前述實施形態2是說明有關對封裝構造下工夫的點，在本實施形態3則是說明有關對裝置構造下工夫的點。
<MOSFET的裝置構造>
首先，說明有關形成於半導體晶片CHP2的MOSFET的裝置構造之一例。圖13是表示本實施形態3的MOSFET的裝置構造之一例的剖面圖。如圖13所示般，例如在由導入n型雜質的矽所構成的半導體基板SUBm的背面是形成有例如由金膜所構成的汲極電極DEm，另一方面，在半導體基板SUBm的主面側是形成有由n型半導體領域所構成的漂移層DFTm。在漂移層DFTm是形成有由p型半導體領域所構成的主體(body)領域PR，且以能夠被此主體領域PR所內包的方式，形成有由n型半導體領域所構成的源極領域SR。被此源極領域SR及漂移層DFTm所夾著的主體領域PR的表面領域會作為通道形成領域的機能。而且，以能夠電性連接至源極領域SR及主體領域PR的雙方之方式形成有源極電極SE。更在包含通道形成領域上的漂移層DFTm的表面形成有例如由氧化矽膜所構成的閘極絕緣膜GOX，且在此閘極絕緣膜GOX上形成有閘極電極G。
如此構成的MOSFET是例如構成從源極領域SR經由形成於主體領域PR的表面的通道形成領域來從漂移層DFTm往形成於半導體基板SUBm的背面的汲極電極DEm流動電子，被稱為所謂縱型MOSFET的構造。此縱型MOSFET的優點可舉因為高密度形成於半導體晶片CHP2，所以可形成電流密度大的MOSFET的點。因此，藉由將縱型MOSFET利用在前述實施形態1的功率半導 體裝置(開關元件)，可實現電流密度大的功率半導體裝置。
例如圖9所示般，在形成接合FET的半導體晶片CHP0上層疊形成MOSFET的半導體晶片CHP2時，形成被配置於源極焊墊SPj0上的MOSFET之半導體晶片CHP2的面積也比較小。但，即使為此情況，只要使用圖13所示的縱型MOSFET作為形成於半導體晶片CHP2的MOSFET，就算是小的晶片面積也可實現比較大電流密度的MOSFET。此結果，可擴大被疊接連接的功率半導體裝置全體的電流密度。亦即，藉由使用縱型MOSFET，即使形成MOSFET的半導體晶片CHP2的面積小，還是可提供一種可確保大電流之高性能的功率半導體裝置。
<接合FET用半導體晶片的裝置構造>
接著，說明有關形成接合FET的接合FET用半導體晶片(半導體晶片CHP0或半導體晶片CHP1)的裝置構造。圖14是模式性表示接合FET用半導體晶片的一部分領域的剖面圖。如圖14所示般，在接合FET用半導體晶片中，是在半導體基板SUBj的背面形成有汲極電極DEj，在半導體基板SUBj的主面(表面)形成有漂移層DFTj。在此漂移層DFTj是形成有主動(active)領域ACTj，在主動領域ACTj的外側領域形成有終端領域TMj。
在主動領域ACTj中，如圖14的左圖所示般，形成有構成接合FET的複數的單位接合FET。亦即， 在主動領域ACTj是形成有複數的單位接合FET的各閘極電極GE或源極領域SR。而且，複數的單位接合FET的各閘極電極GE是與閘極拉出電極GW電性連接。並且，在主動領域ACTj上及終端領域TMj上是形成有絕緣膜IL1，在此絕緣膜IL1上形成有源極焊墊SPj。具體而言，在絕緣膜IL1上形成有第1金屬配線層，在此第1金屬配線層上形成有絕緣膜IL2。而且，在絕緣膜IL2中形成有開口部OP1，由此開口部OP1露出的第1金屬配線層的露出領域會成為源極焊墊SPj。此源極焊墊SPj是與複數的單位接合FET的各源極領域SR電性連接。
另一方面，在圖14的右圖中，在絕緣膜IL1上設有與第1金屬配線層同層形成，且被電性分離的第2金屬配線層，在此第2金屬配線層上形成有絕緣膜IL2。而且，在絕緣膜IL2中形成有開口部OP2，由此開口部OP2露出的第2金屬配線層的露出領域會成為閘極焊墊GPj。此閘極焊墊GPj是與圖14的左圖所示的閘極拉出電極GW電性連接。因此，閘極焊墊GPj是經由閘極拉出電極GW來與複數的單位接合FET的各閘極電極GE電性連接。
另外，形成於接合FET用半導體晶片的「接合FET」是如圖14的左圖所示般，由彼此並聯的複數的單位接合FET所構成。亦即，由彼此並聯的複數的單位接合FET所構成的集合體會構成1個的「接合FET」，在1個的接合FET用半導體晶片是形成有1個的「接合 FET」。亦即，在本說明書中，複數的接合FET用半導體晶片是分別形成有1個的「接合FET」。例如，在半導體晶片CHP0是形成有1個的「接合FET」，在半導體晶片CHP1也形成有1個的「接合FET」。而且，1個的「接合FET」是亦有例如由彼此並聯的數千個~數萬個的單位接合FET所構成的情況。在此，單位接合FET的閘極電極GE是可稱為1個的「接合FET」的閘極電極，單位接合FET的源極領域SR是亦可稱為1個的「接合FET」的源極領域。
由以上的情形，複數的接合FET用半導體晶片是分別具有：形成1個「接合FET」的半導體基板SUBj、及與閘極電極GE電性連接的閘極拉出電極GW、及與閘極拉出電極GW電性連接的閘極焊墊GPj。
<單位接合FET的裝置構造>
以下著眼於圖14的領域AR，說明有關單位接合FET的裝置構造。圖15是擴大圖14的領域AR的圖，顯示單位接合FET的裝置構造的剖面圖。如圖15所示般，在半導體基板SUBj的背面形成有汲極電極DEj。另一方面，在與半導體基板SUBj的背面相反側的主面側是形成有漂移層DFTj，且在此漂移層DFTj中形成有複數的溝TR。然後，在複數的溝TR的各側面及底面是形成有閘極電極GE(亦稱為閘極領域)，且以能夠被形成於相鄰的溝TR的側面及底面之閘極電極GE所夾著的方式，形成有通道形 成領域。在此通道形成領域的上部是形成有源極領域SR，且在源極領域SR上形成有源極電極SE。又，以能夠埋入溝TR的方式，形成有絕緣膜IL1。
如此構成的單位接合FET是藉由控制施加於閘極電極GE的電壓來控制空乏層從閘極電極GE延伸。藉此，一旦從彼此相鄰的閘極電極GE延伸的空乏層連接，則通道形成領域會消失而實現OFF狀態，另一方面，從彼此相鄰的閘極電極GE延伸的空乏層未連接時，形成通道形成領域而實現ON狀態。
<實施形態3的特徵>
其次，說明有關本實施形態3的特徵點。本實施形態3的特徵點是例如圖14所示般閘極焊墊GPj會被形成於閘極拉出電極GW的上層的點。亦即，本實施形態3是閘極焊墊GPj及閘極拉出電極GW會成為2層構造。藉此，若根據本實施形態3，則可減低接合FET的閘極電阻。具體而言，若根據本實施形態3，則可減低圖1所示的閘極配線電阻rgj0或閘極配線電阻rgj1。
這是因為如圖14所示般，將閘極焊墊GPj及閘極拉出電極GW設為2層構造時，可將閘極焊墊GPj的膜厚形成比閘極拉出電極GW的膜厚更厚，可增厚閘極焊墊GPj的膜厚，是意味閘極配線電阻會變小。
例如，由成本削減的觀點來看，可思考在同層形成閘極焊墊GPj及閘極拉出電極GW。亦即，可思考 將閘極焊墊GPj與閘極拉出電極GW設為1層構造，但此情況，閘極焊墊GPj的厚度是與閘極拉出電極GW的厚度同程度。相對於此，如本實施形態3般，將閘極焊墊GPj及閘極拉出電極GW形成2層構造時，可將閘極焊墊GPj的膜厚形成比閘極拉出電極GW的膜厚更厚。而且，在本實施形態3中，閘極焊墊GPj及閘極拉出電極GW是由以電阻率低的鋁作為主成分的材料所形成，由此點也可縮小閘極焊墊GPj及閘極拉出電極GW的電阻。
在此，本說明書所謂的「主成分」是意指構成構件(層或膜)的構成材料之中含最多的材料成分，例如「以鋁作為主成分的構件」是意味構件為含鋁(Al)最多。在本說明書使用「主成分」的意圖，是例如構件基本上由鋁所構成，但不是排除其他含雜質的情況。
例如，在本說明書所謂以鋁作為主成分的導體膜(金屬膜)不只是純粹鋁膜的情況，還包含在鋁中添加矽的鋁合金膜(AlSi膜)、或在鋁中添加矽及銅的鋁合金膜(AlSiCu膜)的廣概念被使用。因此，含該等鋁合金膜的閘極焊墊GPj也為「以鋁作為主成分的閘極焊墊GPj」所包含。
如以上般，本實施形態3的特徵點是(1)閘極焊墊GPj與閘極拉出電極GW成為2層構造的點，(2)閘極焊墊GPj的膜厚比閘極拉出電極GW的膜厚更厚的點，(3)閘極焊墊GPj及閘極拉出電極GW是由以電阻率低的鋁作為主成分的材料所形成的點。因此，若根據本實施形 態3，則可藉由上述(1)~(3)所示的特徵點的相乘效果來減低接合FET的閘極配線電阻(圖1所示的閘極配線電阻rgj0或閘極配線電阻rgj1)。
此結果，若根據本實施形態3的功率半導體裝置，則由於可減低複數的接合FET的各閘極阻抗，因此可抑制複數的接合FET的各閘極阻抗的增加所引起之往MOSFET的絕緣耐壓以上的電壓施加，藉此可有效地抑制被疊接連接的MOSFET的崩潰破壞。亦即，若根據本實施形態3，則可提升功率半導體裝置的可靠度。
特別是藉由組合本實施形態3說明之裝置構造上所下的工夫及前述實施形態2說明之封裝構造上所下的工夫，可減低圖1所示的閘極配線電阻rgj0或閘極配線電阻rgj1，且可減低圖1所示的寄生電阻Rgj0或寄生電阻Rgj1。此情況，由於可減低複數的接合FET的各閘極阻抗，因此可謀求功率半導體裝置的更進一步可靠度提升，且以下所示的效果也可取得。
亦即，接合FET的寄生電阻變小，是意味調整困難的電阻成分會變小，藉此，接合FET的閘極電阻的調整範圍會變大。此結果，例如外置電阻之閘極電阻值的調整變容易，可提升功率半導體裝置的開關速度的調整自由度。亦即，容易將外置電阻設定成最適的值之結果，可一邊防止被疊接連接的MOSFET的絕緣破壞，一邊可控制功率半導體裝置的開關速度，因此可取得能夠抑制系統機器的開關雜訊之效果。
(實施形態4)
本實施形態4是說明有關例如在搭載於混合動力汽車或電動汽車的馬達之控制系統中適用前述實施形態1~3所說明的功率半導體裝置的例子。
圖16是表示本實施形態4的控制系統的構成方塊圖。在圖16中，本實施形態4的控制系統是具有電源PS、控制部ECU、變頻器INV、及馬達MT。在本實施形態4的控制系統中，從電源PS接受電力的供給之變頻器INV是藉由控制部ECU的控制而被控制，構成可驅動負荷的馬達MT。例如，控制部ECU與變頻器INV是構成電子裝置。
亦即，本實施形態4的電子裝置是具備：與負荷的馬達MT電性連接，驅動馬達MT的變頻器INV、及控制變頻器INV的控制部。此時，變頻器INV是在構成要素中含前述實施形態1~3所說明的功率半導體裝置。
以下，說明有關在構成要素中含前述實施形態1~3所說明的功率半導體裝置之變頻器INV的電路構成例。圖17是按照來自控制部(圖16的控制部ECU)的輸入訊號，例如驅動3相馬達的馬達MT之變頻器INV的電路方塊圖。
在圖17中，變頻器INV是具有6個的疊接開關SWU、SWV、SWW、SWX、SWY、SWZ。該等6個的 疊接開關SWU、SWV、SWW、SWX、SWY、SWZ是分別由前述實施形態1~3所說明的功率半導體裝置來構成。
疊接開關SWU是構成控制馬達MT的U相之上臂UA(U)，疊接開關SWX是構成控制馬達MT的U相之下臂BA(X)。而且，疊接開關SWU是由複數的接合FET(JU1、JU2)與MOSFET(MU)的疊接連接所構成，疊接開關SWX是由複數的接合FET(JX1、JX2)與MOSFET(MX)的疊接連接所構成。
同樣，疊接開關SWV是構成控制馬達MT的V相之上臂UA(V)，疊接開關SWY是構成控制馬達MT的V相之下臂BA(Y)。而且，疊接開關SWV是由複數的接合FET(JV1、JV2)與MOSFET(MV)的疊接連接所構成，疊接開關SWX是由複數的接合FET(JY1、JY2)與MOSFET(MY)的疊接連接所構成。
同樣，疊接開關SWW是構成控制馬達MT的W相之上臂UA(W)，疊接開關SWZ是構成控制馬達MT的W相之下臂BA(Z)。而且，疊接開關SWW是由複數的接合FET(JW1、JW2)與MOSFET(MW)的疊接連接所構成，疊接開關SWZ是由複數的接合FET(JZ1、JZ2)與MOSFET(MZ)的疊接連接所構成。
並且，在圖17中，6個的疊接開關SWU、SWV、SWW、SWX、SWY、SWZ是藉由構成圖16所示的控制部ECU的一部分之6個的驅動電路GDU、GDV、GDW，GDX、GDY、GDZ來控制。亦即，6個的驅動電路 GDU、GDV、GDW，GDX、GDY、GDZ是對應於6個的疊接開關SWU、SWV、SWW、SWX、SWY、SWZ而設。
具體而言，驅動電路GDU是與構成疊接開關SWU的MOSFET(MU)的閘極電極及複數的接合FET(JU1、JU2)的閘極電極電性連接。又，驅動電路GDV是與構成疊接開關SWV的MOSFET(MV)的閘極電極及複數的接合FET(JV1、JV2)的閘極電極電性連接。又，驅動電路GDW是與構成疊接開關SWW的MOSFET(MW)的閘極電極及複數的接合FET(JW1、JW2)的閘極電極電性連接。
同樣，驅動電路GDX是與構成疊接開關SWX的MOSFET(MX)的閘極電極及複數的接合FET(JX1、JX2)的閘極電極電性連接。又，驅動電路GDY是與構成疊接開關SWY的MOSFET(MY)的閘極電極及複數的接合FET(JY1、JY2)的閘極電極電性連接。又，驅動電路GDZ是與構成疊接開關SWZ的MOSFET(MZ)的閘極電極及複數的接合FET(JZ1、JZ2)的閘極電極電性連接。
在此，本實施形態4是不僅MOSFET的閘極電極，甚至複數的接合FET的閘極電極也以驅動電路(閘極驅動電路)來控制。此情況，藉由以驅動電路來控制接合FET的閘極電極，可將接合FET的源極電壓控制於所望的位準，因此可取得能夠抑制中間節點的浪湧電壓之效果。此構成的情況，雖端子數增加，但可取得能夠提供更低損失的開關元件之優點。另外，當然驅動電路是亦可構 成隻驅動MOSFET的閘極電極。此情況是可取得不需要變更利用單體的MOSFET作為功率半導體裝置時的驅動電路(閘極驅動電路)之優點。
在如此構成的變頻器INV中，分別作為開關電路的1相分動作的2個疊接開關(上臂及下臂)會被串聯於從電源PS所供給的電源電壓(例如300V)間，被串聯的2個疊接開關是按照來自驅動電路的輸入訊號，彼此互補地進行開關動作。藉由此互補性的開關動作，從2個疊接開關的連接點(U、V、W)輸出往負荷的馬達MT的輸出訊號。
在圖17中，疊接開關SWU與疊接開關SWX會被串聯，從其連接點(U)輸出驅動負荷的馬達MT的U相之訊號。同樣，疊接開關SWV與疊接開關SWY會被串聯，從其連接點(V)輸出驅動馬達MT的V相之訊號。同樣，疊接開關SWW與疊接開關SWZ會被串聯，從其連接點(W)輸出驅動馬達MT的W相之訊號。
另外，在圖17中，還流用的二極體是MOSFET(MU、MV、MW、MX、MY、MZ)的內藏二極體。並且，在圖17中，電源PS的正電位側是以「P」來表示，電源PS的負電位側是以「N」來表示。
本實施形態4說明的疊接開關SWU、SWV、SWW、SWX、SWY、SWZ是由前述實施形態1~3說明的功率半導體裝置所構成，因此導通電阻低，且可防止MOSFET的破壞，所以在馬達的驅動電流大時，也可兼顧 控制系統(變頻器系統)的低損失化及高可靠度。
以上，根據其實施形態具體說明本發明者所研發的發明，但本發明並非限於前述實施形態，當然可在不脫離其要旨的範圍實施各種的變更。
例如，前述實施形態是說明複數的接合FET用半導體晶片分別以碳化矽作為材料的例子，但前述實施形態的技術思想是亦可適用在複數的接合FET用半導體晶片分別以氮化鎵作為材料的例子。
又，本實施形態是顯示並聯2個的接合FET之例，作為並聯複數的接合FET之構成例，但複數的接合FET的數量並非限於2個，例如亦可為3個以上。
又，有關前述實施形態2說明的封裝形態，導線配置也非限於該等。亦即，閘極導線、汲極導線、及源極導線的配置位置是可為各種的變更。例如，將封裝安裝於安裝基板時，可以能援用既存的導線配置之方式決定封裝的導線配置。此情況，不需要安裝基板的變更，隨設計變更而產生的成本增加也可抑制。
而且，層疊半導體晶片的佈局構成也不是只限於說明書說明的佈局構成，各半導體晶片的形狀、焊墊的形狀、終端領域的形狀等也未被特別加以限定。又，接合FET或MOSFET的構造也未被限定，可適用各種既存的構造。又，裝置的雜質輪廓也可自由變更。例如，MOSFET是亦可以不穿通的方式使表面的雜質濃度形成薄，且以往深度方向慢慢地加深雜質濃度的方式注入雜 質。
另外，上述的MOSFET並非限於由氧化膜來形成閘極絕緣膜的情況，亦包含由廣泛的絕緣膜來形成閘極絕緣膜的MISFET(Metal Insulator Semiconductor Field Effect Transistor)者。亦即，在本說明書中，基於方便起見，使用MOSFET的用語，但實際在本說明書中使用的MOSFET是亦包含MISFET。
在前述實施形態說明的功率半導體裝置是可適用在混合動力車或電動汽車的變頻器，但並非限於此，例如對於空調用的變頻器、太陽光發電系統的功率調節器、開關電源電路、個人電腦的電源模組、白色LED的變頻器等的各種機器也可適用。
CHP0‧‧‧半導體晶片
CHP1‧‧‧半導體晶片
CHP2‧‧‧半導體晶片
DL‧‧‧汲極導線
GL‧‧‧閘極導線
GPm‧‧‧閘極焊墊
GPj0‧‧‧閘極焊墊
GPj1‧‧‧閘極焊墊
GPST‧‧‧閘極導線後部
PKG1‧‧‧功率半導體裝置
PLT1‧‧‧晶片搭載部
PLT2‧‧‧晶片搭載部
SPm‧‧‧源極焊墊
SPj0‧‧‧源極焊墊
SPj1‧‧‧源極焊墊
SL‧‧‧源極導線
SPST‧‧‧源極導線後部
Wgj0、Wgj1、Wds0、Wds1、Wgm、Wsm‧‧‧接線
MR‧‧‧密封體

Claims (20)

  1. 一種半導體裝置，其特徵係具備：第1半導體晶片，其係形成具有第1閘極電極、第1源極、及第1汲極的第1接合FET，為具有由能帶隙比矽更大的半導體所構成的第1基板之第1半導體晶片；及第2半導體晶片，其係形成具有第2閘極電極、第2源極、及第2汲極的第2接合FET，為具有由能帶隙比矽更大的半導體所構成的第2基板之第2半導體晶片；及第3半導體晶片，其係形成具有第3閘極電極、第3源極、及第3汲極的MOSFET，為具有由矽所構成的第3基板之第3半導體晶片，前述第1接合FET的前述第1源極與前述MOSFET的前述第3汲極係電性連接，前述第2接合FET的前述第2源極與前述MOSFET的前述第3汲極係電性連接，前述第1接合FET的前述第1閘極電極與前述MOSFET的前述第3源極係電性連接，前述第2接合FET的前述第2閘極電極與前述MOSFET的前述第3源極係電性連接。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述第1接合FET及前述第2接合FET為常開型，前述MOSFET為常關型。
  3. 如申請專利範圍第1項之半導體裝置，其中，前述第1半導體晶片與前述第2半導體晶片為彼此相同的大 小。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述第1半導體晶片係具有：第1表面，其係形成有與前述第1源極電性連接的第1源極焊墊及與前述第1閘極電極電性連接的第1閘極焊墊；及第1背面，其係與前述第1汲極電性連接，位於與前述第1表面相反側，前述第2半導體晶片係具有：第2表面，其係形成有與前述第2源極電性連接的第2源極焊墊及與前述第2閘極電極電性連接的第2閘極焊墊；及第2背面，其係與前述第2汲極電性連接，位於與前述第2表面相反側，前述第3半導體晶片係具有：第3表面，其係形成有與前述第3源極電性連接的第3源極焊墊及與前述第3閘極電極電性連接的第3閘極焊墊；及第3背面，其係與前述第3汲極電性連接，位於與前述第3表面相反側，前述半導體裝置更具有：第1晶片搭載部，其係具有：搭載前述第1半導體晶片及前述第2半導體晶片的第1上面、及位於與前述第1上面相反側的第1下面； 汲極導線，其係被連結至前述第1晶片搭載部；源極導線，其係與前述汲極導線分離；閘極導線，其係與前述汲極導線及前述源極導線分離；第1金屬導體，其係電性連接前述第1半導體晶片的前述第1閘極焊墊與前述源極導線；第2金屬導體，其係電性連接前述第2半導體晶片的前述第2閘極焊墊與前述源極導線；及密封體，其係密封前述第1半導體晶片、前述第2半導體晶片、前述第3半導體晶片、前述第1晶片搭載部的一部分、前述汲極導線的一部分、前述源極導線的一部分、前述閘極導線的一部分、前述第1金屬導體、及前述第2金屬導體，前述第1半導體晶片的前述第1源極焊墊與前述第3半導體晶片的前述第3背面係電性連接，前述第2半導體晶片的前述第2源極焊墊與前述第3半導體晶片的前述第3背面係電性連接，前述第3半導體晶片的前述第3閘極焊墊與前述閘極導線係電性連接，前述第3半導體晶片的前述第3源極焊墊與前述源極導線係電性連接。
  5. 如申請專利範圍第4項之半導體裝置，其中，前述第1半導體晶片及前述第2半導體晶片係分別配置於前述汲極導線、前述源極導線及前述閘極導線之中最接近前述 源極導線的位置。
  6. 如申請專利範圍第4項之半導體裝置，其中，前述第1半導體晶片係以前述第1閘極焊墊能夠比前述第1源極焊墊更接近前述源極導線的方式配置，前述第2半導體晶片係以前述第2閘極焊墊能夠比前述第2源極焊墊更接近前述源極導線的方式配置。
  7. 如申請專利範圍第4項之半導體裝置，其中，前述第1晶片搭載部的前述第1下面係從前述密封體露出。
  8. 如申請專利範圍第4項之半導體裝置，其中，前述第1半導體晶片的前述第1表面的佈局構成與前述第2半導體晶片的前述第2表面的佈局構成係彼此為相同。
  9. 如申請專利範圍第4項之半導體裝置，其中，前述第1金屬導體的長度與前述第2金屬導體的長度係彼此相同。
  10. 如申請專利範圍第4項之半導體裝置，其中，前述半導體裝置更包含：第2晶片搭載部，其係具有：搭載前述第3半導體晶片的第2上面、及位於與前述第2上面相反側的第2下面，為與前述第1晶片搭載部分離的第2晶片搭載部；第3金屬導體，其係電性連接前述第1半導體晶片的前述第1源極焊墊與前述第2上面；及第4金屬導體，其係電性連接前述第2半導體晶片的前述第2源極焊墊與前述第2上面，前述第3金屬導體的長度與前述第4金屬導體的長度 係彼此為相同。
  11. 如申請專利範圍第4項之半導體裝置，其中，前述第1半導體晶片係具有：與前述第1閘極電極電性連接的第1閘極拉出電極、及與前述第1閘極拉出電極電性連接的前述第1閘極焊墊，前述第2半導體晶片係具有：與前述第2閘極電極電性連接的第2閘極拉出電極、及與前述第2閘極拉出電極電性連接的前述第2閘極焊墊。
  12. 如申請專利範圍第11項之半導體裝置，其中，前述第1閘極焊墊係形成於前述第1閘極拉出電極的上層，前述第2閘極焊墊係形成於前述第2閘極拉出電極的上層。
  13. 如申請專利範圍第12項之半導體裝置，其中，前述第1閘極焊墊的膜厚係比前述第1閘極拉出電極的膜厚更厚，前述第2閘極焊墊的膜厚係比前述第2閘極拉出電極的膜厚更厚。
  14. 如申請專利範圍第12項之半導體裝置，其中，前述第1閘極焊墊及前述第1閘極拉出電極係由以鋁作為主成分的材料所形成，前述第2閘極焊墊及前述第2閘極拉出電極係由以鋁作為主成分的材料所形成。
  15. 如申請專利範圍第1項之半導體裝置，其中，前述第1基板係由碳化矽所構成，前述第2基板係由碳化矽所構成。
  16. 如申請專利範圍第1項之半導體裝置，其中，前 述第1基板係由氮化鎵所構成，前述第2基板係由氮化鎵所構成。
  17. 如申請專利範圍第1項之半導體裝置，其中，前述半導體裝置為變頻器的構成要素。
  18. 一種電子裝置，其特徵係具備：與負荷電性連接，驅動前述負荷的半導體裝置、及控制前述半導體裝置的控制部，前述半導體裝置係具有：第1半導體晶片，其係形成具有第1閘極電極、第1源極、及第1汲極的第1接合FET，為具有由能帶隙比矽更大的半導體所構成的第1基板之第1半導體晶片；及第2半導體晶片，其係形成具有第2閘極電極、第2源極、及第2汲極的第2接合FET，為具有由能帶隙比矽更大的半導體所構成的第2基板之第2半導體晶片；及第3半導體晶片，其係形成具有第3閘極電極、第3源極、及第3汲極的MOSFET，為具有由矽所構成的第3基板之第3半導體晶片，前述第1接合FET的前述第1源極與前述MOSFET的前述第3汲極係電性連接，前述第2接合FET的前述第2源極與前述MOSFET的前述第3汲極係電性連接，前述第1接合FET的前述第1閘極電極與前述MOSFET的前述第3源極係電性連接，前述第2接合FET的前述第2閘極電極與前述 MOSFET的前述第3源極係電性連接。
  19. 如申請專利範圍第18項之電子裝置，其中，前述半導體裝置為變頻器的構成要素。
  20. 如申請專利範圍第19項之電子裝置，其中，前述負荷為馬達。
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