JP2016213327A

JP2016213327A - 半導体装置

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Publication number: JP2016213327A
Application number: JP2015095970A
Authority: JP
Inventors: 池谷　直泰; Naoyasu Iketani; 直泰池谷; 誠一郎木原; Seiichiro Kihara
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2015-05-08
Filing date: 2015-05-08
Publication date: 2016-12-15

Abstract

【課題】大電流化を実現できる半導体装置を提供する。
【解決手段】半導体装置が、同一パッケージ内に、有効領域（４２，５２）と無効領域（４３，５３）とを有する複数のノーマリオン型半導体素子（４１，５１）を配置し、複数のノーマリオン型半導体素子（４１，５１）の互いに対向する面側に、無効領域（４３，５３）が形成されている。
【選択図】図１

Description

本発明は、半導体装置に関し、詳しくは、ノーマリオン型の半導体素子とノーマリオフ型の半導体素子とをカスコード接続した半導体装置に関する。

現在、半導体装置には、主に、Ｓｉ（シリコン）系のノーマリオフ型の半導体素子（いわゆるＳｉ−ＦＥＴ）が使用されている。その一方で、Ｓｉ−ＦＥＴは、物理的な性能が限界に近づきつつあることから、Ｓｉ−ＦＥＴに代わる半導体素子として、ＧａＮ系の半導体素子（ＧａＮデバイス、ＧａＮ−ＦＥＴという）を用いた半導体装置の実用化を目指した研究開発が行われている。

ＧａＮ系の半導体素子は、耐電圧、低損失、高速スイッチング、高温動作等の特長を有する通常、ノーマリオン型の半導体素子であり、Ｓｉ−ＦＥＴを用いた半導体装置と比べて、さらに高パワー化が可能である。しかし、半導体装置においてノーマリオン型の半導体素子を使用すると、従来のゲート駆動回路を使用できない等の様々な問題が発生する。また、ノーマリオフ型のＧａＮ系の半導体素子は、閾値電圧が非常に低いため誤動作の可能性が高くなるため、実用化が難しい。

この問題を解決するため、例えば、ＧａＮ系ノーマリオン型の第１半導体素子と、ノーマリオフ型の第２半導体素子とをカスコード接続して、ノーマリオフ型の半導体装置を構成することが提案されている。

また、このようなＧａＮ系の半導体素子を大電流化する方法が、特許文献１に提案されている。特許文献１では、同一Ｓｉ基板上にＧａＮ系の半導体素子を複数形成することが提案されている。

特開２００６−５００５号公報

しかし、特許文献１の半導体装置では、図３等に示されているように、複数のＧａＮ系の半導体素子がＳｉ基板上に互いに略接するように形成されているので、隣接する半導体素子の有効領域の間に無効領域が形成されておらず、通電による各半導体素子の発熱の影響を直接受けてしまう。このため、半導体装置を大電流化すると、隣接する半導体素子から発せられる熱量が大きくなり、半導体装置の性能が低下するおそれがある。

また、特許文献１の半導体装置では、隣接する半導体素子の間に十分な無効領域が形成されている半導体素子と比べて体積が小さくなる。このため、半導体装置を大電流化すると、負荷の増大に耐えることができず、半導体装置の性能が低下するおそれがある。

そこで、本発明は、大電流化を実現できる半導体装置を提供することを目的とする。

上記課題を解決するため、本発明の半導体装置は、
同一パッケージ内に、有効領域と無効領域とを有する複数のノーマリオン型半導体素子を配置し、上記複数のノーマリオン型半導体素子の互いに対向する面側に、上記無効領域が形成されていることを特徴としている。

本発明によれば、複数のノーマリオン型半導体素子の互いに対向する面側に、無効領域が形成されている。このため、複数のノーマリオン型半導体素子の有効領域が隣接することがなく、一方のノーマリオン型半導体素子の有効領域が、他方のノーマリオン型半導体素子の発熱による影響を直接受けることがないので、半導体装置の性能の低下を抑制できる。

本発明の第１実施形態の半導体装置を示す平面模式図である。図１の半導体装置の等価回路図である。本発明の第２実施形態の半導体装置を示す平面模式図である。本発明の第３実施形態の半導体装置を示す平面模式図である。本発明の第４実施形態の半導体装置を示す平面模式図である。

（第１実施形態）
本発明の第１実施形態の半導体装置１００は、図１に示すように、リードフレーム１と、このリードフレーム１に設けられ、同一パッケージ内に配置された２つのノーマリオン型半導体素子４１，５１およびノーマリオフ型半導体素子６１とを備えたリード挿入型の半導体装置である。

リードフレーム１は、間隔を空けて設けられた第１リード１０、第２リード２０および第３リード３０からなり、例えば、防錆性および高強度を有するニッケル系合金でメッキ処理されている。

第１リード１０は、ノーマリオン型半導体素子４１，５１およびノーマリオフ型半導体素子６１が配置されているダイパッド１１と、このダイパッド１１と一体に形成された外部ソース端子１２とで構成されている。この外部ソース端子１２は、ソースリード１３と、ダイパッド１１とソースリード１２との間に設けられた連結部１４とで構成されている。

第２リード２０は、ドレインリード２１と、ドレインリード２１の一端に設けられた外部ドレイン端子２２とで構成されている。ドレインリード２１は、ソースリード１２と略平行に配置されており、外部ドレイン端子２２は、ダイパッド１１と対向するように配置されている。

第３リード３０は、ゲートリード３１と、ゲートリード３１の一端に設けられた外部ゲート端子３２とで構成されている。ゲートリード３１は、ソースリード１２およびドレインリード２１と略平行に配置されており、外部ゲート端子３２は、ダイパッド１１と対向するように配置されている。また、ゲートリード３１および外部ゲート端子３２は、ソースリード１２に対して、ドレインリード２１の反対側に位置している。

ノーマリオン型半導体素子４１，５１は、互いに間隔を空けて一列に並ぶように配置されている。また、このノーマリオン型半導体素子４１，５１は、それぞれ、独立したＳｉ基板上に形成されたＧａＮ系トランジスタであり、図１に示す点線の内側の領域である有効領域４２，５２と、有効領域４２，５２の周囲に設けられた無効領域４３，５３とを有している。有効領域４２，５２には、ソース電極４４，５４、ドレイン電極４５，５５およびゲート電極４６，５６が設けられ、これらの電極を介して、電流が供給される。

ノーマリオフ型半導体素子６１は、ノーマリオン型半導体素子４１，５１の列に略平行に延びるように配置されたＳｉ系ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であり、ノーマリオン型半導体素子４１，５１よりもオフ耐圧が低いトランジスタである。このノーマリオフ型半導体素子６１は、ノーマリオン型半導体素子４１，５１と同様に、有効領域６２と無効領域６３とを有している。有効領域６２には、ソース電極６４（図２に示す）、ドレイン電極６５およびゲート電極６６が設けられている。

なお、ノーマリオフ型半導体素子６１は、ゲート電極６６とソース電極６４との間に閾値電圧以上の正の電圧を印加した場合に導通し、ゲート電極６６とソース電極６４との間に正の電圧が印加されていない場合に非導通となるトランジスタである。

ノーマリオン型半導体素子４１，５１の各々は、図１に示すように、ワイヤ２を介して、ノーマリオフ型半導体素子６１に並列にカスコード接続されている。すなわち、図２に示すように、ノーマリオフ型半導体素子６１は、そのソース電極６４が外部ソース端子１２に接続され、ドレイン電極６５がノーマリオン型半導体素子４１，５１のソース電極４４，５４に接続され、ゲート電極６６が外部ゲート端子３２に接続されている。また、ノーマリオン型半導体素子４１，５１の各々は、そのドレイン電極４５，５５が外部ドレイン端子２２に接続され、ゲート電極４６，５６が外部ソース端子１２に接続されている。

なお、ノーマリオフ型半導体素子６１のゲート電極６６は、抵抗を介して外部ゲート端子３２に接続されていてもよい。また、ノーマリオン型半導体素子４１，５１のゲート電極４６，５６は、抵抗を介して外部ソース端子１２に接続されていてもよい。

次に、第１実施形態の半導体装置１００の動作について図１および図２を用いて説明する。ここでは、外部ソース端子１２がグランド電位に保持され、外部ドレイン端子２２に電源電圧が印加されている状態において、外部ゲート端子３２に印加する電圧をオンオフした場合の動作について説明する。

なお、外部ゲート端子３２への電圧のオン、オフを切り替える代わりに、外部ゲート端子３２に供給される電圧信号のレベルをＨｉｇｈレベルとＬｏｗレベルの２種類で切り替えてもよい。

まず、外部ゲート端子３２に電圧が印加されている場合に、この印加電圧をオンからオフに切り替えたときの動作について説明する。外部ゲート端子３２に印加されている電圧がオンからオフに切り替えられると、ノーマリオフ型半導体素子６１のゲート電極６６とソース電極６４との間（ゲート−ソース間）の電圧が低下する。そして、ノーマリオフ型半導体素子６１のゲート−ソース間の電圧が所定の閾値電圧未満になると、ノーマリオフ型半導体素子６１がオン状態からオフ状態に移行する。

ノーマリオフ型半導体素子６１がオフ状態に移行すると、ノーマリオフ型半導体素子６１にドレイン電流が流れなくなる。このとき、ノーマリオン型半導体素子４１，５１はオン状態であるため、ノーマリオフ型半導体素子６１のドレイン電極６５、すなわち、ノーマリオン型半導体素子４１，５１のソース電極４４，５４の電圧が上昇する。

ノーマリオフ型半導体素子６１のドレイン電極６５、すなわち、ノーマリオン型半導体素子４１，５１のソース電極４４，５４の電圧が上昇すると、ノーマリオン型半導体素子４１，５１のゲート電極４６，５６とソース電極４４，５４との間（ゲート−ソース間）の電圧が上昇する。そして、ノーマリオン型半導体素子４１，５１のゲート−ソース間の電圧が所定の閾値電圧の絶対値以上になると、ノーマリオン型半導体素子４１，５１がオン状態からオフ状態に移行し、半導体装置１００がオフ状態になる。

次に、外部ゲート端子３２に電圧が印加されていない場合に、印加電圧をオフからオンに切り替えたときの動作について説明する。印加電圧がオンからオフに切り替えられて外部ゲート端子３２に電圧が印加されると、ノーマリオフ型半導体素子６１のゲート−ソース間の電圧が上昇する。そして、ノーマリオフ型半導体素子６１のゲート−ソース間の電圧が所定の閾値電圧以上になると、ノーマリオフ型半導体素子６１がオフ状態からオン状態に移行する。

ノーマリオフ型半導体素子６１がオン状態に移行すると、ノーマリオフ型半導体素子６１にドレイン電流が流れ始める。このとき、ノーマリオン型半導体素子４１，５１はオフ状態であるため、ノーマリオフ型半導体素子６１のドレイン電極６５、すなわち、ノーマリオン型半導体素子４１，５１のソース電極４４，５４の電圧が低下する。

ノーマリオフ型半導体素子６１のドレイン電極６５、すなわち、ノーマリオン型半導体素子４１，５１のソース電極４４，５４の電圧が低下すると、ノーマリオン型半導体素子４１，５１のゲート電極４６，５６とソース電極４４，５４との間（ゲート−ソース間）の電圧が低下する。そして、ノーマリオン型半導体素子４１，５１のゲート−ソース間の電圧が所定の閾値電圧の絶対値以下になると、ノーマリオン型半導体素子４１，５１がオフ状態からオン状態に移行し、半導体装置１００がオン状態になる。

なお、閾値電圧とは、ノーマリオン型半導体素子４１，５１およびノーマリオフ型半導体素子６１がオン状態に移行するときのそれぞれの半導体素子のゲート電極とソース電極との間の電圧である。前述のように、ノーマリオフ型半導体素子６１では、閾値電圧は正電圧となり、ノーマリオン型半導体素子４１，５１では、閾値電圧は負電圧となる。

このように、外部ゲート端子３２に印加される電圧を切り替えることで、ノーマリオン型半導体素子４１，５１の有効領域４３に電流が供給され、ノーマリオン型半導体素子４１，５１が発熱する。ノーマリオン型半導体素子４１，５１が発熱すると、その熱はリードフレーム１を伝播し、周囲に拡散される。

このため、複数のノーマリオン型半導体素子が無効領域を有していない半導体装置では、一方のノーマリオン型半導体素子が、自己の発熱に加えて、他方のノーマリオン型半導体素子の発熱の影響を有効領域に直接受けてしまう。このため、ノーマリオン型半導体素子の温度が高くなり過ぎて、例えば、オン抵抗が増大したり、流れる電流量が低下したりして、本来の性能を発揮できなくなる。

また、無効領域を有していないノーマリオン型半導体素子は、無効領域が形成されているノーマリオン型半導体素子に比べて体積が小さいため、ノーマリオン型半導体素子４１，５１に何らかの原因で高電流高電圧が同時に印加される故障が発生すると、このような高負荷に耐えることができない。

第１実施形態の半導体装置１００では、複数のノーマリオン型半導体素子４１，５１の有効領域４２，５２の周囲に無効領域４３，５３を設けている。このため、複数のノーマリオン型半導体素子４１，５１の有効領域４２，５２が隣接することがなく、一方のノーマリオン型半導体素子４１，５１の有効領域４２，５２が、他方のノーマリオン型半導体素子４１，５１の発熱による影響を直接受けることがないので、半導体装置１００の性能の低下を抑制できる。よって、半導体装置１００を大電流化できる。

また、複数のノーマリオン型トランジスタ４１，５１の各々が、無効領域４３，５３を有しているので、無効領域を有していない半導体素子に比べて体積が大きくなる。このため高電流高電圧が同時に印加されるような高負荷に対して耐量を改善することができる。

また、１つのノーマリオフ型半導体素子６１で複数のノーマリオン型半導体素子４１，５１を同時に制御できるので、複数のノーマリオン型半導体素子４１，５１を同時にオンオフでき、半導体装置の大電流化を容易に図ることができる。

また、複数のノーマリオン型半導体素子４１，５１の各々が、独立したＳｉ基板上に作製されているので、複数のノーマリオン型半導体素子４１，５１が同時に不良になることが少ない。このため、半導体装置の歩留りを向上できる。

また、ノーマリオフ型半導体素子６１よりもオフ耐圧が高いノーマリオン型半導体素子４１，５１を備えているため、例えば、各半導体素子がオフ状態のときに、ドレインとグランドとの間に高電圧が印加されたとしても、半導体装置１００が破壊されるのを回避できる。

なお、ノーマリオン型半導体素子４１，５１から発生した熱は、ダイパッド１１の表面に対して約４５度の角度で伝播する。このため、隣接するノーマリオン型半導体素子４１，５１が、ノーマリオン型半導体素子４１，５１の厚さの２倍以上の間隔を空けて配置することで、一方のノーマリオン型半導体素子４１，５１の有効領域４３，５３が受ける他方のノーマリオン型半導体素子４１，５１の発熱による影響を確実に排除でき、半導体装置１００の性能の低下を確実に抑制できる。すなわち、例えば、ノーマリオン型半導体素子４１，５１の厚さが０．２ｍｍであれば、ノーマリオン型半導体素子４１，５１は、０．５ｍｍ以上の間隔を空けて配置されているのが好ましい。

（第２実施形態）
本発明の第２実施形態の半導体装置２００について図３を参照して説明する。第２実施形態では、第１実施形態と同一部分に同一参照番号を付して説明を省略し、第１実施形態と異なる部分について説明する。

第２実施形態の半導体装置２００は、ノーマリオン型半導体素子４１，５１およびノーマリオフ型半導体素子６１がパッケージの中心線ＣＬに対して対称に配置され、かつ、第２リード２０が中心線ＣＬ上に配置されている点で、第１実施形態と異なっている。なお、図３に示すように、中心線ＣＬは、第１リード１０のダイパッド１１の中心線と一致している。

このように、ノーマリオン型半導体素子４１，５１を中心線ＣＬに対して対称に配置し、かつ、第２リード２０を中心線ＣＬ上に配置することにより、ノーマリオン型半導体素子４１，５１とノーマリオフ型半導体素子６１との間の配線長と、第２リード２０のドレイン端子２２とノーマリオン型半導体素子４１，５１のドレイン電極４５，５５との間の配線長を略同一にすることができる。これにより、配線の寄生インダクタンスを略同一にできるため、２つのノーマリオン型半導体素子４１，５１を正確に動作させることができる。

（第３実施形態）
本発明の第３実施形態の半導体装置３００について図４を参照して説明する。第３実施形態では、第１実施形態と同一部分に同一参照番号を付して説明を省略し、第１実施形態と異なる部分について説明する。

第３実施形態の半導体装置３００は、外部ソース電極１１０、外部ドレイン電極１２０および外部ゲート電極１３０を同一パッケージ内に間隔を空けて表面実装した表面実装型の半導体装置である点で、第１実施形態と異なっている。

図４に示すように、外部ソース電極１１０、外部ドレイン電極１２０および外部ゲート電極１３０は、それぞれ、基板（図示せず）上に間隔を空けて対向するように配置されている。外部ドレイン電極１２０は、ノーマリオン型半導体素子４１，５１に隣接し、かつ、ノーマリオン型半導体素子４１，５１の列に略平行な方向に延びている。また、外部ゲート電極１３０は、ノーマリオフ型半導体素子６１の外部ゲート電極６６に隣接し、ノーマリオン型半導体素子４１，５１の列に略直交する方向に延びている。

外部ソース電極１１０上には、２つのノーマリオン型半導体素子４１，５１とノーマリオフ型半導体素子６１とが配置されている。ノーマリオン型半導体素子４１，５１は、そのソース電極４４，５４がノーマリオフ型半導体素子６１のドレイン電極６５に接続され、ドレイン電極４５，５５が外部ドレイン電極１２０に接続され、ゲート電極４６，５６が外部ソース電極１１０に接続されている。また、ノーマリオフ型半導体素子６１は、そのソース電極６４が外部ソース電極１１０に接続され、ゲート電極６６が外部ゲート電極１３０に接続されている。

このように、外部ソース電極１１０、外部ドレイン電極１２０および外部ゲート電極１３０を基板上に直接実装しているので、寄生インダクタンスを確実に低減できる。このため、複数のノーマリオン型トランジスタ４１，５１を正確に動作させることができる。

また、ノーマリオフ型半導体素子６１と外部ゲート電極１３０との間の配線長を第１実施形態の半導体装置１００と比べて短くすることができるので、外部ゲート電極１３０に印加する電圧のオンオフを正確に切り替えることができ、発振を抑制できる。

（第４実施形態）
本発明の第４実施形態の半導体装置４００について図５を参照して説明する。第４実施形態では、第３実施形態と同一部分に同一参照番号を付して説明を省略し、第３実施形態と異なる部分について説明する。

第４実施形態の半導体装置４００は、外部ソース電極１１０が、外部ドレイン電極１２０と外部ゲート電極１３０との間に配置されている点で、第３実施形態と異なっている。第４実施形態の外部ドレイン電極１２０と外部ゲート電極１３０とは、共に、ノーマリオン型半導体素子４１，５１の列に略平行に配置されている。

このように、外部ソース電極１１０が、外部ドレイン電極１２０と外部ゲート電極１３０との間に配置されているので、外部ドレイン電極１２０と外部ゲート電極１３０との間の電気的干渉を抑制できる。このため、外部ゲート電極１３０に電圧を正確に印加できると共に、外部ゲート電極１３０に印加される電圧を高速化できる。

（その他の実施形態）
上記第１〜第４実施形態では、ノーマリオン型半導体素子４１，５１の有効領域４２，５２の周囲全部に無効領域４３，５３を設けているがこれに限らない。無効領域は、有効領域４２，５２の周囲のうち、他のノーマリオン型半導体素子４１，５１に対向する部分に少なくとも設けられていればよい。すなわち、複数のノーマリオン型半導体素子の有効領域の間に無効領域が配置されていればよい。

ノーマリオン型半導体素子４１，５１は、２つに限らず、３以上設けてもよい。また、ノーマリオフ型半導体素子６１は、１つに限らず、２以上設けてもよい。

ノーマリオフ型半導体素子６１は、Ｓｉ系ＭＯＳＦＥＴに限らず、例えば、ＳｉＣ系ＭＯＳＦＥＴを用いてもよい。

本発明および実施形態を纏めると、次のようになる。

本発明の半導体装置は、
同一パッケージ内に、有効領域４２，５２と無効領域４３，５３とを有する複数のノーマリオン型半導体素子４１，５１を配置し、上記複数のノーマリオン型半導体素子４１，５１の互いに対向する面側に、上記無効領域４３，５３が形成されていることを特徴としている。

上記構成の半導体装置によれば、複数のノーマリオン型半導体素子４１，５１の互いに対向する面側に、無効領域４３，５３が形成されている。このため、複数のノーマリオン型半導体素子４１，５１の有効領域４２，５２が隣接することがなく、一方のノーマリオン型半導体素子４１，５１の有効領域４２，５２が、他方のノーマリオン型半導体素子４１，５１の発熱による影響を直接受けることがないので、半導体装置の性能の低下を抑制できる。

一実施形態の半導体装置では、
上記ノーマリオフ型半導体素子６１に、複数の上記ノーマリオン型半導体素子４１，５１がカスコード接続されている。

上記実施形態によれば、１つのノーマリオフ型半導体素子６１で複数のノーマリオン型半導体素子４１，５１を制御できる。

一実施形態の半導体装置では、
複数の上記ノーマリオン型半導体素子４１，５１が、平面視において、上記パッケージの中心線ＣＬに対して対称に配置されている。

上記実施形態によれば、例えば、ノーマリオン型半導体素子４１，５１とノーマリオフ型半導体素子６１との間の配線長を略同一にすることができる。これにより、配線の寄生インダクタンスを略同一にできるため、ノーマリオン型半導体素子４１，５１を正確に動作させることができる。

一実施形態の半導体装置では、
同一パッケージ内に、間隔を空けて表面実装された外部ソース電極１１０、外部ドレイン電極１２０、および、外部ゲート電極１３０を備え、
上記外部ソース電極１１０上に、上記ノーマリオフ型半導体素子６１と上記ノーマリオン型半導体素子４１，５１とが配置されると共に、上記外部ドレイン電極１２０と上記外部ゲート電極１３０との間に、上記外部ソース電極１１０が配置されている。

上記実施形態によれば、外部ソース電極１１０、外部ドレイン電極１２０および外部ゲート電極１３０を基板上に直接実装しているので、寄生インダクタンスを確実に低減できる。このため、複数のノーマリオン型トランジスタ４１，５１を正確に動作させることができる。

また、外部ソース電極１１０が、外部ドレイン電極１２０と外部ゲート電極１３０との間に配置されているので、外部ドレイン電極１２０と外部ゲート電極１３０との間の電気的干渉を抑制できる。このため、外部ゲート電極１３０に電圧を正確に印加できると共に、外部ゲート電極１３０に印加される電圧を高速化できる。

一実施形態の半導体装置では、
隣接する上記ノーマリオン型半導体素子４１，５１が、上記ノーマリオン型半導体素子４１，５１の厚さの２倍以上の間隔を空けて配置されている。

上記実施形態によれば、一方のノーマリオン型半導体素子４１，５１の有効領域４２，５２が受ける他方のノーマリオン型半導体素子４１，５１の発熱による影響を確実に排除でき、半導体装置１００の性能の低下を確実に抑制できる。

上記第１〜第４実施形態および変形例で述べた構成要素は、適宜、組み合わせてもよく、また、適宜、選択、置換、あるいは、削除してもよいのは、勿論である。

１リードフレーム
２ワイヤ
１０第１リード
１１ダイパッド
１２外部ソース端子
１３ソースリード
１４連結部
２０第２リード
２１ドレインリード
２２外部ドレイン端子
３０第３リード
３１ゲートリード
３２外部ゲート端子
４１，５１ノーマリオン型半導体素子
４２，５２有効領域
４３，５３無効領域
４４，５４ソース電極
４５，５５ドレイン電極
４６，５６ゲート電極
６１ノーマリオフ型半導体素子
６２有効領域
６３無効領域
６４ソース電極
６５ドレイン電極
６６ゲート電極
１００，２００，３００，４００半導体装置
１１０外部ソース電極
１２０外部ドレイン電極
１３０外部ゲート電極

Claims

同一パッケージ内に、有効領域と無効領域とを有する複数のノーマリオン型半導体素子を配置し、上記複数のノーマリオン型半導体素子の互いに対向する面側に、上記無効領域が形成されていることを特徴とする半導体装置。
請求項１に記載の半導体装置において、
少なくとも１つのノーマリオフ型の半導体装置を備え、
上記ノーマリオフ型半導体素子に、複数の上記ノーマリオン型半導体素子が接続されていることを特徴とする半導体装置。
請求項１または２に記載の半導体装置において、
複数の上記ノーマリオン型半導体素子が、平面視において、上記パッケージの中心線に対して対称に配置されていることを特徴とする半導体装置。
請求項１から３のいずれか１つに記載の半導体装置において、
同一パッケージ内に、間隔を空けて表面実装された外部ソース電極、外部ドレイン電極、および、外部ゲート電極を備え、
上記外部ソース電極上に、上記ノーマリオフ型半導体素子と上記ノーマリオン型半導体素子とが配置されると共に、上記外部ドレイン電極と上記外部ゲート電極との間に、上記外部ソース電極が配置されていることを特徴とする半導体装置。
請求項１から４のいずれか１つに記載の半導体装置において、
隣接する上記ノーマリオン型半導体素子が、上記ノーマリオン型半導体素子の厚さの２倍以上の間隔を空けて配置されていることを特徴とする半導体装置。