JP2011199039A - 半導体装置 - Google Patents

Abstract

【課題】ノイズの影響を受け難く、信頼性の高い半導体素子を提供する。
【解決手段】第１の主電極と、第２の主電極と、前記第１の電極と前記第２の電極との間の通電を制御する制御電極と、を有する半導体素子と、前記第１の主電極に接続された第１の配線と、前記第２の主電極に接続された第２の配線と、前記制御電極に接続された第３の配線と、を備え、前記第２の配線の上で、前記第１の配線と前記第３の配線とが交差し、前記第３の配線は、前記第１の配線と前記第２の配線との間に位置している。
【選択図】図１

Description

本発明は、半導体装置に関する。

パワーＭＯＳＦＥＴやＩＧＢＴ等の電力用の半導体装置は、一般的に半導体チップを樹脂で封止し、樹脂からソース／ドレイン、ゲートに導通する配線を引き出す構造を有する。配線としては、電力の増大にともない、リードフレームが用いられている（例えば、特許文献１参照）。また、半導体チップの小型化のため、それぞれの配線を樹脂内で互いに並走させる傾向にある。

並走する配線内に流れる電流は、互いに逆向きに流れる場合もある。この場合、配線間に相互インダクタンス作用が働く。半導体装置の配線のインダクタンスを低減させるためには、この相互インダクタンス作用を利用して、逆向きに電流が流れる配線間の距離をなるべく短くすることが望ましい。

しかしながら、配線間の短絡（ショート）を回避するために、配線間には所定の距離をもたせる必要がある。このため、配線間に磁界などのノイズが入ると、そのノイズによって配線に誘導電流が流れ、半導体装置が誤動作するという問題があった。

特開２００９−１０５４５４号公報

本発明の課題は、ノイズの影響を受け難く、信頼性の高い半導体装置を提供することにある。

本発明の一態様によれば、第１の主電極と、第２の主電極と、前記第１の電極と前記第２の電極との間の通電を制御する制御電極と、を有する半導体素子と、前記第１の主電極に接続された第１の配線と、前記第２の主電極に接続された第２の配線と、前記制御電極に接続された第３の配線と、を備え、前記第２の配線の上で、前記第１の配線と前記第３の配線とが交差し、前記第３の配線は、前記第１の配線と前記第２の配線との間を通過することを特徴とする半導体装置が提供される。

本発明によれば、ノイズの影響を受け難く、信頼性の高い半導体装置が実現する。

第１の実施の形態に係る半導体装置の要部図であり、（ａ）は、要部平面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、電極の立体配置を説明するための図である。 半導体装置の作用効果について説明する図であり、（ａ）は比較例に係る半導体装置の作用効果について説明する図、（ｂ）は、本実施の形態に係る半導体装置の作用効果について説明する図である。 第１の実施の形態に係る半導体装置の変形例を説明するための図であり、（ａ）は、第１の変形例を説明するための図、（ｂ）は、第２の変形例を説明するための図、（ｃ）は、第３の変形例を説明するための図である。 第２の実施の形態に係る半導体装置の電極の立体配置を説明するための図である。 第３の実施の形態に係る半導体装置の要部平面図である。 第４の実施の形態に係る半導体装置の要部立体図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。
（第１の実施の形態）
図１は、第１の実施の形態に係る半導体装置の要部図であり、（ａ）は、要部平面図、（ｂ）は、（ａ）のＸ−Ｘ’断面図、（ｃ）は、電極の立体配置を説明するための図である。

半導体装置１は、第１導電型の半導体層１１と、半導体層１１の第１主面側（上面側）に選択的に設けられた第２導電型のベース領域１２と、ベース領域１２内に選択的に設けられた第１導電型の拡散領域（ソース領域１３）と、拡散領域に電気的に接続された第１の主電極であるソース電極３０と、半導体層１１の第２主面（下面側）に電気的に接続された第２の主電極であるドレイン電極４０と、第１の電極と第２の電極との間の通電を制御する制御電極２０と、を有する半導体素子（半導体チップ）を備える。さらに、半導体装置１は、第１の主電極（ソース電極３０）に接続された第１の配線であるリードフレーム３２と、第２の主電極（ドレイン電極４０）に接続された第２の配線である金属フレーム４１と、制御電極２０に接続された第３の配線であるリードフレーム２２と、を備える。

半導体装置１の半導体素子においては、ＭＯＳトランジスタのユニットセルが複数に配列されている。例えば、ｎ^＋型シリコン（Ｓｉ）からなる半導体層（あるいは、半導体基板）１０の主面上に、第１の導電型（例えば、ｎ⁻型）の半導体層１１が設けられている。半導体層１１は、半導体層１０の上にエピタキシャル成長法により形成する。

半導体層１１の上層には、ｐ型シリコンからなるベース領域１２が設けられている。また、ベース領域１２の表面には、ｎ^＋型シリコンからなるソース領域１３が選択的に設けられている。ソース領域１３については、拡散領域１３と称してもよい。ソース領域１３とソース領域１３との間には、ｐ型シリコンからなるコンタクト領域１４が設けられている。コンタクト領域１４は、例えば、アバランシェ降伏が生じた場合の正孔抜き領域として機能する。そして、半導体層１１上から、ベース領域１２を経てソース領域１３の途中までには、例えば、酸化シリコン（ＳｉＯ_２）からなる絶縁膜（ゲート絶縁膜）１５が設けられている。さらに、絶縁膜１５内に、制御電極（ゲート電極）２０が設けられている。

ソース領域１３の一部の上、およびコンタクト領域１４の上には、ソース領域１３およびコンタクト領域１４に接するソース電極（第１の主電極）３０が設けられている。半導体層１０の下側には、ドレイン電極（第２の主電極）４０が設けられている。ソース電極３０は、例えば、ポリイミド等の樹脂１６に覆われている。

制御電極２０は、半導体素子の表面に選択的に設けられた電極パッド２１に接続されている。ソース電極３０は、半導体素子の表面に選択的に設けられた電極パッド３１に接続されている。ドレイン電極４０は、金属フレーム（ダイパッド）４１に接続されている。金属フレーム４１は、半導体素子の支持台としても機能する。
電極パッド２１には、リードフレーム（第３の配線）２２が接続されている。電極パッド３１には、リードフレーム（第１の配線）３２が接続されている。金属フレーム（第２の配線）４１には、さらにリードフレーム４２が接続されている。金属フレーム４１、リードフレーム２２、３２、４２の材質は、例えば、銅（Ｃｕ）である。

半導体装置１においては、半導体装置１の主面に対して垂直な方向からみて、制御電極２０に電気的に接続されたリードフレーム２２と、ソース電極３０に電気的に接続されたリードフレーム３２とが金属フレーム４１の上で交差している（矢印Ｃで指す部分）。例えば、リードフレーム３２には段差部３２ａが設けられ、リードフレーム２２は、この段差部３２ａの下を潜る構成になっている。リードフレーム２２は、ソース電極３０に電気的に接続されたリードフレーム３２と、ドレイン電極４０に電気的に接続された金属フレーム４１との間を通過している。半導体装置１においては、その全体を封止用樹脂により封止して、いわゆる半導体パッケージを構成してもよい。この場合、リードフレーム２２、３２、４２の先端は、封止用樹脂から表出させる。

なお、図１では、プレーナゲート構造の半導体装置１を例示したが、本実施の形態では、トレンチゲート構造の半導体装置を製造してもよい。また、半導体装置１は、ＭＯＳＦＥＴとは限らず、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等であってもよい。また、リードフレーム２２、３２に代えてボンディングワイヤを用いてもよい。

また、リードフレーム３２の段差部３２ａについては、専用の金型プレス加工機で作製する。リードフレーム２２、３２、４２は、半田付けにより、電極パッド２１、３１、金属フレーム４１に接続される。半田付けは、例えば、リフロー炉内で実施される。

次に、半導体装置１の作用効果について説明する。
図２は、半導体装置の作用効果について説明する図であり、（ａ）は比較例に係る半導体装置の作用効果について説明する図、（ｂ）は、本実施の形態に係る半導体装置の作用効果について説明する図である。

まず、比較のため、半導体装置１００の作用効果について説明する。
半導体装置１００では、リードフレーム２２０と、リードフレーム３２０とが金属フレーム４１の上で交差していない。すなわち、半導体装置１００の主面に対して垂直な方向からみて、制御電極２０に電気的に接続されたリードフレーム２２０と、ソース電極３０に電気的に接続されたリードフレーム３２０とが並列状に配置されている。半導体装置１００では、電極パッド２１と電極パッド３１との位置が半導体装置１の電極パッド２１と電極パッド３１と位置と左右逆になっている。半導体装置１００においても、電極パッド２１は、制御電極２０に接続され、電極パッド３１は、ソース電極３０に接続されている。また、半導体装置１００では、電極パッド２１と電極パッド３１との間を近接させ、電極パッド２１、３１に近いリードフレーム２２０、３２０の部分を互いに接近させている。半導体装置１００の上述した構成以外の構成は、半導体装置１と同様である。

半導体装置１００の動作時に、リードフレーム２２０とリードフレーム３２０とに、互いに逆向きの電流が流れる場合には、相互インダクタンス作用によって、それぞれのリードフレーム内に流れる誘導電流が打ち消される。この相互インダクタンス作用を促進させるには、リードフレーム２２０とリードフレーム３２０との距離をなるべく短くすることが望ましい。しかし、リードフレーム２２０、３２０同士が接触すると、制御電極２０とソース電極３０とが短絡してしまう。従って、リードフレーム２２０とリードフレーム３２０との間は、所定の距離だけ離す必要がある。

半導体装置１、１００において、ソース電極３０（リードフレーム３２、リードフレーム３２０）にはグランド電位、ドレイン電極４０（金属フレーム４１）には、ソース電極３０よりも高い電圧を印加する。

制御電極２０に閾値電圧より低い電圧が印加された状態では、半導体装置１００はオフ状態にあり、ソース電極３０とドレイン電極４０との間に電流は流れない。

制御電極２０に閾値電圧以上の電圧が印加されると、絶縁膜１５を介して制御電極２０が対向するベース領域１２にｎチャネル（反転層）が形成される。そして、ソース領域１３、ｎチャネル、半導体層１１および半導体層１０を通じて、ソース電極３０とドレイン電極４０との間に負の電流が流れる。換言すれば、ドレイン電極４０からソース電極３０に正の電流が流れる。すなわち、リードフレーム２２０から電極パッド２１を通じて制御電極２０に入力する信号電流は、リードフレーム２２０内に描いた矢印のようになる。また、ソース電極３０から電極パッド３１を通じてリードフレーム３２０に出力される主電流は、リードフレーム３２０内に描いた矢印のようになる。

ここで、半導体装置１００の上方から半導体装置１００の主面に向かう方向を記号９０で表す。方向９０の磁界がノイズとなって発生すると、この磁界の周りには誘導起電力（矢印Ａ）が発生する。

リードフレーム２２０とリードフレーム３２０とが対向する場所に、方向９０の磁界がノイズとなって発生すると、リードフレーム２２０、３２０内を流れる電流がともに誘導起電力（矢印Ａ）の影響を受けて、電流が流れ続ける閉ループ現象が生じる。この閉ループ現象により、半導体装置１００は誤動作を起こす。

これに対し、半導体装置１では、リードフレーム２２とリードフレーム３２とが交差している。このため、リードフレーム２２とリードフレーム３２とが対向する場所に、方向９０の磁界がノイズとなって発生しても、誘導起電力（矢印Ａ）によって発生するリードフレーム２２内の電流は、領域９１と領域９２とで互いに逆向きになる。これにより、誘導起電力によって発生する電流は、リードフレーム２２内では互いに打ち消し合う。同様に、誘導起電力によって発生するリードフレーム３２内の電流は、領域９１と領域９２とで互いに逆向きになる。これにより、誘導起電力によって発生する電流は、リードフレーム３２内では互いに打ち消し合う。すなわち、半導体装置１は、半導体装置１００に比べ、磁気ノイズの影響を受け難い。

また、半導体装置１では、リードフレーム２２がソース電極３０に電気的に接続されたリードフレーム３２と、ドレイン電極４０に電気的に接続された金属フレーム４１との間を通過している。これにより、リードフレーム２２の電位は、リードフレーム３２と、金属フレーム４１により遮蔽されて、外部からの影響を受け難い。これにより、半導体装置１では、スイッチング動作を安定して制御することができる。

また、半導体装置１では、リードフレームを交差させることにより、リードフレーム２２、３２の主面同士を互いに対向させている。このため、リードフレーム２２とリードフレーム３２とが対向する面積が半導体装置１００よりも増加する。その結果、半導体装置１では、半導体装置１００よりも配線間の相互インダクタンス作用が強まり、配線のインダクタンスがより低減する。

さらに、半導体装置１では、リードフレームを交差する都合上、半導体装置１００のように電極パッド２１と電極パッド３１とを近接させる必要がない。これにより、電極パッド２１、３１の設計自由度が向上する。
このように、半導体装置１は、磁界等のノイズの影響を受け難く、高い信頼性を有する。

次に、半導体装置１の変形例について説明する。以下の説明では、半導体装置１と同一の部材には同一の符号を付し、必要に応じてその説明を省略する。
図３は、第１の実施の形態に係る半導体装置の変形例を説明するための図であり、（ａ）は、第１の変形例を説明するための図、（ｂ）は、第２の変形例を説明するための図、（ｃ）は、第３の変形例を説明するための図である。

図３（ａ）に示す第１の変形例においては、半導体装置１のリードフレーム２２とリードフレーム３２とが交差する部分において、コンデンサ５０が配置されている。コンデンサ５０は、リードフレーム２２とリードフレーム３２との間に設けられ、リードフレーム２２とリードフレーム３２に接続されている。コンデンサ５０の構成は、例えば、Ｓｉ／ＳｉＯ_２／Ｓｉの積層体からなる。

リードフレーム２２をコンデンサ５０を介してリードフレーム３２に接続することにより、ノイズの緩和、静電気（ＥＳＤ）対策を施すことができる。これにより、半導体装置１の信頼性はさらに向上する。

図３（ｂ）に示す第２の変形例においては、半導体装置１のリードフレーム２２とリードフレーム３２とが交差する部分において、ツェナーダイオード５１が配置されている。ツェナーダイオード５１は、リードフレーム２２とリードフレーム３２との間に設けられ、リードフレーム２２とリードフレーム３２に接続されている。ツェナーダイオード５１は、例えば、Ｓｉを主成分とするダイオードであり、ｐｎ接合を有する。

リードフレーム２２をツェナーダイオード５１を介してリードフレーム３２に接続することにより、ノイズの緩和、静電気（ＥＳＤ）対策を施すことができる。これにより、半導体装置１の信頼性はさらに向上する。

図３（ｃ）に示す第３の変形例においては、半導体装置１のリードフレーム２２とリードフレーム３２とが交差する部分において、抵抗体５２が配置されている。抵抗体５２は、リードフレーム２２とリードフレーム３２との間に設けられ、リードフレーム２２とリードフレーム３２に接続されている。抵抗体５２としては、例えば、Ｓｉ半導体に不純物をドーピングした半導体層が該当する。

リードフレーム２２を抵抗体５２を介してリードフレーム３２に接続することにより、ノイズの緩和、静電気（ＥＳＤ）対策を施すことができる。これにより、半導体装置１の信頼性はさらに向上する。

半導体装置１では、リードフレーム２２とリードフレーム３２とを交差させた部分において、コンデンサ５０、ツェナーダイオード５１および抵抗体５２が安定して支持される。これらの電子部品は、上下からリードフレーム２２、３２によって挟持されるため、製造プロセス中に、半導体装置１を傾けたり、回転させたり、あるいは急峻に搬送させたりしても、位置ずれを起こすことがない。これに対し、半導体装置１００では、コンデンサ５０、ツェナーダイオード５１および抵抗体５２を上下から挟持することができない。従って、製造プロセス中に、半導体装置１００を傾けたり、回転させたり、あるいは搬送させたりすると、電子部品が位置ずれを起こす場合がある。すなわち、半導体装置１の第１〜第３の変形例を製造する場合において、その製造歩留まりは向上する。

（第２の実施の形態）
図４は、第２の実施の形態に係る半導体装置の電極の立体配置を説明するための図である。
第２の実施の形態に係る半導体装置２においては、ソース電極３０に電気的に接続されたリードフレーム３２が二股に分かれている。そして、制御電極２０に電気的に接続されたリードフレーム２２と、ソース電極３０に電気的に接続されたリードフレーム３２とが金属フレーム４１の上で交差するとともに、リードフレーム２２が二股に分かれたリードフレーム３２の間を通過している。

上述したように、リードフレーム３２はグランド電位である。すなわち、半導体装置２においては、リードフレーム２２の電位が固定電位であるリードフレーム３２によって遮蔽されている。その結果、半導体装置２のスイッチング動作は、半導体装置１よりもより安定する。

（第３の実施の形態）
図５は、第３の実施の形態に係る半導体装置の要部平面図である。
半導体装置３においては、電極パッド３１に接続されたリードフレーム３２の線幅が電極パッド２１に接続されたリードフレーム２２の線幅よりも広い。また、半導体装置３のリードフレーム３２の線幅は、半導体装置１のリードフレーム３２の線幅よりも広い。このような構成あれば、リードフレーム３２の電気抵抗が下がり、リードフレーム３２内に流れる主電流（大電流）を安定して通電させることができる。例えば、交差部分Ｃのリードフレーム３２の線幅は、４００μｍ〜５００μｍであるのに対し、リードフレーム２２の線幅は、１５０μｍ〜２００μｍである。

（第４の実施の形態）
図６は、第４の実施の形態に係る半導体装置の要部立体図である。
半導体装置６０においては、上述した半導体装置１（または、半導体装置２、３）が回路基板６１上に複数個（例えば、６個）、設けられている。半導体装置１および回路基板６１は、樹脂ケース６２内に収納されている。半導体装置６０は、６個の半導体装置を一つの樹脂ケース６２内に収めた、いわゆる６ｉｎ１型の半導体モジュールである。それぞれの半導体装置１のリードフレーム２２、３２、４２は、樹脂ケース６２に封止された外部電極端子６３のいずれかに接続されている。半導体装置６０内には、複数の半導体装置１を用いて、例えば、インバータ回路、コンバータ回路等が組み込まれている。このような実施の形態も本発明に含まれる。

以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明はこれらの具体例に限定されるものではない。すなわち、これら具体例に、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、前述した各具体例が備える各要素およびその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。
例えば、半導体材は、シリコンに限定されず、ＳｉＣやＧａＮといった材料を用いることができる。

また、本実施の形態では、第１導電型をｎ型とし、第２導電型をｐ型とした場合について説明したが、第１導電型をｐ型とし、第２導電型をｎ型とする構造についても実施の形態に含まれ、同様の効果を得る。その他、本発明はその要旨を逸脱しない範囲で種々変形して実施できる。

また、前述した各実施の形態が備える各要素は、技術的に可能な限りにおいて複合させることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

１、２、３、１００ 半導体装置
１０、１１ 半導体層
１２ ベース領域
１３ ソース領域（拡散領域）
１４ コンタクト領域
１５ 絶縁膜
１６ 樹脂
２０ 制御電極（ゲート電極）
２１、３１ 電極パッド
２２、３２、４２、２２０、３２０ リードフレーム
３０ ソース電極
３２ａ 段差部
４０ ドレイン電極
４１ 金属フレーム
５０ コンデンサ
５１ ツェナーダイオード
５２ 抵抗体
６０ 半導体装置
６１ 回路基板
６２ 樹脂ケース
６３ 外部電極端子
９０ 方向（記号）
９１、９２ 領域
Ａ 矢印
Ｃ 矢印

Claims (4)

1. 第１の主電極と、第２の主電極と、前記第１の電極と前記第２の電極との間の通電を制御する制御電極と、を有する半導体素子と、
   前記第１の主電極に接続された第１の配線と、
   前記第２の主電極に接続された第２の配線と、
   前記制御電極に接続された第３の配線と、
   を備え、
   前記第２の配線の上で、前記第１の配線と前記第３の配線とが交差し、
   前記第３の配線は、前記第１の配線と前記第２の配線との間を通過することを特徴とする半導体装置。
2. 前記第１の配線と前記第３の配線とが交差する部分に設けられ、前記第１の配線と前記第３の配線との間に接続された、コンデンサ、ツェナーダイオード、抵抗体のいずれかをさらに備えたことを特徴とする請求項１記載の半導体装置。
3. 前記第３の配線は、二股に分かれた前記第１の配線の間を通過することを特徴とする請求項１または２に記載の半導体装置。
4. 前記第１の配線の線幅は、前記第３の配線の線幅よりも広いことを特徴とする請求項１〜３のいずれかひとつに記載の半導体装置。

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