KR101999312B1 - 반도체 장치 - Google Patents

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에이블릭 가부시키가이샤
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Abstract

[과제] ESD 내량이 높은 반도체 장치를 제공한다.
[해결 수단] 제1 비어(16)는, 패드로부터 ESD 보호 회로의 NMOS 트랜지스터의 드레인으로의 전기적 접속을 위한 것이다. 이 제1 비어(16)는, 드레인의 바로 위에 설치되고, 거의 패드의 바로 아래에 존재한다. 따라서, 패드에 인가되는 ESD의 서지 전류는, 모든 드레인에 균일하게 향하기 쉬워진다. 그러면, ESD 보호 회로의 NMOS 트랜지스터의 각 채널이 균일하게 동작하기 쉬워지고, 반도체 장치의 ESD 내량이 높아진다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 패드 아래에 NMOS 트랜지스터를 가지는 반도체 장치에 관한 것이다.
IC 혹은 반도체 칩으로도 불리는 반도체 장치는, 다른 소자 혹은 다른 반도체 장치와 전기적으로 접속하기 위해, 외부 접속용 전극인 패드를 가지고 있다. 이 패드 근방에는, 통상, ESD(정전기 방전)로부터 반도체 장치의 내부 회로를 보호하는 ESD 보호 회로가 설치되어 있다. ESD 보호 회로에는, 멀티 핑거 타입의 NMOS 트랜지스터가 사용되는 경우가 많다. 이 NMOS 트랜지스터에 있어서는, 게이트 전극과 소스와 기판 전위를 부여하는 단자는 접지 단자에 접속되고, 드레인은 패드에 접속된다.
여기서, 멀티 핑거 타입의 NMOS 트랜지스터를 이용한 ESD 보호 회로에서는, 여러가지 고안을 시도함으로써, 각 채널이 균일하게 동작하고, 반도체 장치의 ESD 내량이 높아지도록 하고 있다. 고안의 구체적인 예를 이하에 개시한다. 예를 들어 특허 문헌 1의 기술에 있어서는, ESD 보호 회로의 NMOS 트랜지스터의 실리사이드 금속막과 게이트 전극의 거리를 적당히 제어하고 있다. 특허 문헌 2의 기술에 있어서는, 소스의 컨택트의 수를 적당히 제어하고 있다. 특허 문헌 3의 기술에 있어서는, 채널 길이의 길이를 적당히 제어하고 있다. 어느 기술도, NMOS 트랜지스터의 레이아웃을 세세하게 규정하는 기술이다.
일본국 특허 공개 2011-210904호 공보 일본국 특허 공개 2010-219504호 공보 일본국 특허 공개 2007-116049호 공보
그러나, ESD의 서지 전류는, 매우 크고 또한 순간적이므로, 그 서지 전류에 의거하여 NMOS 트랜지스터의 레이아웃을 규정하는 것은, 매우 어렵다. 반대로, ESD 내량의 NMOS 트랜지스터의 레이아웃에 대한 의존성을 정량화하는 것도, 사실상 거의 불가능하다.
본 발명은, 상기 과제를 감안하여 이루어진 것이며, 멀티 핑거 타입의 ESD 보호를 위한 NMOS 트랜지스터의 레이아웃의 치수를 규정하는 일 없이, ESD 내량을 높게 하는 것이 가능한 반도체 장치를 제공한다.
본 발명은, 상기 과제를 해결하기 위해, 소스 및 드레인의 확산 영역을 번갈아 가지고, 상기 소스와 상기 드레인의 사이의 채널 위에 게이트 전극을 가지며, 상기 채널의 수는 짝수인 상기 NMOS 트랜지스터와, 상기 드레인으로의 전기적 접속을 위한 하층 금속막과, 직사각형 링형상이고, 상기 패드의 아래에 있어서 개구부를 가지는 중간층 금속막과, 상기 하층 금속막과 상기 중간층 금속막을 전기적으로 접속하는, 상기 드레인으로의 전기적 접속을 위한 제1 비어와, 상기 개구부와 대략 일치하는 패드 개구부에서 상기 패드를 노출시키는 상층 금속막과, 상기 패드 개구부를 가지는 보호막을 구비하며, 상기 제1 비어는, 상기 드레인의 바로 위의 상기 중간층 금속막의 한변에만 설치되어 있는 것을 특징으로 하는 패드 아래에 NMOS 트랜지스터를 가지는 반도체 장치를 제공한다.
제1 비어는, 패드로부터 ESD 보호 회로의 NMOS 트랜지스터의 드레인으로의 전기적 접속을 위한 것이다. 이 제1 비어는, 드레인의 바로 위에 설치되고, 거의 패드의 바로 아래에 존재하므로, 패드에 인가되는 ESD의 서지 전류는, 모든 드레인에 균일하게 향하기 쉬워진다. 그로 인해, ESD 보호 회로의 NMOS 트랜지스터의 각 채널이 균일하게 동작하기 쉬워지고, 반도체 장치의 ESD 내량을 높게 하는 것이 가능해진다.
도 1은 반도체 장치의 패드 구조를 도시하는 평면도이다.
도 2는 반도체 장치의 패드 구조를 도시하는 평면도이다.
도 3은 반도체 장치의 패드 구조를 도시하는 평면도이다.
도 4는 반도체 장치의 패드 구조를 도시하는 평면도이다.
도 5는 반도체 장치의 패드 아래의 ESD 보호 회로를 도시하는 회로도이다.
도 6은 반도체 장치의 다른 패드 구조를 도시하는 평면도이다.
도 7은 반도체 장치의 다른 패드 구조를 도시하는 평면도이다.
도 8은 반도체 장치의 다른 패드 구조를 도시하는 평면도이다.
도 9는 반도체 장치의 다른 패드 구조를 도시하는 평면도이다.
도 10은 반도체 장치의 다른 패드 구조를 도시하는 평면도이다.
도 11은 반도체 장치의 다른 패드 구조를 도시하는 평면도이다.
이하, 본 발명의 실시 형태에 대해, 도면을 참조하여 설명한다.
우선, 반도체 장치의 패드 구조에 대해 도 1~4의 반도체 장치의 패드 구조를 도시하는 평면도를 참조하여 설명한다. 도 1은, 확산 영역과 게이트 전극과 컨택트와 패드 개구부를 도시하고 있다. 도 2는, 확산 영역과 하층 금속막과 패드 개구부를 도시하고 있다. 도 3은, 하층 금속막과 제1 비어와 중간층 금속막과 패드 개구부를 도시하고 있다. 그리고, 도 4는, 제2 비어와 상층 금속막과 패드 개구부를 도시하고 있다.
도 1에 도시하는 바와 같이, 패드 개구부(23)의 가장자리에 겹쳐지도록, 게이트 전극(13)과, 기판 전위를 고정하기 위한 P형 확산 영역(10) 및 소스 및 드레인의 N형 확산 영역(12)이 설치되고, NMOS 트랜지스터(21)가 구성되어 있다. 이 NMOS 트랜지스터(21)는, 멀티 핑거 타입으로 되어 있고, P형 확산 영역(10)에 둘러싸여, 소스 및 드레인의 N형 확산 영역(12)을 번갈아 가지며, 소스와 드레인의 사이의 각각의 채널 위에 게이트 전극(13)을 가지고 있다. 각각의 게이트 전극(13)은, 도에서는 상하단이 되는 게이트 폭 방향의 양단에 있어서 서로 접속되어 있다. 여기서 채널의 수는 짝수이며, 도에서는 좌우가 되는 게이트 길이 방향에서의 양단의 확산 영역으로서 소스가 되는 N형 확산 영역(12)을 가지고 있다. 이렇게 하면, NMOS 트랜지스터(21)의 드레인은 항상 게이트 전극(13) 사이에 도면상에서 좌우를 끼우고 있으므로 좌우 대칭의 구조가 되며, NMOS 트랜지스터(21)의 각 트랜지스터에 있어서, ESD의 서지에 의한 전류가 드레인으로부터 소스에 각 드레인을 중심으로 도 중 좌우 대칭으로 흐른다. NMOS 트랜지스터(21)의 게이트 전극(13)과 소스와 P형 확산 영역(10)은, 접지 단자에 접속되어 접지 전압 VSS가 인가된다. 소스 및 드레인의 N형 확산 영역(12) 위에는, 컨택트(14)를 설치하고, 컨택트(14)를 통해 드레인과 하층 금속막(15)을 전기적으로 접속한다.
도 2는, 드레인으로의 전기적 접속을 취하기 위한 하층 금속막(15)의 배치를 도시하고 있다. 드레인은, 최종적으로 패드에 접속된다. 또, 하층 금속막(15)은 게이트 전극과 소스와 P형 확산 영역(10)을 접지 단자에 접속하고 있다. 또한, 이 도에 있어서, “S”는 소스를 나타내고, “D”는 드레인을 나타내고 있다. N형 확산 영역(12)을 형성하기 위한 불순물을 주입하는 영역은 레지스트 마스크의 개구부(11)에 의해 규정된다.
도 3에 도시하는 바와 같이, 하층 금속막(15) 위에는, 직사각형 링형상을 가지는, 후에 형성되는 패드(22)의 아래에 있어서 개구부를 가지는 중간층 금속막(17)을 배치한다. 또한, 도에 있어서 중간층 금속막(17)은 투명하게 되어 있고, 아래에 있는 하층 금속막(15)이 보이도록 그려져 있다. NMOS 트랜지스터는 직사각형 링형상의 중간층 금속막(17)의 한변과만, 교차하고 있고, 직사각형 링형상의 중간층 금속막(17)의 한변은 NMOS 트랜지스터의 채널 폭 방향의 한가운데의 상방에 위치하고 있다. 하층 금속막(15)과 중간층 금속막(17)의 사이에는 제1 비어(16)를 배치하고 있고, 제1 비어(16)는, 하층 금속막(15)과 중간층 금속막(17)을 전기적으로 접속한다. 중간층 금속막(17)은 하층 금속막(15)을 통해 드레인에 전기적으로 접속된다. 제1 비어(16)는, 드레인의 바로 위의 중간층 금속막(17)의 한변에만 설치되어 있다. 제1 비어를 이와 같이 배치함으로써 NMOS 트랜지스터는, NMOS 트랜지스터의 채널 폭 방향의 중앙의 직선에 관하여 모든 구성 요소에 있어서 대칭성을 가질 수 있다. 이 예에서는 중앙의 직선은, 중앙의 소스의 중심을 통과하는 직선이 된다. 또, NMOS 트랜지스터의 P형 확산 영역, N형 확산 영역, 이들 확산 영역상의 컨택트 및 제1 비어는, 중간층 금속막(17)의 한변에 관하여 대칭으로 배치되어 있다.
또한, 중간층 금속막(17)은 직사각형 링형상이며, 패드(22)의 아래에는, 중간층 금속막(17)이 존재하지 않으므로, 연속한 두꺼운 절연막이 존재하게 된다. 이렇게 하면, 외부 접속용 전극인 패드(22)가 와이어 본딩될 때에, 와이어 본딩의 충격에 의해, 패드(22)의 아래 방향에 응력이 발생해도, 그 응력은 두꺼운 절연막에 의해 흡수되어, 절연막에 균열이 발생하기 어려워진다. 또, 프로빙시에, 프로브 카드의 프로브 침이 패드(22)에 접촉하여, 그 접촉에 의해 충격이 발생해도, 절연막에 균열이 발생하기 어려워진다.
도 4에 도시하는 바와 같이, 중간층 금속막(17) 위에는 제2 비어(18)를 설치하고, 그 위에 패드가 되는 상층 금속막(19)을 배치한다. 제2 비어(18)는, 중간층 금속막(17)과 상층 금속막(19)을 전기적으로 접속한다. 상층 금속막(19)의 표면에는 중간층 금속막(17)의 개구부와 대략 일치하는 패드 개구부(23)를 가지는 보호막을 설치한다. 패드(22)는 패드 개구부(23)에서 상층 금속막(19)이 노출되어 있다.
이상 도 1 내지 도 4에 의해 실시 형태를 도시한 패드 아래에 ESD 보호 회로인 NMOS 트랜지스터(21)를 가지는 반도체 장치는, 전원 단자의 ESD 보호에 적절하다. 입력 단자의 ESD 보호에 이용하는 경우는, 드레인 위에 배치된 하층 금속막(15)들을 접속하고, P형 확산 영역(10)상에 설치된 하층 금속막(15)을 가지지 않는 부분으로부터, 하층 금속막(15)을 내부 회로로 꺼내는 등의 방법을 취하면 된다.
다음에, 반도체 장치의 패드(22) 아래의 ESD 보호 회로에 의한 ESD 보호 동작에 대해 설명한다. 도 5는, 반도체 장치의 패드 아래의 ESD 보호 회로인 NMOS 트랜지스터(21)를 도시하는 회로도이다. 게이트 전극과 소스와 기판의 전압은, 접지 전압 VSS로 되어 있다. 또, 드레인에 인가되는 전압은, 패드(22)에 인가되는 전압으로 되어 있다.
패드(22)에 양의 서지가 인가되면, 서지 전압은 보호 회로를 구성하는 NMOS 트랜지스터(21)의 드레인에 인가된다. 서지 전압은 크기 때문에 드레인에서 브레이크 다운을 일으키고, 기판에 전류가 흘러들어, 기판의 전위를 올린다. 이 전위의 상승이 0.6V를 초과하면, 드레인을 콜렉터, 기판을 베이스, 소스를 이미터로 하는 바이폴러 트랜지스터가 동작하게 됨으로써, 서지에 의한 큰 전류가 접지 단자에 흐른다. 반대로, 패드(22)에 음의 서지가 인가되면, NMOS 트랜지스터(21)의 기생 다이오드에 걸리는 전압이 순방향이 되고, 이 기생 다이오드를 통해, 서지에 의한 전류는 접지 단자의 사이를 흐르게 된다. 이와 같이 하여 보호 회로는, 접지 단자에 서지를 안내함으로써 내부 회로에 서지를 전하지 않고, 내부 회로를 보호하고 있다.
본 발명에 있어서는, 멀티 핑거 타입의 ESD 보호를 위한 NMOS 트랜지스터의 레이아웃의 치수를 규정하는 일 없이, 패드로부터 드레인에 이르는 각 금속층의 형상 및 비어의 배치를 대칭(좌우 혹은 상하)으로 함으로써, NMOS 트랜지스터의 각 채널이 균일하게 동작하기 쉬워져, 반도체 장치의 ESD 내량을 높게 하는 것을 가능하게 하고 있다.
또한 반도체 장치의 ESD 보호 회로의 NMOS 트랜지스터(21)가, 반도체 장치의 패드(22) 아래에 존재하므로, NMOS 트랜지스터(21)의 드레인과 패드(22)의 사이의 거리가 짧아져, 그만큼, 기생 저항이 작아진다. 패드(22)로부터 NMOS 트랜지스터(21)의 드레인까지의 기생 저항이 작아지면, 그만큼, 서지 전류가 패드(22)로부터 NMOS 트랜지스터(21)에 흐르기 쉬워지고, 서지 전류가 패드(22)로부터 내부 회로에는 흐르기 어려워진다. 따라서, 내부 회로는, 서지 전류로부터, 더욱 보호되게 된다.
또, 상기 서술한 바와 같이 기생 저항이 작아지면, 그 기생 저항에 서지 전류가 흘러도, 기생 저항에서의 국소적인 발열이 적어진다. 따라서, ESD 보호 회로의 NMOS 트랜지스터(21)에서, 국소적인 발열에 의한 ESD 내량의 저하가, 일어나기 어려워진다. 따라서, 내부 회로는, 서지 전류로부터, 더욱 보호되게 된다.
도 6은 본 발명의 제2 실시 형태를 도시하고 있다. 확산 영역과 게이트 전극과 컨택트와 패드 개구부를 도시하고 있고, NMOS 트랜지스터(21)의 양단 및 중앙이 소스 영역인 경우에는, 소스 및 드레인 영역 근방의 기판 전위를 안정시키기 위해, NMOS 트랜지스터(21)의 중심을 따라, 소스의 N형 확산 영역(12)에 인접하도록 기판 전위를 고정하기 위한 P형 확산 영역(10)을 배치하는 것이 가능하다.
도 7은 본 발명의 제3 실시 형태이며, 확산 영역과 게이트 전극과 컨택트와 패드 개구부를 도시하고 있다. 도 1에서는, NMOS 트랜지스터(21)는, 게이트 길이 방향에서의 단의 확산 영역으로서, 소스인 N형 확산 영역(12)을 가지고 있었는데, 도 7에 도시하는 바와 같이, 드레인인 N형 확산 영역(12)을 가지고 있어도 된다. 도 7에서는, 소스의 N형 확산 영역(12)의 위치의 변경에 수반하여, 게이트 전극(13) 위의 컨택트(14)의 위치도 변경하고 있다.
또, 도 8에 도시하는 바와 같이, NMOS 트랜지스터(21)를 대향하여 2개 설치해도 된다. 이때, 한쪽의 NMOS 트랜지스터(21)를 위한 제1 비어(16)는, 중간층 금속막(17)의 한변에 설치하고, 다른쪽의 NMOS 트랜지스터(21)를 위한 제1 비어(16)는, 그 한변에 대향하는 타변에 설치함으로써 대칭성을 확보하고 있다.
또, 도 9에 도시하는 바와 같이, NMOS 트랜지스터(21)를, 중간층 금속막(17)의 이웃하는 변을 따라, 2개 설치해도 된다. 이때, 한쪽의 NMOS 트랜지스터(21)를 위한 제1 비어(16)는, 중간층 금속막(17)의 한변에 설치하고, 다른쪽의 NMOS 트랜지스터(21)를 위한 제1 비어(16)는, 그 한변에 인접하는 타변에 설치한다. 여기서, 접지 전압 VSS의 하층 금속막(15)은 반도체 장치의 가장자리에 링형상으로 설치되므로, 패드(22)가 반도체 장치의 모서리에 설치되는 경우, 도 9의 레이아웃은 특히 유용하다.
또, 도 10에 도시하는 바와 같이, NMOS 트랜지스터(21)를 3개 설치해도 된다. 이때, 3개의 NMOS 트랜지스터(21)를 위한 각각의 제1 비어(16)는, 중간층 금속막(17)의 세변에 각각 설치한다.
또, 도 11에 도시하는 바와 같이, NMOS 트랜지스터(21)를 4개 설치해도 된다. 이때, 4개의 NMOS 트랜지스터(21)를 위한 각각의 제1 비어(16)는, 중간층 금속막(17)의 네변에 각각 설치한다.
또, 중간층 금속막(17)의 개구부 및 패드 개구부(23)는, 직사각형이며, 정사각형이어도 직사각형이어도 된다.
또, 상기의 설명에서는, 하층 금속막(15)과 중간층 금속막(17)과 상층 금속막(19)의 3층의 금속막을 사용하고 있는데, 4층 이상의 금속막을 적당히 사용해도 된다. 이때, 상층 금속막 아래의 금속막은, 직사각형 링형상이며, 패드(22)의 아래에 있어서 개구부를 가진다.
또, NMOS 트랜지스터(21)의 게이트 전극(13)은, 상기의 설명에서는, 연속하고 있는데, 도시하지 않으나, 적당히 절단해도 된다. 이때, 절단된 게이트 전극(13)은, 통상 하층 금속막(15)에 의해 접속된다.
10 P형 확산 영역
12 N형 확산 영역
13 게이트 전극
14 컨택트
15 하층 금속막
16 제1 비어
17 중간층 금속막
18 제2 비어
19 상층 금속막
21 NMOS 트랜지스터
22 패드
23 패드 개구부

Claims (4)

  1. 패드 아래에 NMOS 트랜지스터를 가지는 반도체 장치로서,
    교호로 배치된 소스 및 드레인의 확산 영역과, 상기 소스와 상기 드레인의 사이의 각 채널 위에 배치된 게이트 전극과, 상기 소스 및 드레인의 확산 영역과 상기 게이트 전극을 둘러싸고 있는 기판의 전위를 고정하기 위한 P형 확산 영역을 가지고, 상기 채널의 수는 짝수인 상기 NMOS 트랜지스터와,
    상기 드레인과의 전기적 접속을 취하기 위해 상기 드레인상에 배치된 제1 하층 금속막과,
    상기 소스와 상기 게이트 전극을 상기 P형 확산 영역에 전기적으로 접속하기 위한 제2 하층 금속막과,
    직사각형 링형상이며, 상기 패드의 아래에 있어서 개구부를 가지는, 제1 비어를 통해 상기 제1 하층 금속막에 전기적으로 접속된 중간층 금속막과,
    상기 중간층 금속막 위에 배치되고, 상기 중간층 금속막에 제2 비어를 통해 전기적으로 접속된, 상기 패드를 형성하고 있는 상층 금속막과,
    상기 개구부와 일치하는 패드 개구부를 가지는 보호막을 가지며,
    상기 NMOS 트랜지스터는 상기 중간층 금속막의 한변과만 교차하고, 그 외의 변과 교차하지 않으며,
    상기 제1 비어는, 상기 드레인의 바로 위의 상기 중간층 금속막의 한변에 설치되어 있는, 반도체 장치.
  2. 청구항 1에 있어서,
    상기 NMOS 트랜지스터는 게이트 길이 방향에서의 양단의 확산 영역으로서 상기 소스의 확산 영역을 가지는, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 NMOS 트랜지스터는 게이트 길이 방향에서의 양단의 확산 영역으로서 상기 드레인의 확산 영역을 가지는, 반도체 장치.
  4. 청구항 2에 있어서,
    상기 NMOS 트랜지스터는 상기 NMOS 트랜지스터의 중심에 위치하는 상기 소스의 확산 영역 사이에 양측을 끼운 기판의 전위를 고정하기 위한 P형 확산 영역을 더 가지는, 반도체 장치.
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