JP5603089B2 - 半導体装置 - Google Patents

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Description

本発明は、マルチフィンガータイプ（櫛形）のＭＯＳ型トランジスタを有する半導体装置に関する。特に、Ｎ型のＭＯＳトランジスタをＥＳＤ保護素子として使用した半導体装置に関する。
ＭＯＳ型トランジスタを有する半導体装置では、外部接続用のＰＡＤからの静電気による内部回路の破壊を防止するためのＥＳＤ保護素子として、Ｎ型ＭＯＳトランジスタのゲート電位をグランド（Ｖｓｓ）に固定してオフ状態として設置する、いわゆるオフトランジスタが知られている。
オフトランジスタは、他ロジック回路などの内部回路を構成するＭＯＳ型トランジスタと異なり、瞬時に多量の静電気による電流を流しきる必要があるため、数百ミクロン程度の大きな幅（Ｗ幅）を有するトランジスタで形成されることが多い。
このため、オフトランジスタは占有面積が少なくなるようにために、複数のドレイン領域、ソース領域、ゲート電極を櫛形に組み合わせたマルチフィンガータイプの形態を取ることが多い。
しかしながら、複数のトランジスタを組み合わせた構造をとることにより、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一な動作をさせることは難しくなる。例えば外部接続端子からの距離が近い部分、または配線抵抗と配線間の抵抗の合計の小さい部分に電流集中が起こり、本来のＥＳＤ保護機能を十分に発揮できずに一極が破壊してしまうことがある。
この改善策として、外部接続端子からの距離に応じて、特にドレイン領域上のコンタクトホールとゲート電極との距離を、外部接続端子からの距離が遠いほど小さくして、トランジスタの動作を速める工夫をした方法も提案されている（例えば、特許文献１の第２図参照）。また基板コンタクトからの距離に応じて、特にドレイン領域上のサリサイド化を防ぐサリサイドブロックの距離を、基板コンタクトからの距離が遠いほど長くして、トランジスタの動作を均一にする工夫をした提案もされている（例えば、特許文献２参照）。
特開平７−４５８２９号公報 特開２００７−１１６０４９号公報
しかしながら、例えばオフトランジスタのＥＳＤに対する保護動作を均一にしようとＷ幅を小さくすると、十分な保護機能を果たせなくなってしまう。また上記特許文献１は、ドレイン領域における、コンタクトからゲート電極までの距離を調整することにより、局所的にトランジスタ動作速度を調整するものであるが、ドレイン領域の幅の縮小化に伴って所望のコンタクト位置を確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、コンタクトとゲート電極までの距離だけでは調整しきれない場合が生じること、あるいは、トランジスタに導入される配線がトランジスタの幅方向と垂直の方向から導入される場合に適応が困難であることなどの課題を有していた。また、上記特許文献２は、ドレイン領域における、サリサイドブロックの長さを調節することにより、局所的にトランジスタの動作速度を調整するものであるが、製造プロセスバラツキにより所望の長さを確保できないこと、近年の高融点金属を含む配線による配線の低抵抗化で、サージの伝播スピードがさらに速くなり、逆に一部のサリサイド領域にサージが集中してしまうこと、あるいは、サリサイドブロックの長さ調整により、Ｎ型ＭＯＳオフトランジスタの占有面積が増加してしまうなどの課題を有していた。
上記課題を解決するために、本発明は半導体装置を以下のように構成する。
複数のドレイン領域と複数のソース領域が交互に配置され、前記ドレイン領域と前記ソース領域の間にゲート電極が配置された、複数のトランジスタが一体化した構造を有するＥＳＤ保護用のＮ型ＭＯＳトランジスタにおいて、ドレイン領域は外部接続端子と電気的に接続され、ソース領域はグランド電位供給ラインと電気的に接続されており、ドレイン領域に接続される第１のメタル配線とソース領域に接続される第１のメタル配線の片方あるいは両方が、第１のメタル配線以外の複数層のメタル配線と接続されており、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、配置数を変えて形成した。
また、第１のメタル配線以外の複数層のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な方向から配線されており、第１のメタル配線はＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に配置されており、第１のメタル配線以外の複数層のメタル配線と第１のメタル配線とは、ドレイン領域の上あるいは、ソース領域の上の領域にてビアホールにより接続されるようにした。
また、ビアホールはドレイン領域あるいは、ソース領域の上の領域において、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布するように配置するようにした。
あるいは、ビアホールはドレイン領域あるいは、ソース領域の一部の領域の上に固まるように配置されるようにした。
また、第１のメタル配線と第１のメタル配線以外の複数層のメタル配線とを電気的に接続するためのビアホールの数を、ＥＳＤ保護用のＮ型ＭＯＳトランジスタへ外部から配線される配線の距離に応じて、配置数の比を１〜３まで変化させて形成した。
以上説明したように、本発明によれば、これらの手段によって、高融点金属を含む高速配線多層配線を使用してトランジスタに導入される配線がトランジスタのチャネル幅方向と垂直の方向から導入される場合においても、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのマルチフィンガー全体で均一に動作することが可能となる。
これにより、十分なＥＳＤ保護機能を持たせたＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置を得ることができる。
本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第３の実施例を示す模式的平面図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第４の実施例を示す模式的平面図である。 本発明による半導体装置の、最適なビアホール配置個数に関する実験データを示す図である。（ａ）実験に用いたＥＳＤ保護用のＮ型ＭＯＳトランジスタの模式的平面図である。（ｂ）はＥＳＤ試験（ＨＭＢモード）にて破壊までパルスを印加した後の破壊箇所の発生比率を示す図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第５の実施例を示す模式的平面図である。 本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第６の実施例を示す模式的平面図である。
本発明を実施するための形態について図面を参照して説明する。
図１は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第１の実施例を示す模式的平面図である。
Ｎ型の高濃度不純物領域からなる第１のソース領域１０１と第１のドレイン領域３０１が形成されており、第１のソース領域１０１と第１のドレイン領域３０１の間には、図示しないがシリコン酸化膜などからなるゲート絶縁膜が設けられ、その上面にポリシリコンなどからなるゲート電極２０１が形成されている。順次折り返したパターンを繰り返し配置して、第１のドレイン領域３０１からゲート電極２０１を介して第２のソース領域１０２、またゲート電極２０１を介して第２のドレイン領域３０２、さらにゲート電極２０１を介して第３のソース領域１０３、またゲート電極２０１を介して第３のドレイン領域３０３、さらにゲート電極２０１を介して第４のソース領域１０４が形成されている。第１の実施例においては、ソース領域を４つ、ドレイン領域を３つ、ゲート電極を６つ配置した櫛型形の例を示した。ＭＯＳトランジスタとしては６つのものが組み合わさった形である。
ここで、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４には、図ではトランジスタを挟んで上下に２本配置されたグランド電位供給ライン７０１に接続された、翼の形をした第２のメタル配線７１１によりグランド電位が供給される。グランド電位供給ライン７０１は高融点金属を含むメタル材料などを原料とする太く低抵抗な配線により形成される。第２のメタル配線７１１も高融点金属を含む材料などで形成される。第２のメタル配線７１１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と垂直な向きでグランド電位供給ライン７０１から配線されており、ビアホール６０１を介して、高融点金属を含む材料などからなる第１のメタル配線９０１と接続され、さらに簡単のため図示は省略するが、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４へコンタクトホールを介して接続される。
ここで、ビアホール６０１の数は、グランド電位供給ライン７０１から最も離れた位置に配置された第２のソース領域１０２、あるいは第３のソース領域１０３上で、最も多く設置され、グランド電位供給ライン７０１に最も近い位置に配置された第１のソース領域１０１、あるいは第４のソース領域１０４上で最も少なくなるように設置される。
ビアホール数を適正な値に設定することにより、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４において、グランド電位供給ライン７０１に接続された第２のメタル配線７１１の配線抵抗と、ビアホール６０１による接続抵抗とを組み合わせた抵抗値の合計を略等しくすることができ、グランド電位供給ライン７０１に近い部分に偏ることなく、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
また、第２のメタル配線７１１は、グランド電位供給ライン７０１から遠ざかるほど、太くなる例を示したが、このような形態をとることで、第２のメタル配線７１１の配線抵抗の影響を緩和することができる。
一方、外部接続端子８０１には、高融点金属を含む材料などからなる第１のメタル配線８１１が接続され、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３に接続される。そして図示は省略するが、コンタクトホールを介して第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３と第１のメタル配線８１１が接続されている。
図１に示した第１の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、反対にソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要である。
また、図１に示した第１の実施例に置いては、２層のメタル配線を用いた例を示したが、３層以上の複数層の配線を用いても構わない。その際には２層の例で説明した事項と同様の点に留意することが必要である。
図２は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第２の実施例を示す模式的平面図である。図１と対応する部分には同じ番号が付してある。図１に示した第１の実施例と異なる点は、ビアホール６０１の配置である。図１に示した第１の実施例では、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４の上に配置されたビアホール６０１は、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのチャネル幅方向と水平な方向に広く分布する形で配置した。一方、図２に示した第２の実施例においては、ビアホール６０１は、第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４の一部の領域の上に集合して配置されるようにした。
これは、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３と第１のメタル配線８１１の接続に注意した結果である。即ち、外部接続端子８０１から配線されたメタル配線８１１は、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３の一端から第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３に導入されるため、チャネル幅方向において外部接続端子８０１に近い側と遠い側とでメタル配線８１１の配線抵抗値が異なることになり、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３のそれぞれの外部接続端子８０１に近い側の方が、比較的動作し易い状態になる。
この状況に鑑みて、第１のドレイン領域３０１、第２のドレイン領域３０２、および第３のドレイン領域３０３と対になる第１のソース領域１０１、第２のソース領域１０２、第３のソース領域１０３、および第４のソース領域１０４において外部接続端子８０１から遠い領域に集中するようにビアホール６０１を設置することで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの動作に際してチャネル幅方向における外部接続端子８０１との距離依存性が生じることを緩和することを目的としている。
図２に示した第２の実施例に置いては、ＥＳＤ保護用のＮ型ＭＯＳトランジスタのソース領域の電位を供給、固定するための配線を第２のメタル配線として、ドレイン領域に接続する配線を第１のメタル配線とした例を示したが、図１の例と同様に、ソース領域の電位を供給、固定するための配線を第１のメタル配線として、ドレイン領域に接続する配線を第２のメタル配線としたり、その他の組み合わせにしたりすることは自由に行われてよい。
その際に、第２のメタル配線を用いた側に配置されるビアホールの個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することが肝要であるという点、および３層以上の複数層のメタル配線にも適用可能である点も図１の例と同様である。その他の説明については、図１と同一の符号を付記することで説明に代える。
図３は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第３の実施例を示す模式的平面図である。図面上は図１に示した第１の実施例とよく似ているので、第１の実施例と同じ点の説明は省略し、異なる点において説明を行なう。第１の実施例と異なる点は、ビアホール６０１の配置であり、以下この点ついて説明する。
第１の実施例では、第２のメタル配線を用いた側に配置されるビアホールの配置個数を、図１に示した第１の実施例の説明の主旨に沿って、ＥＳＤ保護用のＮ型ＭＯＳトランジスタにおける複数のドレインあるいは、ソース領域において導入される配線抵抗と配線間の抵抗の合計が、略等しくなるように分配配置することとした。ここで、一定の大きさを有するビアホールの配置個数の上限について実験したデータを図５に示す。
図５は、ＥＳＤ耐性を向上させるための最適なビアホール配置個数に関する実験データを示しており、図５（ａ）は、評価サンプル構造の平面模式図を示している。全てのビアホールは同一の大きさを有している。簡略のためにゲート電極とドレイン領域は省略してある。図５（ｂ）は、ＥＳＤ試験（ＨＭＢモード）にて破壊までパルスを印加した後にフォトエミッションにて破壊箇所を特定した際の破壊箇所の発生比率を示している。このグラフの横軸の１，１，２，３，４はＡ点を基準にしたときのビアホールの個数比を示し、それぞれ図５（ａ）のＡ点、Ｂ点、Ｃ点、Ｄ点、Ｅ点に対応するものである。この実験から、Ａ点とＥ点のようにグランド電位供給ラインからの距離等の条件が同一でもビアホールの個数比が４倍と多くなっているＥ点の場合にはＥＳＤによる破壊が起きやすいことが分かる。
この実験結果は、図３においては、グランド電位供給ライン７０１から最も離れた位置に配置された第２のソース領域１０２、あるいは第３のソース領域１０３上のビアホール配置個数は、グランド電位供給ライン７０１から最も近い位置に配置された第１のソース領域１０１、あるいは第４のソース領域１０４上のビアホール数の３倍以下とすることが肝要であるということを示している。これより、Ｗ長延長のためフィンガー数が増えた場合においても、グランド電位供給ライン７０１から最も離れた位置に配置されたソース領域のビアホールの配置個数は、グランド電位供給ライン７０１から最も近い位置に配置されたソース領域のビアホール個数との比の３倍までとすることで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
図４は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第４の実施例を示す模式的平面図である。第２の実施例と第３の実施例を組み合わせたものである。従って説明は省略するが、Ｗ長延長のためフィンガー数が増えた場合においても、グランド電位供給ライン７０１から最も離れた位置に配置されたソース領域のビアホールの配置個数は、グランド電位供給ライン７０１から最も近い位置に配置されたソース領域のビアホール個数との比の３倍までとすることで、ＥＳＤ保護用のＮ型ＭＯＳトランジスタ全体で均一に動作させることができる。
図６は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第５の実施例を示す模式的平面図である。図１と対応する部分には同じ番号が付してある。図１に示す第１の実施例と異なる点は、一定の幅を有し長さの異なる線状ビアホール１１０１の配置である。
従って、ビアホール６０１の替わりに、線状のビアホールを設置することで第１のメタル配線との接続面積の増加により、低抵抗化を実現し、実施例１の特徴を有しながら、ＥＳＤサージの伝播スピードをさらに伝達・動作しやすくすることができる。
図７は、本発明による半導体装置の、ＥＳＤ保護用のＮ型ＭＯＳトランジスタの第６の実施例を示す模式的平面図である。図２と対応する部分には同じ番号が付してある。図２に示す第２の実施例と異なる点は、一定の幅を有し長さの異なる線状ビアホール１１０１の配置である。
従って、ビアホール６０１の替わりに、線状のビアホールを設置することで第１のメタル配線との接続面積の増加により、低抵抗化を実現し、実施例２の特徴を有しながら、ＥＳＤサージの伝播スピードをさらに伝達・動作しやすくすることができる。
１０１ 第１のソース領域
１０２ 第２のソース領域
１０３ 第３のソース領域
１０４ 第４のソース領域
２０１ ゲート電極
３０１ 第１のドレイン領域
３０２ 第２のドレイン領域
３０３ 第３のドレイン領域
６０１ ビアホール
７０１ グランド電位供給ライン
７１１ 第２のメタル配線
８０１ 外部接続端子
８１１ 第１のメタル配線
９０１ 第１のメタル配線
１１０１ 線状ビアホール

Claims (1)

  1. ドレイン領域とソース領域がひとつずつゲート電極を挟んで交互に配置された、複数のトランジスタが一体化したマルチフィンガータイプのＥＳＤ保護用のＮ型ＭＯＳトランジスタを有する半導体装置であって、
    前記ドレイン領域は外部接続端子と電気的に接続され、
    前記ソース領域は、前記ソース領域上に配置され接続された第１のメタル配線と、前記第１のメタル配線上に配置されたビアホールによって前記第１のメタル配線と接続された第２のメタル配線とを介してグランド電位供給ラインと電気的に接続されており、
    前記ソース領域においては、前記グランド電位供給ラインに接続された前記第２のメタル配線の配線抵抗と、前記ビアホールよる接続抵抗とを加算したそれぞれの抵抗値が互いに等しく、前記第２のメタル配線は、前記グランド電位供給ラインからの距離が遠いほど、前記ＥＳＤ保護用のＮ型ＭＯＳトランジスタの幅と平行する方向の配線幅が大きい半導体装置。
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