JP2000022138A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JP2000022138A JP2000022138A JP19186298A JP19186298A JP2000022138A JP 2000022138 A JP2000022138 A JP 2000022138A JP 19186298 A JP19186298 A JP 19186298A JP 19186298 A JP19186298 A JP 19186298A JP 2000022138 A JP2000022138 A JP 2000022138A
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- input pad
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Abstract
(57)【要約】
【課題】 櫛形での高耐圧ＭＯＳトタンジスタ技術よ
り、チップ面積を縮小させるとともに、エレクトロマイ
グレーション不良を低減させることが出来る。 【解決手段】 入力パッド周辺に入力パッドを囲むよう
に高耐圧ＭＯＳトタンジスタをレイアウトする。
り、チップ面積を縮小させるとともに、エレクトロマイ
グレーション不良を低減させることが出来る。 【解決手段】 入力パッド周辺に入力パッドを囲むよう
に高耐圧ＭＯＳトタンジスタをレイアウトする。
Description
【０００１】
【産業上の利用分野】この発明は、高耐圧構造の絶縁ゲ
ート電界効果型の半導体装置に関し、特に液晶駆動用、
感熱紙抵抗駆動用等のドライバーＩＣに用いる半導体装
置に関する。
ート電界効果型の半導体装置に関し、特に液晶駆動用、
感熱紙抵抗駆動用等のドライバーＩＣに用いる半導体装
置に関する。
【０００２】
【従来の技術】例えば、感熱紙タイプのプリンターにお
いて、発熱抵抗を駆動するＩＣには、図１１に示すよう
なレイアウト構造及び図１２に示すような断面構造の高
耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコ
ン単結晶基板（１）の表面にＮ＋型ソース領域（２）と
ドレイン領域（３）が設けられている。高耐圧特性を得
るために、ドレイン領域（３）に接続した低濃度ドレイ
ン領域（７）をフィールド絶縁膜（５）の下に設けると
ともに、ドレイン領域（３）の下にＮ−ＷＥＬＬ（８）
を設けている。また、チャネル形成領域のインピーダン
スが、ゲート絶縁膜（４）を介して設けられたゲート電
極（６）によって制御される。
いて、発熱抵抗を駆動するＩＣには、図１１に示すよう
なレイアウト構造及び図１２に示すような断面構造の高
耐圧ＭＯＳトランジスタが用いられている。Ｐ型シリコ
ン単結晶基板（１）の表面にＮ＋型ソース領域（２）と
ドレイン領域（３）が設けられている。高耐圧特性を得
るために、ドレイン領域（３）に接続した低濃度ドレイ
ン領域（７）をフィールド絶縁膜（５）の下に設けると
ともに、ドレイン領域（３）の下にＮ−ＷＥＬＬ（８）
を設けている。また、チャネル形成領域のインピーダン
スが、ゲート絶縁膜（４）を介して設けられたゲート電
極（６）によって制御される。
【０００３】このような構成が高耐圧ＭＯＳトランジス
タ（１０）の主流であり、この高耐圧ＭＯＳトランジス
タ（１０）が、ドレイン領域（３）を中心に左右に配置
され、２ゲートの櫛形の高耐圧ＭＯＳトランジスタを形
成する。また、この２ゲートの櫛形の高耐圧ＭＯＳトラ
ンジスタを繰り返し設けることにより、ドレイン個数の
２倍であるＸゲートの櫛形の高耐圧ＭＯＳトランジスタ
を形成する。
タ（１０）の主流であり、この高耐圧ＭＯＳトランジス
タ（１０）が、ドレイン領域（３）を中心に左右に配置
され、２ゲートの櫛形の高耐圧ＭＯＳトランジスタを形
成する。また、この２ゲートの櫛形の高耐圧ＭＯＳトラ
ンジスタを繰り返し設けることにより、ドレイン個数の
２倍であるＸゲートの櫛形の高耐圧ＭＯＳトランジスタ
を形成する。
【０００４】尚、ドレインの信号入力として、入力パッ
ド（１１）を設けてあり、その入力パッド（１１）とド
レイン領域（３）を接合するために配線（１２）が設け
られドレインコンタクト（１６）を通して接合してい
る。ソースの接地は、ソースコンタクト（１７）を通し
て、接地配線（１３）を介して接地してある。尚、入力
パッド（１１）、接地配線（１３）と多結晶シリコン膜
のゲート電極（６）の絶縁をはかるためにＢＰＳＧ膜
（１８）が設けられ、最上膜に保護用のプラズマナイト
ライド膜（１９）が設けられている。ただし、入力パッ
ド（１１）上部においては、オーバーラップを残し、プ
ラズマナイトライド膜（１９）は、開口（２０）してあ
る。このような構成が主流である。
ド（１１）を設けてあり、その入力パッド（１１）とド
レイン領域（３）を接合するために配線（１２）が設け
られドレインコンタクト（１６）を通して接合してい
る。ソースの接地は、ソースコンタクト（１７）を通し
て、接地配線（１３）を介して接地してある。尚、入力
パッド（１１）、接地配線（１３）と多結晶シリコン膜
のゲート電極（６）の絶縁をはかるためにＢＰＳＧ膜
（１８）が設けられ、最上膜に保護用のプラズマナイト
ライド膜（１９）が設けられている。ただし、入力パッ
ド（１１）上部においては、オーバーラップを残し、プ
ラズマナイトライド膜（１９）は、開口（２０）してあ
る。このような構成が主流である。
【０００５】
【発明が解決しようとする課題】しかし、従来の櫛形で
の高耐圧ＭＯＳトタンジスタ技術では、入力パッド（１
１）から高耐圧絶縁ゲート型電界効果トランジスタのド
レイン領域まで配線による結合を必要とし、その配線
は、エレクトロマイグレーションに耐えられる幅の大き
いサイズを必要としていた。又、櫛形の構造であるた
め、２ゲートの倍数による構成であるため、トータル的
な幅が大きく必要であった。そのため多ビット化が進む
につれパッドピッチが狭くなり、パッドとパッド間のス
ペースに高耐圧絶縁ゲート型電界効果トランジスタ設け
ることが出来なくり、又、入力パッドから高耐圧絶縁ゲ
ート型電界効果トランジスタのドレイン領域までの配線
に対しても、エレクトロマイグレーション不良を発生さ
せないために必要な配線幅が取れなくなった。したがっ
て、チップ面積の拡大が発生し、又、エレクトロマイグ
レーション不良の発生につながっていた。そのため、本
発明の目的は、高耐圧ＭＯＳトランジスタの効率の良い
レイアウトによりチップ面積を縮小させるとともに、エ
レクトロマイグレーション不良を低減させる装置と製造
方法を得ることである。
の高耐圧ＭＯＳトタンジスタ技術では、入力パッド（１
１）から高耐圧絶縁ゲート型電界効果トランジスタのド
レイン領域まで配線による結合を必要とし、その配線
は、エレクトロマイグレーションに耐えられる幅の大き
いサイズを必要としていた。又、櫛形の構造であるた
め、２ゲートの倍数による構成であるため、トータル的
な幅が大きく必要であった。そのため多ビット化が進む
につれパッドピッチが狭くなり、パッドとパッド間のス
ペースに高耐圧絶縁ゲート型電界効果トランジスタ設け
ることが出来なくり、又、入力パッドから高耐圧絶縁ゲ
ート型電界効果トランジスタのドレイン領域までの配線
に対しても、エレクトロマイグレーション不良を発生さ
せないために必要な配線幅が取れなくなった。したがっ
て、チップ面積の拡大が発生し、又、エレクトロマイグ
レーション不良の発生につながっていた。そのため、本
発明の目的は、高耐圧ＭＯＳトランジスタの効率の良い
レイアウトによりチップ面積を縮小させるとともに、エ
レクトロマイグレーション不良を低減させる装置と製造
方法を得ることである。
【０００６】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、以下の手段とした。 （１）第１導電型の半導体領域表面に互いに間隔を置い
て設けられた第２導電型の高濃度ソース・ドレイン領域
と、前記高濃度ソース領域と前記高濃度ドレイン領域と
の間の第１導電型半導体領域のチャネル領域と、前記チ
ャネル領域に接して前記ドレイン領域の一部に設けられ
た薄い不純物濃度の低濃度ドレイン領域と、前記チャネ
ル領域の上に設けれたゲート絶縁膜と、前記低濃度ドレ
イン領域の上に設けられた前記ゲート絶縁膜より厚い高
耐圧用絶縁膜と、前記ゲート絶縁膜及び前記高耐圧用絶
縁膜の上に設けられたゲート電極から成る高耐圧絶縁ゲ
ート型電界効果トランジスタと、電気信号を前記高濃度
ドレイン領域へ入力するためのデータ入力パッドにおい
て、前記データ入力パッドを多角形で設けて、前記多角
形のデータ入力パッドの外周に沿って前記高濃度ドレイ
ン領域を多角形で設け、前記高耐圧絶縁ゲート型電界効
果トランジスタを多方向で設けた。
に、本発明では、以下の手段とした。 （１）第１導電型の半導体領域表面に互いに間隔を置い
て設けられた第２導電型の高濃度ソース・ドレイン領域
と、前記高濃度ソース領域と前記高濃度ドレイン領域と
の間の第１導電型半導体領域のチャネル領域と、前記チ
ャネル領域に接して前記ドレイン領域の一部に設けられ
た薄い不純物濃度の低濃度ドレイン領域と、前記チャネ
ル領域の上に設けれたゲート絶縁膜と、前記低濃度ドレ
イン領域の上に設けられた前記ゲート絶縁膜より厚い高
耐圧用絶縁膜と、前記ゲート絶縁膜及び前記高耐圧用絶
縁膜の上に設けられたゲート電極から成る高耐圧絶縁ゲ
ート型電界効果トランジスタと、電気信号を前記高濃度
ドレイン領域へ入力するためのデータ入力パッドにおい
て、前記データ入力パッドを多角形で設けて、前記多角
形のデータ入力パッドの外周に沿って前記高濃度ドレイ
ン領域を多角形で設け、前記高耐圧絶縁ゲート型電界効
果トランジスタを多方向で設けた。
【０００７】（２）前記多角形のデータ入力パッドを四
角形で配置した。 （３）前記多角形のデータ入力パッドを八角形で配置し
た。 （４）前記八角形のデータ入力パッドの四辺に前記高濃
度ドレイン領域を四角形で設け、前記高耐圧絶縁ゲート
型電界効果トランジスタを四方向で形成した。 （５）前記多角形のデータ入力パッドにおいて前記高耐
圧絶縁ゲート型電界効果トランジスタのコーナー部に前
記高濃度ドレイン領域を設けていない。
角形で配置した。 （３）前記多角形のデータ入力パッドを八角形で配置し
た。 （４）前記八角形のデータ入力パッドの四辺に前記高濃
度ドレイン領域を四角形で設け、前記高耐圧絶縁ゲート
型電界効果トランジスタを四方向で形成した。 （５）前記多角形のデータ入力パッドにおいて前記高耐
圧絶縁ゲート型電界効果トランジスタのコーナー部に前
記高濃度ドレイン領域を設けていない。
【０００８】（６）前記四角形のデータ入力パッドにお
いて前記高耐圧絶縁ゲート型電界効果トランジスタのコ
ーナー部に前記高濃度ドレイン領域を設けていない。 （７）前記高濃度ドレイン領域を八角形で配置した八角
形のデータ入力パッドにおいて前記高耐圧絶縁ゲート型
電界効果トランジスタのコーナー部に前記高濃度ドレイ
ン領域を設けていない。
いて前記高耐圧絶縁ゲート型電界効果トランジスタのコ
ーナー部に前記高濃度ドレイン領域を設けていない。 （７）前記高濃度ドレイン領域を八角形で配置した八角
形のデータ入力パッドにおいて前記高耐圧絶縁ゲート型
電界効果トランジスタのコーナー部に前記高濃度ドレイ
ン領域を設けていない。
【０００９】（８）前記高濃度ドレイン領域を四角形で
配置した八角形のデータ入力パッドにおいて前記高耐圧
絶縁ゲート型電界効果トランジスタのコーナー部に前記
高濃度ドレイン領域を設けていない。 上記の手段をとることで、狭ピッチのパッドレイアウト
仕様においても、パッドとパッド間に高耐圧絶縁ゲート
型電界効果トランジスタをレイアウトできるようにな
り、又、入力パッドから高耐圧絶縁ゲート型電界効果ト
ランジスタのドレイン領域までの配線を不必要にしたた
め、チップ面積を縮小させるとともに、エレクトロマイ
グレーション不良を低減させる装置と製造方法を得るこ
とである。
配置した八角形のデータ入力パッドにおいて前記高耐圧
絶縁ゲート型電界効果トランジスタのコーナー部に前記
高濃度ドレイン領域を設けていない。 上記の手段をとることで、狭ピッチのパッドレイアウト
仕様においても、パッドとパッド間に高耐圧絶縁ゲート
型電界効果トランジスタをレイアウトできるようにな
り、又、入力パッドから高耐圧絶縁ゲート型電界効果ト
ランジスタのドレイン領域までの配線を不必要にしたた
め、チップ面積を縮小させるとともに、エレクトロマイ
グレーション不良を低減させる装置と製造方法を得るこ
とである。
【００１０】
【発明の実施の形態】発明の実施の形態を以下に実施例
を用いて説明する。以下に本発明の実施例を図面に基づ
いて説明する。図１、２、３、４、５、６に高耐圧絶縁
ゲート型電界効果トタンジスタと入力パッド配置のレイ
アウト構造を示し、図７に高耐圧絶縁ゲート型電界効果
トタンジスタとパッド配置の断面構造を示す。
を用いて説明する。以下に本発明の実施例を図面に基づ
いて説明する。図１、２、３、４、５、６に高耐圧絶縁
ゲート型電界効果トタンジスタと入力パッド配置のレイ
アウト構造を示し、図７に高耐圧絶縁ゲート型電界効果
トタンジスタとパッド配置の断面構造を示す。
【００１１】図７において、Ｐ型シリコン基盤１の表面
にＮ＋型ソース領域（２）、Ｎ＋型ドレイン領域（３）
を設け、Ｎ＋型ソース領域（２）とＮ＋ドレイン領域
（３）の間にチャネル領域（１４）が１μｍから１０μ
ｍ幅で設けられ、チャネル領域(１４)の上に１００から
５００オングストロームのシリコン酸化膜（ＳｉＯ2）
からなるゲート絶縁膜(４)を介して、多結晶シリコン膜
のゲート電極(６)が設けられている。チャネル領域（１
４）は１μｍから１０μｍ幅で実現できるが、次の１μ
ｍから４μｍ幅でも良い。さらに、１μｍから３μｍ幅
がもっとも最適値である。
にＮ＋型ソース領域（２）、Ｎ＋型ドレイン領域（３）
を設け、Ｎ＋型ソース領域（２）とＮ＋ドレイン領域
（３）の間にチャネル領域（１４）が１μｍから１０μ
ｍ幅で設けられ、チャネル領域(１４)の上に１００から
５００オングストロームのシリコン酸化膜（ＳｉＯ2）
からなるゲート絶縁膜(４)を介して、多結晶シリコン膜
のゲート電極(６)が設けられている。チャネル領域（１
４）は１μｍから１０μｍ幅で実現できるが、次の１μ
ｍから４μｍ幅でも良い。さらに、１μｍから３μｍ幅
がもっとも最適値である。
【００１２】シリコン酸化膜（ＳｉＯ2）からなるゲー
ト絶縁膜(４)は、１００から５００オングストロームの
厚さでも実現できるが、１００から３００オングストロ
ームの厚さでも良い。さらに１００から２００オングス
トロームの厚さがもっとも最適値である。又、Ｎ＋型ド
レイン領域(３)とチャネル領域(１４)の間に濃度の低い
低濃度Ｎ＋−型ドレイン領域（７）が１μｍから４μｍ
の幅で存在する。低濃度Ｎ＋−型ドレイン領域（７）は
１μｍから４μｍ幅で実現できるが、次の１μｍから３
μｍ幅でも良い。さらに、それは、１μｍから２μｍ幅
がもっとも最適値である。低濃度Ｎ＋ー型ドレイン領域
（７）の上には、フィールド絶縁膜(５)が４０００から
１００００オングストロームの厚さでもうけられる。フ
ィールド絶縁膜(５)は４０００から１００００オングス
トロームの厚さでも実現できるが、４０００から８００
０オングストロームの膜厚でも良い。さらに４０００か
ら６０００オングストロームの膜厚がもっとも最適値で
ある。
ト絶縁膜(４)は、１００から５００オングストロームの
厚さでも実現できるが、１００から３００オングストロ
ームの厚さでも良い。さらに１００から２００オングス
トロームの厚さがもっとも最適値である。又、Ｎ＋型ド
レイン領域(３)とチャネル領域(１４)の間に濃度の低い
低濃度Ｎ＋−型ドレイン領域（７）が１μｍから４μｍ
の幅で存在する。低濃度Ｎ＋−型ドレイン領域（７）は
１μｍから４μｍ幅で実現できるが、次の１μｍから３
μｍ幅でも良い。さらに、それは、１μｍから２μｍ幅
がもっとも最適値である。低濃度Ｎ＋ー型ドレイン領域
（７）の上には、フィールド絶縁膜(５)が４０００から
１００００オングストロームの厚さでもうけられる。フ
ィールド絶縁膜(５)は４０００から１００００オングス
トロームの厚さでも実現できるが、４０００から８００
０オングストロームの膜厚でも良い。さらに４０００か
ら６０００オングストロームの膜厚がもっとも最適値で
ある。
【００１３】又Ｎ＋型ドレイン領域（３）とＰ型シリコ
ン基盤（１）との耐圧を向上させるため、Ｎ＋型ドレイ
ン領域（３）の周囲りにＮ−型ＷＥＬＬ領域（８）を設
けてある。ドレインへの信号入力として入力パッド（１
１）を設け、入力パッド（１１）から従来技術にある配
線（１２）を通さずに直接Ｎ＋型ドレイン領域（３）に
ドレインコンタクト（１６）を通して接合せさている。
ソースの接地は、ソースコンタクト（１７）を通して、
接地配線（１３）を介して接地してある。入力パッド
（１１）及び接地配線（１３）は、ＡＬ−Ｓｉ膜４００
０から１５０００オングストロームで実現できるが、５
０００から１３０００オングストロームでも良い。さら
に８０００から１００００オングストロームの膜厚がも
っとも最適値である。
ン基盤（１）との耐圧を向上させるため、Ｎ＋型ドレイ
ン領域（３）の周囲りにＮ−型ＷＥＬＬ領域（８）を設
けてある。ドレインへの信号入力として入力パッド（１
１）を設け、入力パッド（１１）から従来技術にある配
線（１２）を通さずに直接Ｎ＋型ドレイン領域（３）に
ドレインコンタクト（１６）を通して接合せさている。
ソースの接地は、ソースコンタクト（１７）を通して、
接地配線（１３）を介して接地してある。入力パッド
（１１）及び接地配線（１３）は、ＡＬ−Ｓｉ膜４００
０から１５０００オングストロームで実現できるが、５
０００から１３０００オングストロームでも良い。さら
に８０００から１００００オングストロームの膜厚がも
っとも最適値である。
【００１４】また、ＡＬ−Ｓｉ膜の代用膜として、 Ａ
Ｌ−Ｓｉ−Ｃｕ膜を用いることもでき、 ＡＬ−Ｓｉ膜
及びＡＬ−Ｓｉ−Ｃｕ膜の下にバリア用の高融点金属
（２１）を用いることもできる。高融点金属としは、Ｔ
ｉ／ＴｉＮ， Ｔｉ／ＴｉｏＮ，／ＴｉＷが用いられ
る。尚、入力パッド（１１）、接地配線（１３）と多結
晶シリコン膜のゲート電極（６）の絶縁をはかるために
ＢＰＳＧ膜（１８）が５０００オングストロームから１
００００オングストロームで設けられ、デバイスを保護
するために、デバイスの最上膜に保護用のプラズマナイ
トライド膜（１９）が５０００オングストロームから１
５０００オングストロームで設けられている。ＢＰＳＧ
膜（１８）は５０００から１００００オングストローム
の厚さでも実現できるが、５０００から８０００オング
ストロームの膜厚でも良い。さらに４０００から６００
０オングストロームの膜厚がもっとも最適値である。
Ｌ−Ｓｉ−Ｃｕ膜を用いることもでき、 ＡＬ−Ｓｉ膜
及びＡＬ−Ｓｉ−Ｃｕ膜の下にバリア用の高融点金属
（２１）を用いることもできる。高融点金属としは、Ｔ
ｉ／ＴｉＮ， Ｔｉ／ＴｉｏＮ，／ＴｉＷが用いられ
る。尚、入力パッド（１１）、接地配線（１３）と多結
晶シリコン膜のゲート電極（６）の絶縁をはかるために
ＢＰＳＧ膜（１８）が５０００オングストロームから１
００００オングストロームで設けられ、デバイスを保護
するために、デバイスの最上膜に保護用のプラズマナイ
トライド膜（１９）が５０００オングストロームから１
５０００オングストロームで設けられている。ＢＰＳＧ
膜（１８）は５０００から１００００オングストローム
の厚さでも実現できるが、５０００から８０００オング
ストロームの膜厚でも良い。さらに４０００から６００
０オングストロームの膜厚がもっとも最適値である。
【００１５】また、ＢＰＳＧ膜（１８）の代用膜とし
て、ＮＳＧ／ＰＳＧ膜を用いることもできる。プラズマ
ナイトライド膜（１９）は５０００から１５０００オン
グストロームの厚さでも実現できるが、７０００から１
３０００オングストロームの膜厚でも良い。さらに８０
００から１２０００オングストロームの膜厚がもっとも
最適値である。ただし、入力パッド（１１）上部におい
ては、プラズマナイトライド膜（１９）が１μｍから５
０μｍのオーバーラップを残し、開口（２０）してあ
る。実装形態によるが、ボンディング使用の入力パッド
であれば、１μｍから５０μｍのオーバーラップによっ
ても実現できるが、次の１μｍから１０μｍのオーバー
ラップでも実現できチップ面積の縮小化ができる。
て、ＮＳＧ／ＰＳＧ膜を用いることもできる。プラズマ
ナイトライド膜（１９）は５０００から１５０００オン
グストロームの厚さでも実現できるが、７０００から１
３０００オングストロームの膜厚でも良い。さらに８０
００から１２０００オングストロームの膜厚がもっとも
最適値である。ただし、入力パッド（１１）上部におい
ては、プラズマナイトライド膜（１９）が１μｍから５
０μｍのオーバーラップを残し、開口（２０）してあ
る。実装形態によるが、ボンディング使用の入力パッド
であれば、１μｍから５０μｍのオーバーラップによっ
ても実現できるが、次の１μｍから１０μｍのオーバー
ラップでも実現できチップ面積の縮小化ができる。
【００１６】さらに、１μｍから５μｍのオーバーラッ
プがもっとも最適値であり、チップ面積の縮小化ができ
る。バンプ使用の入力パッドであれば、１０μｍから５
０μｍのオーバーラップでも実現できるが、次の１０μ
ｍから４０μｍのオーバーラップでも実現できチップ面
積の縮小化ができる。さらに１μｍから３０μｍのオー
バーラップがもっとも最適値であり、チップ面積の縮小
化ができる。尚図８、９、１０にバイポーラ耐圧を向上
させるために、Ｎ＋型ソース領域（２）に、Ｐ＋基板接
地領域（２１）を設ける場合もある。Ｐ＋基板接地領域
（２１）のＮ＋型ソース領域（２）内への設け方は、以
下の３種類がある。
プがもっとも最適値であり、チップ面積の縮小化ができ
る。バンプ使用の入力パッドであれば、１０μｍから５
０μｍのオーバーラップでも実現できるが、次の１０μ
ｍから４０μｍのオーバーラップでも実現できチップ面
積の縮小化ができる。さらに１μｍから３０μｍのオー
バーラップがもっとも最適値であり、チップ面積の縮小
化ができる。尚図８、９、１０にバイポーラ耐圧を向上
させるために、Ｎ＋型ソース領域（２）に、Ｐ＋基板接
地領域（２１）を設ける場合もある。Ｐ＋基板接地領域
（２１）のＮ＋型ソース領域（２）内への設け方は、以
下の３種類がある。
【００１７】図８は、Ｐ＋基板接地領域（２１）をチャ
ネル領域（１０）に接するように設け、１つ当たりの基
板接地領域（２１）は、１μｍから５μｍで設けられ、
基板接地領域（２１）の間隔は１０μｍから５０μｍ間
隔で、設けられている。図９は、Ｐ＋基板接地領域（２
１）をチャネル領域（１０）に接しないように設け、１
つ当たりの基板接地領域（２１）は、１μｍから５μｍ
で設けられ、基板接地領域（２１）の間隔は１０μｍか
ら５０μｍ間隔で、設けられている。
ネル領域（１０）に接するように設け、１つ当たりの基
板接地領域（２１）は、１μｍから５μｍで設けられ、
基板接地領域（２１）の間隔は１０μｍから５０μｍ間
隔で、設けられている。図９は、Ｐ＋基板接地領域（２
１）をチャネル領域（１０）に接しないように設け、１
つ当たりの基板接地領域（２１）は、１μｍから５μｍ
で設けられ、基板接地領域（２１）の間隔は１０μｍか
ら５０μｍ間隔で、設けられている。
【００１８】図１０は、Ｐ＋基板接地領域（２１）をチ
ャネル領域（１０）に接しないように１つの基板接地領
域（２１）で、設けられている。Ｎ＋−型とは、Ｎ型不
純物濃度が、Ｎ＋型で示した不純物濃度に比べて低く、
またＮ−型で示した不純物濃度より高い不純物濃度であ
ることを意味し、ここでは、Ｎ型不純物濃度が、Ｎ＋型
＞Ｎ＋−型＞Ｎ−型の関係で表される不純物濃度をＮ＋
−型と定義する。
ャネル領域（１０）に接しないように１つの基板接地領
域（２１）で、設けられている。Ｎ＋−型とは、Ｎ型不
純物濃度が、Ｎ＋型で示した不純物濃度に比べて低く、
またＮ−型で示した不純物濃度より高い不純物濃度であ
ることを意味し、ここでは、Ｎ型不純物濃度が、Ｎ＋型
＞Ｎ＋−型＞Ｎ−型の関係で表される不純物濃度をＮ＋
−型と定義する。
【００１９】高耐圧絶縁ゲート型電界効果トタンジスタ
のトータル的なＷ長幅１５は、１００μｍから５０００
μｍの間で用いらる。図１のレイアウトは、四角形の入
力パッドにおいて、四角形の入力パッドの外周に沿って
四方向の高耐圧絶縁ゲート型電界効果トタンジスタを配
置したレイアウトである。
のトータル的なＷ長幅１５は、１００μｍから５０００
μｍの間で用いらる。図１のレイアウトは、四角形の入
力パッドにおいて、四角形の入力パッドの外周に沿って
四方向の高耐圧絶縁ゲート型電界効果トタンジスタを配
置したレイアウトである。
【００２０】図２のレイアウトは、八角形の入力パッド
において、八角形の入力パッドの外周に沿って八方向の
高耐圧絶縁ゲート型電界効果トタンジスタを配置したレ
イアウトである。図３のレイアウトは、八角形の入力パ
ッドにおいて、四辺に沿って四方向の高耐圧絶縁ゲート
型電界効果トタンジスタを配置したレイアウトである。
において、八角形の入力パッドの外周に沿って八方向の
高耐圧絶縁ゲート型電界効果トタンジスタを配置したレ
イアウトである。図３のレイアウトは、八角形の入力パ
ッドにおいて、四辺に沿って四方向の高耐圧絶縁ゲート
型電界効果トタンジスタを配置したレイアウトである。
【００２１】図４のレイアウトは、四角形の入力パッド
において、四角形の入力パッドの外周に沿って四方向の
高耐圧絶縁ゲート型電界効果トタンジスタを配置したレ
イアウトであるが、高耐圧絶縁ゲート型電界効果トタン
ジスタのコーナー部において高濃度のドレイン領域を設
けていないレイアウトである。図５のレイアウトは、八
角形の入力パッドにおいて、八角形の入力パッドの外周
に沿って八方向の高耐圧絶縁ゲート型電界効果トタンジ
スタを配置したレイアウトであるが、高耐圧絶縁ゲート
型電界効果トタンジスタのコーナー部において高濃度の
ドレイン領域を設けていないレイアウトである。
において、四角形の入力パッドの外周に沿って四方向の
高耐圧絶縁ゲート型電界効果トタンジスタを配置したレ
イアウトであるが、高耐圧絶縁ゲート型電界効果トタン
ジスタのコーナー部において高濃度のドレイン領域を設
けていないレイアウトである。図５のレイアウトは、八
角形の入力パッドにおいて、八角形の入力パッドの外周
に沿って八方向の高耐圧絶縁ゲート型電界効果トタンジ
スタを配置したレイアウトであるが、高耐圧絶縁ゲート
型電界効果トタンジスタのコーナー部において高濃度の
ドレイン領域を設けていないレイアウトである。
【００２２】図６のレイアウトは、八角形の入力パッド
において、四辺に沿って四方向の高耐圧絶縁ゲート型電
界効果トタンジスタを配置したレイアウトであるが、高
耐圧絶縁ゲート型電界効果トタンジスタのコーナー部に
おいて高濃度のドレイン領域を設けていないレイアウト
である。。
において、四辺に沿って四方向の高耐圧絶縁ゲート型電
界効果トタンジスタを配置したレイアウトであるが、高
耐圧絶縁ゲート型電界効果トタンジスタのコーナー部に
おいて高濃度のドレイン領域を設けていないレイアウト
である。。
【００２３】
【発明の効果】この発明は、以上説明したように、櫛形
での高耐圧ＭＯＳトタンジスタ技術より、チップ面積を
縮小させるとともに、エレクトロマイグレーション不良
を低減させることが出来る。
での高耐圧ＭＯＳトタンジスタ技術より、チップ面積を
縮小させるとともに、エレクトロマイグレーション不良
を低減させることが出来る。
【図１】図１は、本発明の半導体装置の第一のレイアウ
ト図である。
ト図である。
【図２】図２は、本発明の半導体装置の第二のレイアウ
ト図である。
ト図である。
【図３】図３は、本発明の半導体装置の第三のレイアウ
ト図である。
ト図である。
【図４】図４は、本発明の半導体装置の第四のレイアウ
ト図である。
ト図である。
【図５】図５は、本発明の半導体装置の第五のレイアウ
ト図である。
ト図である。
【図６】図６は、本発明の半導体装置の第六のレイアウ
ト図である。
ト図である。
【図７】図７は、本発明の半導体装置の断面図である。
【図８】図８は、本発明の半導体装置の第七のレイアウ
ト図である。
ト図である。
【図９】図９は、本発明の半導体装置の第八のレイアウ
ト図である。
ト図である。
【図１０】図１０は、本発明の半導体装置の第九のレイ
アウト図である。
アウト図である。
【図１１】図１１は、従来の半導体装置のレイアウト図
である。
である。
【図１２】図１２は、従来の半導体装置の断面図であ
る。
る。
１ Ｐ型シリコン基板 ２ Ｎ＋型ソース領域 ３ Ｎ＋型ドレイン領域 ４ ゲート絶縁膜 ５ フィールド絶縁膜 ６ ゲート電極 ７ 低濃度ドレイン領域 ８ Ｎ−ＷＥＬＬ領域 ９ 基板接地領域 １０ 高耐圧絶縁ゲート型電界効果トランジスタ １１ 入力パッド １２ 配線 １３ 接地配線 １４ チャネル領域 １５ トータルＷ長幅 １６ ドレインコンタクト １７ ソースコンタクト １８ ＢＰＳＧ膜 １９ プラズマナイトライド膜 ２０ パッド開口部 ２１ 高融点金属
───────────────────────────────────────────────────── フロントページの続き (72)発明者 母家 靖弘 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 橘田 達也 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 (72)発明者 金久保 圭秀 千葉県千葉市美浜区中瀬１丁目８番地 セ イコーインスツルメンツ株式会社内 Ｆターム(参考） 5F040 DA00 DB01 DC01 EB20 EC07 EC19 ED09 EF02 EF18 EH01 EH02 EJ03 EJ08 EK01
Claims (8)
- 【請求項１】 第１導電型の半導体領域表面に互いに間
隔を置いて設けられた第２導電型の高濃度ソース・ドレ
イン領域と、前記高濃度ソース領域と前記高濃度ドレイ
ン領域との間の第１導電型半導体領域のチャネル領域
と、前記チャネル領域に接して前記ドレイン領域の一部
に設けられた薄い不純物濃度の低濃度ドレイン領域と、
前記チャネル領域の上に設けれたゲート絶縁膜と、前記
低濃度ドレイン領域の上に設けられた前記ゲート絶縁膜
より厚い高耐圧用絶縁膜と、前記ゲート絶縁膜及び前記
高耐圧用絶縁膜の上に設けられたゲート電極から成る高
耐圧絶縁ゲート型電界効果トランジスタと、電気信号を
前記高濃度ドレイン領域へ入力するためのデータ入力パ
ッドにおいて、前記データ入力パッドを多角形で設け
て、前記多角形のデータ入力パッドの外周に沿って前記
高濃度ドレイン領域を多角形で設け、前記高耐圧絶縁ゲ
ート型電界効果トランジスタを多方向で設けることを特
徴とする半導体装置。 - 【請求項２】 前記多角形のデータ入力パッドを四角形
で配置した請求項１記載の半導体装置。 - 【請求項３】 前記多角形のデータ入力パッドを八角形
で配置した請求項１記載の半導体装置。 - 【請求項４】 前記八角形のデータ入力パッドの四辺に
前記高濃度ドレイン領域を四角形で設け、前記高耐圧絶
縁ゲート型電界効果トランジスタを四方向で形成した請
求項１記載の半導体装置。 - 【請求項５】 前記多角形のデータ入力パッドにおいて
前記高耐圧絶縁ゲート型電界効果トランジスタのコーナ
ー部に前記高濃度ドレイン領域を設けていない請求項１
記載の半導体装置。 - 【請求項６】 前記多角形のデータ入力パッドを四角形
で配置した請求項５記載の半導体装置。 - 【請求項７】 前記多角形のデータ入力パッドを八角形
で配置した請求項５記載の半導体装置。 - 【請求項８】 前記八角形のデータ入力パッドの四辺に
前記高濃度ドレイン領域を四角形で設け、前記高耐圧絶
縁ゲート型電界効果トランジスタを四方向で形成した請
求項５記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19186298A JP2000022138A (ja) | 1998-07-07 | 1998-07-07 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19186298A JP2000022138A (ja) | 1998-07-07 | 1998-07-07 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000022138A true JP2000022138A (ja) | 2000-01-21 |
Family
ID=16281741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19186298A Pending JP2000022138A (ja) | 1998-07-07 | 1998-07-07 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000022138A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042038A (ja) * | 2006-08-08 | 2008-02-21 | Renesas Technology Corp | 電子装置および半導体装置 |
| JP2014107281A (ja) * | 2012-11-22 | 2014-06-09 | Seiko Instruments Inc | 半導体装置 |
-
1998
- 1998-07-07 JP JP19186298A patent/JP2000022138A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008042038A (ja) * | 2006-08-08 | 2008-02-21 | Renesas Technology Corp | 電子装置および半導体装置 |
| JP2014107281A (ja) * | 2012-11-22 | 2014-06-09 | Seiko Instruments Inc | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Effective date: 20040302 Free format text: JAPANESE INTERMEDIATE CODE: A7421 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041105 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20060905 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061102 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070213 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20070412 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070703 |