JP6356337B2 - 半導体装置および複合型半導体装置 - Google Patents

半導体装置および複合型半導体装置 Download PDF

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Description

本発明は、複数のノーマリーオフ型電界効果トランジスタまたは複数のノーマリーオン型電界効果トランジスタを備えた半導体装置と、ノーマリーオン型電界効果トランジスタおよび複数のノーマリーオフ型電界効果トランジスタを備えた複合型半導体装置に関する。
現在の半導体装置において主に使用されているＳｉ（シリコン）系の電界効果トランジスタはノーマリーオフ型である。ノーマリーオフ型電界効果トランジスタは、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧を印加した場合に導通し、ゲート電極（Ｇ）とソース電極（Ｓ）との間に正電圧が印加されていない場合に非導通になるトランジスタである。このノーマリーオフ型電界効果トランジスタの実現方法の一つとして、横方向２重拡散ＭＯＳ電界効果トランジスタ（LDMOSFET：The Lateral Double-Diffused MOS field effect transistor）がある。この横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極（Ｓ）とドレイン電極（Ｄ）が半導体基板の同じ面に形成される特徴と、さらに、ソース電極（Ｓ）から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるという特徴がある。
一方、高耐圧、低損失、高速スイッチングおよび高温動作などの特徴を有するために実用化の研究が進められているＧａＮなどのＩＩＩ−Ｎ系の電界効果トランジスタは、ノーマリーオン型である。ノーマリーオン型電界効果トランジスタは、負のしきい値電圧を有し、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも低い場合に非導通になり、ゲート電極（Ｇ）とソース電極（Ｓ）との間の電圧がしきい値電圧よりも高い場合に導通する。このようなノーマリーオン型の電界効果トランジスタを半導体装置において使用すると、従来のゲート駆動回路を使用できないことなどの様々な問題が発生する。
そこで、下記特許文献１には、ノーマリーオン型の電界効果トランジスタとノーマリーオフ型の電界効果トランジスタを直列接続して、ノーマリーオフ型の複合型半導体装置を構成することが提案されている。また、下記特許文献２には、ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧が高くなって上記ノーマリーオフ型の電界効果トランジスタが破壊されるのを防止するため、上記ノーマリーオフ型の電界効果トランジスタのドレイン電極（Ｄ）とソース電極（Ｓ）間にツェナーダイオードを接続し、ドレイン電極（Ｄ）とソース電極（Ｓ）間の電圧を上記ノーマリーオフ型の電界効果トランジスタの耐圧以下に制限する方法が提案されている。
日本国公開特許公報「特開２００６−１５８１８５号公報（２００６年６月１５日公開）」 日本国公開特許公報「特開２００６−３２４８３９号公報（２００６年１１月３０日公開）」
しかしながら、上述した従来のノーマリーオフ型の複合型半導体装置に備えられたノーマリーオフ型の電界効果トランジスタ（半導体装置）は、フィンガーと呼ばれる小さな電界効果トランジスタの集合体で構成される場合が多い。この各々のフィンガーのゲート電極（Ｇ）は、上記ノーマリーオフ型の電界効果トランジスタのゲート端子からメタル配線で接続される。したがって、上記ノーマリーオフ型の電界効果トランジスタのゲート端子の近くに配置されたフィンガーのゲート電極に伝達されるゲート信号に比べ、上記ノーマリーオフ型の電界効果トランジスタのゲート端子のある辺と反対側に配置されたフィンガーのゲート電極に伝達されるゲート信号は大きく遅れることとなる。これが原因で複合型半導体装置の応答性能の低下が生じていた。
一方で、ノーマリーオン型の電界効果トランジスタ（半導体装置）が、フィンガーと呼ばれる小さな電界効果トランジスタの集合体で構成されている場合も考えられ、この場合においても上述した問題が生じ得る。特に、ＧａＮなどのＩＩＩ−Ｎ系やＳｉＣなどのノーマリーオン型の電界効果トランジスタは、Ｓｉ系のノーマリーオフ型の電界効果トランジスタに比べて高耐圧であり低オン抵抗であるとともに高速に動作する性質があり、ノーマリーオン型の電界効果トランジスタの応答性能が劣る場合、その高速応答性能に制限を加えるものとなっていた。
本発明の目的は、応答性能を改善した半導体装置を提供することにある。
本発明の半導体装置は、上記課題を解決するために、ノーマリーオフまたは、ノーマリーオン型電界効果トランジスタを複数含み、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置であって、上記電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備え、上記電界効果トランジスタの各々は、上記ゲート端子から順に遠くなるように配置されブロックを形成し、上記ツェナーダイオードよりも上記ブロックが上記ゲート端子の近くに配置されていることを特徴としている。
上記構成によれば、上記ツェナーダイオードよりも配線抵抗の影響が大きい複数の電界効果トランジスタが上記ゲート端子の近くに配置されている。したがって、上記ゲート端子から供給される信号の上記電界効果トランジスタの各々のゲート電極への伝達遅延を抑制することができ、応答性能を改善した半導体装置を実現できる。
本発明の一態様によれば、応答性能を改善した半導体装置を実現できる。
本発明の一実施形態に係るノーマリーオフ型の横型電界効果トランジスタの概略構成を示す回路図である。 図１に図示した横型電界効果トランジスタの動作を評価する評価回路の概略構成を示す回路図である。 図１に図示した横型電界効果トランジスタの動作タイミングを示す図である。 図１に図示した横型電界効果トランジスタをゲート端子が形成されている面方向から見た図である。 本発明の他の一実施形態に係るノーマリーオン型横型電界効果トランジスタの概略構成を示す回路図である。 図５に図示した横型電界効果トランジスタの動作タイミングを示す図である。 図１に図示したノーマリーオフ型の横型電界効果トランジスタと、ノーマリーオン型電界効果トランジスタとを備えた本発明のさらに他の一実施形態に係る複合型半導体装置の概略構成を示す回路図である。 図７に図示した複合型半導体装置をパッケージ処理した複合型半導体装置の概略構成を示す図である。
以下、図面に基づいて本発明の実施の形態について詳しく説明する。ただし、この実施の形態に記載されている構成の寸法、材質、形状、相対配置、加工法などはあくまで一実施形態に過ぎず、これらによってこの発明の範囲が限定解釈されるべきではない。さらに図面は模式的なものであり、寸法の比率、形状は現実のものとは異なる。
本発明の実施の形態を図１〜図８に基づいて説明すれば以下のとおりである。
〔実施の形態１〕
以下、本発明の一実施形態について、図１〜図４に基づいて説明する。
図１は、ノーマリーオフ型横型電界効果トランジスタ２０の概略構成を示す回路図である。
図示されているように、ノーマリーオフ型の横型電界効果トランジスタ２０（半導体装置）は、ｎ個（ｎは２以上の整数である）の小さな電界効果トランジスタである１番目〜ｎ番目のフィンガー１・２・３・・・４と、ツェナーダイオード５と、ドレイン端子６と、ゲート端子７と、ソース端子８と、配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）と、を含む。
（フィンガー）
１番目〜ｎ番目のフィンガー１・２・３・・・４の各々は、横型電界効果トランジスタ２０がノーマリーオフ型であるため、ノーマリーオフ型の小さな電界効果トランジスタであり、ゲート電極（Ｇ）と、ドレイン電極（Ｄ）と、ソース電極（Ｓ）とを備えている。横型電界効果トランジスタ２０は、このフィンガーと呼ばれる小さな電界効果トランジスタの集合体（ブロック）を備えている。なお、フィンガーの個数ｎは、電流容量によって数千〜数万であり、数千〜数万個のフィンガーの集合体（ブロック）を構成するのが一般的である。
なお、１番目〜ｎ番目のフィンガー１・２・３・・・４のソース電極（Ｓ）は、後述するように裏面に配されたソース端子８と接続する必要がある。したがって、１番目〜ｎ番目のフィンガー１・２・３・・・４は横方向２重拡散ＭＯＳ電界効果トランジスタの構造を有することが好ましい。横方向２重拡散ＭＯＳ電界効果トランジスタは、ソース電極とドレイン電極が半導体基板の同じ面に形成される特徴があるが、さらにソース電極から半導体の中を貫通するトレンチによって半導体裏面にある電極に接続させることが可能であるからである。
（ノーマリーオフ型の横型電界効果トランジスタのゲート端子）
ノーマリーオフ型の横型電界効果トランジスタ２０のゲート端子７は、１番目〜ｎ番目のフィンガー１・２・３・・・４のゲート電極（Ｇ）に接続される。ゲート端子７と１番目のフィンガー１のゲート電極（Ｇ）との配線には第１配線抵抗９が存在し、ゲート端子７と２番目のフィンガー２のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０とが直列に存在し、ゲート端子７と３番目のフィンガー３のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０と第３配線抵抗１１とが直列に存在し、ゲート端子７とｎ番目のフィンガー４のゲート電極（Ｇ）との配線にはｎ個の第１〜第ｎ配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）が直列に存在する。
（ノーマリーオフ型の横型電界効果トランジスタのドレイン端子およびソース端子）
１番目〜ｎ番目のフィンガー１・２・３・・・４のドレイン電極（Ｄ）は、ノーマリーオフ型の横型電界効果トランジスタ２０のドレイン端子６に接続される。一方、１番目〜ｎ番目のフィンガー１・２・３・・・４のソース電極（Ｓ）は、ノーマリーオフ型の横型電界効果トランジスタ２０のソース端子８に接続される。
（ツェナーダイオード）
ノーマリーオフ型の横型電界効果トランジスタ２０には、その耐圧以上の電圧が印加される場合があり、このような場合においてブレイクダウンを防ぐために、ノーマリーオフ型の横型電界効果トランジスタ２０はツェナーダイオード５を備えている。ツェナーダイオード５のアノード電極（Ａ）はソース端子８に接続されており、カソード電極（Ｃ）はドレイン端子６に接続されている。ツェナーダイオード５は、上述した配線抵抗の影響が小さいため、ゲート端子７から１番目〜ｎ番目のフィンガー１・２・３・・・４よりも遠くに配置されている。すなわち、ツェナーダイオード５よりも１番目〜ｎ番目のフィンガー１・２・３・・・４がゲート端子７の近くに配置されている。
以下、図２および図３に基づいて、ノーマリーオフ型の横型電界効果トランジスタ２０の動作について説明する。
（評価回路）
図２は、図１に図示したノーマリーオフ型の横型電界効果トランジスタ２０の動作を評価する評価回路の概略構成を示す回路図である。
図示されているように、評価回路は、横型電界効果トランジスタ２０と、パルスジェネレータ１３と、終端抵抗１４と、負荷抵抗１５と、電源１６とを含む。パルスジェネレータ１３の一方の端は接地されており、パルスジェネレータ１３の他方の端は、一端が接地された終端抵抗１４のもう一方の端に接続されているとともに、横型電界効果トランジスタ２０ゲート端子７に接続されている。横型電界効果トランジスタ２０のドレイン端子６は、負荷抵抗１５の一端に接続され、負荷抵抗１５のもう一方の端は−端子が接地された電源１６の＋端子に接続されている。横型電界効果トランジスタ２０のソース端子８は、接地されている。
（ノーマリーオフ型の横型電界効果トランジスタの動作について）
図３は、図１に図示した横型電界効果トランジスタ２０の動作タイミングを示す図である。
図３に図示されている各電圧は、図１に図示した横型電界効果トランジスタ２０の各部分の電圧変化を示したものである。Ｖ（ゲート端子）は横型電界効果トランジスタ２０のゲート端子７の電圧を、Ｖ（点Ａ）は図１中の点Ａの電圧を、Ｖ（点Ｂ）は図１中の点Ｂの電圧を、Ｖ（点Ｃ）は図１中の点Ｃの電圧を、Ｖ（点Ｄ）は図１中の点Ｄの電圧を、Ｖ（ドレイン端子）は横型電界効果トランジスタ２０のドレイン端子６の電圧を、それぞれ示している。
Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ２０がオンとなるゲート電圧以上の電圧（ハイレベル）が入力されると、先ず、Ｖ（点Ａ）に図示されているように、第１配線抵抗９の影響で遅れて、ゲート端子７にもっとも近い１番目のフィンガー１がオンとなるゲート電圧以上の電圧（ハイレベル）がフィンガー１のゲート電極（Ｇ）に入力されることとなる。１番目のフィンガー１がオンになると、横型電界効果トランジスタ２０に電流が流れるため、それがＶ（ドレイン端子）に現れ、１番目のフィンガー１がオンになるタイミングでＶ（ドレイン端子）はハイレベルからローレベルに変化する。そして、Ｖ（点Ｂ）に図示されているように、第２配線抵抗１０が足される影響でさらに遅れて２番目のフィンガー２がオンとなるゲート電圧以上の電圧（ハイレベル）が２番目のフィンガー２のゲート電極（Ｇ）に入力されることとなる。２番目のフィンガー２がオンになると、横型電界効果トランジスタ２０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、２番目のフィンガー２がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。それから、Ｖ（点Ｃ）に図示されているように、第２配線抵抗１０と第３配線抵抗１１が足される影響でさらに遅れて３番目のフィンガー３がオンとなるゲート電圧以上の電圧（ハイレベル）が３番目のフィンガー３のゲート電極（Ｇ）に入力されることとなる。３番目のフィンガー３がオンになると、横型電界効果トランジスタ２０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、３番目のフィンガー３がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。最後に、Ｖ（点Ｄ）に図示されているように、第２〜第ｎ配線抵抗（１０・１１・・・１２）が足される影響でさらに遅れてｎ番目のフィンガー４がオンとなるゲート電圧以上の電圧（ハイレベル）がｎ番目のフィンガー４のゲート電極（Ｇ）に入力されることとなる。ｎ番目のフィンガー４がオンになると、横型電界効果トランジスタ２０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、ｎ番目のフィンガー４がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。
Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ２０がオンとなるゲート電圧以上の電圧（ハイレベル）が一定期間入力された後、ローレベルに戻ると、Ｖ（点Ａ）に図示されているように、第１配線抵抗９の影響で遅れて、１番目のフィンガー１はオフとなるが、その電流の変化はまだ他のフィンガー２・３・・・４がオンしているためＶ（ドレイン端子）には現れない。時間の経過とともに同じく配線抵抗の影響で遅れて２番目のフィンガー２および３番目のフィンガー３が順にオフとなっていくが、ｎ番目のフィンガー４がオフとなるまでＶ（ドレイン端子）はローレベルを維持し、ｎ番目のフィンガー４がオフとなるタイミングでＶ（ドレイン端子）はハイレベルとなる。
図示されているように、横型電界効果トランジスタ２０においては、配線抵抗の影響によりオンの遅延時間（Ｖ（ゲート端子）がハイレベルになったタイミングからＶ（ドレイン端子）がローレベルになるタイミングまでの時間）に比べて、オフの遅延時間（Ｖ（ゲート端子）がローレベルになったタイミングからＶ（ドレイン端子）がハイレベルになるタイミングまでの時間）がより大きくなる傾向にある。
フィンガーが数千〜数万で構成される一般的な横型電界効果トランジスタでは配線抵抗の低減がオフの遅延時間の低減のためには必要であり、格段に配線抵抗の高い特定のフィンガーへの電流集中により、特定のフィンガーが破壊しないような対策が必要である。
そこで、本実施の形態の横型電界効果トランジスタ２０においては、ツェナーダイオード５よりも１番目〜ｎ番目のフィンガー１・２・３・・・４がゲート端子７の近くに配置された構成を用いている。上記構成によれば、ゲート端子７とゲート端子７から最も遠くにあるｎ番目のフィンガー４のゲート電極（Ｇ）との配線に直列に存在する配線抵抗の増加を抑制できるとともに、１番目〜ｎ番目のフィンガー１・２・３・・・４の配置上、格段に配線抵抗の高いフィンガーは生成されない。したがって、横型電界効果トランジスタ２０においては、従来に比べ、オフの遅延時間を低減できるとともに、特定のフィンガーの破壊が生じ難くなっている。
（横型電界効果トランジスタの配置）
図４は、図１に図示した横型電界効果トランジスタ２０をゲート端子７が形成されている面方向から見た図である。
図示されているように、横型電界効果トランジスタ２０は、１番目〜ｎ番目のフィンガー１・２・３・・・４の集合体、すなわち、１番目〜ｎ番目のフィンガー１・２・３・・・４が配置されたブロック１７と、ツェナーダイオード５と、ドレイン端子６と、ゲート端子７と、裏面に配されている図示していないソース端子とを備えている。
ブロック１７においては、１番目〜ｎ番目のフィンガー１・２・３・・・４の各々は、ゲート端子７から順に遠くなるように配置されている。
ツェナーダイオード５は配線抵抗の影響が小さいため、ゲート端子７から一番遠くに配置されている。このような配置とすることで、配線抵抗の影響の影響が大きい１番目〜ｎ番目のフィンガー１・２・３・・・４を出来るだけゲート端子７に近い方に配置することができ、オフの遅延時間を低減することが可能となる。
本実施の形態の横型電界効果トランジスタ２０はノーマリーオフ型であるため、一般的なＳｉ系の電界効果トランジスタのパッケージのピン配置に従う場合が多い。このようなパッケージ化された半導体装置においては、ゲート端子、ドレイン端子、ソース端子の順に端子が並んでおり、横型電界効果トランジスタのチップ上のゲート端子もチップの短辺のー端にワイヤー配線がされることが多い。この場合もゲート端子のあるチップの短辺の反対側の端にツェナーダイオードを配置することによってオフの遅延時間を低減することが可能となる（後述する図８参照）。
なお、本実施の形態においては、横型電界効果トランジスタを例に挙げて説明を行ったが、本発明は横型電界効果トランジスタのみならず電界効果トランジスタ全般に適用可能である。また、パワーデバイス（耐圧が高く、電流が大きい）である電界効果トランジスタは、ノーマリーオフ型およびノーマリーオン型共にフィンガー構造を有するので、本発明はノーマリーオフ型のみならずノーマリーオン型の横型電界効果トランジスタにも適用可能である。
〔実施の形態２〕
次に、図５および図６に基づいて、本発明の実施の形態２について説明する。本実施の形態においては、横型電界効果トランジスタ３０がノーマリーオン型である点において実施の形態１とは異なり、その他については実施の形態１において説明したとおりである。説明の便宜上、実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図５は、ノーマリーオン型横型電界効果トランジスタ３０の概略構成を示す回路図である。
図示されているように、ノーマリーオン型横型電界効果トランジスタ３０（半導体装置）は、ｎ個（ｎは２以上の整数である）の小さな電界効果トランジスタである１番目〜ｎ番目のフィンガー２１・２２・２３・・・２４と、ツェナーダイオード５と、ドレイン端子６と、ゲート端子７と、ソース端子８と、配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）と、を含む。
（フィンガー）
１番目〜ｎ番目のフィンガー２１・２２・２３・・・２４の各々は、横型電界効果トランジスタ３０がノーマリーオン型であるため、ノーマリーオン型の小さな電界効果トランジスタであり、ゲート電極（Ｇ）と、ドレイン電極（Ｄ）と、ソース電極（Ｓ）とを備えている。
（ノーマリーオン型の横型電界効果トランジスタのゲート端子）
ノーマリーオン型の横型電界効果トランジスタ３０のゲート端子７は、１番目〜ｎ番目のフィンガー２１・２２・２３・・・２４のゲート電極（Ｇ）に接続される。ゲート端子７と１番目のフィンガー２１のゲート電極（Ｇ）との配線には第１配線抵抗９が存在し、ゲート端子７と２番目のフィンガー２２のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０とが直列に存在し、ゲート端子７と３番目のフィンガー２３のゲート電極（Ｇ）との配線には第１配線抵抗９と第２配線抵抗１０と第３配線抵抗１１とが直列に存在し、ゲート端子７とｎ番目のフィンガー２４のゲート電極（Ｇ）との配線にはｎ個の第１〜第ｎ配線抵抗（第１配線抵抗９・第２配線抵抗１０・第３配線抵抗１１・・・第ｎ配線抵抗１２）が直列に存在する。
（ノーマリーオン型の横型電界効果トランジスタのドレイン端子およびソース端子）
１番目〜ｎ番目のフィンガー２１・２２・２３・・・２４のドレイン電極（Ｄ）は、ノーマリーオン型の横型電界効果トランジスタ３０のドレイン端子６に接続される。一方、１番目〜ｎ番目のフィンガー２１・２２・２３・・・２４のソース電極（Ｓ）は、ノーマリーオン型の横型電界効果トランジスタ３０のソース端子８に接続される。
（ノーマリーオン型の横型電界効果トランジスタの動作について）
図６は、図５に図示した横型電界効果トランジスタ３０の動作タイミングを示す図である。
図６に図示されている各電圧は、図５に図示した横型電界効果トランジスタ３０の各部分の電圧変化を示したものである。Ｖ（ゲート端子）は横型電界効果トランジスタ３０のゲート端子７の電圧を、Ｖ（点Ｅ）は図５中の点Ｅの電圧を、Ｖ（点Ｆ）は図５中の点Ｆの電圧を、Ｖ（点Ｇ）は図５中の点Ｇの電圧を、Ｖ（点Ｈ）は図５中の点Ｈの電圧を、Ｖ（ドレイン端子）は横型電界効果トランジスタ３０のドレイン端子６の電圧を、それぞれ示している。
なお、横型電界効果トランジスタ３０はノーマリーオン型であるため、横型電界効果トランジスタ３０はＶ（ゲート端子）が接地電位（０Ｖ）でもオンとなり、オフにするためには、Ｖ（ゲート端子）が負電位（負電圧）となる必要がある。
Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ３０がオンとなるゲート電圧以上の電圧（接地電位）が入力されると、先ず、Ｖ（点Ｅ）に図示されているように、第１配線抵抗９の影響で遅れて、ゲート端子７にもっとも近い１番目のフィンガー２１がオンとなるゲート電圧以上の電圧（接地電位）がフィンガー２１のゲート電極（Ｇ）に入力されることとなる。１番目のフィンガー２１がオンになると、横型電界効果トランジスタ３０に電流が流れるため、それがＶ（ドレイン端子）に現れ、１番目のフィンガー２１がオンになるタイミングでＶ（ドレイン端子）はハイレベルからローレベルに変化する。そして、Ｖ（点Ｆ）に図示されているように、第２配線抵抗１０が足される影響でさらに遅れて２番目のフィンガー２２がオンとなるゲート電圧以上の電圧（接地電位）が２番目のフィンガー２２のゲート電極（Ｇ）に入力されることとなる。２番目のフィンガー２２がオンになると、横型電界効果トランジスタ３０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、２番目のフィンガー２２がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。それから、Ｖ（点Ｇ）に図示されているように、第２配線抵抗１０と第３配線抵抗１１が足される影響でさらに遅れて３番目のフィンガー２３がオンとなるゲート電圧以上の電圧（接地電位）が３番目のフィンガー２３のゲート電極（Ｇ）に入力されることとなる。３番目のフィンガー２３がオンになると、横型電界効果トランジスタ３０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、３番目のフィンガー２３がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。最後に、Ｖ（点Ｈ）に図示されているように、第２〜第ｎ配線抵抗（１０・１１・・・１２）が足される影響でさらに遅れてｎ番目のフィンガー２４がオンとなるゲート電圧以上の電圧（接地電位）がｎ番目のフィンガー２４のゲート電極（Ｇ）に入力されることとなる。ｎ番目のフィンガー２４がオンになると、横型電界効果トランジスタ３０に電流が流れることとなるが、Ｖ（ドレイン端子）は既にハイレベルからローレベルに変化しているため、ｎ番目のフィンガー２４がオンになるタイミングにおいては、Ｖ（ドレイン端子）には電圧の変化は現れず、ローレベルが維持される。
Ｖ（ゲート端子）に図示されているように、ゲート端子７に横型電界効果トランジスタ３０がオンとなるゲート電圧以上の電圧（接地電位）が一定期間入力された後、ローレベルである負電位（負電圧）に戻ると、Ｖ（点Ｅ）に図示されているように、第１配線抵抗９の影響で遅れて、１番目のフィンガー２１はオフとなるが、その電流の変化はまだ他のフィンガー２２・２３・・・２４がオンしているためＶ（ドレイン端子）には現れない。時間の経過とともに同じく配線抵抗の影響で遅れて２番目のフィンガー２２および３番目のフィンガー２３が順にオフとなっていくが、ｎ番目のフィンガー２４がオフとなるまでＶ（ドレイン端子）はローレベルを維持し、ｎ番目のフィンガー２４がオフとなるタイミングでＶ（ドレイン端子）はハイレベルとなる。
図示されているように、ノーマリーオン型の横型電界効果トランジスタ３０においては、ノーマリーオフ型の横型電界効果トランジスタ２０同様に、配線抵抗の影響によりオンの遅延時間に比べて、オフの遅延時間がより大きくなる傾向にある。
本実施の形態の横型電界効果トランジスタ３０においては、ツェナーダイオード５よりも１番目〜ｎ番目のフィンガー２１・２２・２３・・・２４がゲート端子７の近くに配置された構成を用いている。上記構成によれば、ゲート端子７とゲート端子７から最も遠くにあるｎ番目のフィンガー２４のゲート電極（Ｇ）との配線に直列に存在する配線抵抗の増加を抑制できるとともに、１番目〜ｎ番目のフィンガー２１・２２・２３・・・２４の配置上、格段に配線抵抗の高いフィンガーは生成されない。したがって、横型電界効果トランジスタ３０においては、従来に比べ、オフの遅延時間を低減できるとともに、特定のフィンガーの破壊が生じ難くなっている。
〔実施の形態３〕
次に、図７に基づいて、本発明の実施の形態３について説明する。本実施の形態においては、複合型半導体装置４０は、ノーマリーオフ型の横型電界効果トランジスタ２０と、ノーマリーオン型電界効果トランジスタ３１とを備えている点において実施の形態１とは異なり、その他については実施の形態１において説明したとおりである。説明の便宜上、実施の形態１の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図７は、複合型半導体装置４０の概略構成を示す回路図である。
図示されているように、複合型半導体装置４０は、ノーマリーオフ型の横型電界効果トランジスタ２０と、ノーマリーオン型電界効果トランジスタ３１と、ドレイン端子３２と、ゲート端子３３と、ソース端子３４とを備えている。
ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）は複合型半導体装置４０のドレイン端子３２に、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）は複合型半導体装置４０のソース端子３４に、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は、横型電界効果トランジスタ２０のドレイン端子６に、それぞれ接続されている。
そして、横型電界効果トランジスタ２０のゲート端子７は複合型半導体装置４０のゲート端子３３に、横型電界効果トランジスタ２０のソース端子８は複合型半導体装置４０のソース端子３４に、それぞれ接続されている。
複合型半導体装置４０では、耐圧制御はノーマリーオン型電界効果トランジスタ３１で行い、電流制御はノーマリーオフ型の電界効果トランジスタ、具体的には、ノーマリーオフ型の横型電界効果トランジスタ２０で行うため、横型電界効果トランジスタ２０のオフの遅延時間は、複合型半導体装置４０でのオフの遅延時間を決定する最大の要因となる。
横型電界効果トランジスタ２０においては、ツェナーダイオード５よりも１番目〜ｎ番目のフィンガー１・２・３・・・４がゲート端子７の近くに配置された構成を用いているので、ゲート端子７とゲート端子７から最も遠くにあるｎ番目のフィンガー４のゲート電極（Ｇ）との配線に直列に存在する配線抵抗の増加を抑制できる。したがって、従来に比べ、オフの遅延時間を低減できる横型電界効果トランジスタ２０を用いているので、複合型半導体装置４０のオフの遅延時間を低減することが可能となる。
〔実施の形態４〕
次に、図８に基づいて、本発明の実施の形態４について説明する。本実施の形態においては、複合型半導体装置５０がパッケージ化された複合型半導体装置である点において実施の形態３とは異なり、その他については実施の形態３において説明したとおりである。説明の便宜上、実施の形態３の図面に示した部材と同じ機能を有する部材については、同じ符号を付し、その説明を省略する。
図８は、複合型半導体装置５０の概略構成を示す図である。
図示されているように、複合型半導体装置５０に備えられたダイパッド４１上には、Ｓｉ系の基板上に形成されたノーマリーオフ型の横型電界効果トランジスタ２０と、ＧａＮなどのＩＩＩ−Ｎ系の基板上に形成されたノーマリーオン型電界効果トランジスタ３１とが、ダイボンドされている。
ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とその一端が複合型半導体装置５０のソース端子３４であるダイパッド４１とは第１ワイヤー４５で接続され、横型電界効果トランジスタ２０のゲート端子７と複合型半導体装置５０のゲート端子３３とは第２ワイヤー４６で接続され、横型電界効果トランジスタ２０のドレイン端子６とノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）とは第３ワイヤー４７で接続され、ノーマリーオン型電界効果トランジスタ３１のドレイン電極（Ｄ）と複合型半導体装置５０のドレイン端子３２とは第４ワイヤー４８で接続され、図示されてない横型電界効果トランジスタ２０のソース端子６はチップ裏面の電極にトレンチによって接続されることによってダイパッド４１と接続されている。
ドレイン端子３２、ゲート端子３３およびソース端子３４の３端子の一部をパッケージ４９で封止して複合型半導体装置５０は構成される。
なお、ノーマリーオン型電界効果トランジスタ３１に流れる電流は、第３ワイヤー４７と第４ワイヤー４８とを流れるため、ノーマリーオン型電界効果トランジスタ３１の裏面は主にチップを固定するために使用され、ダイパッド４１と導電性の材料で固定されるが、ダイパッド４１と絶縁物で固定されてもよい。
また、ＧａＮなどのＩＩＩ−Ｎ系の基板上に形成されたノーマリーオン型電界効果トランジスタ３１は、Ｓｉ系の基板上に形成されたノーマリーオフ型の横型電界効果トランジスタ２０に比べて面積当たりのオン抵抗が低いので、２つの電界効果トランジスタが同じサイズである場合、ノーマリーオフ型の横型電界効果トランジスタ２０に比べてより大きな電流を流すことが可能である。
ノーマリーオン型電界効果トランジスタ３１とノーマリーオフ型の横型電界効果トランジスタ２０の両チップをダイパッド４１にダイボンドするとともにワイヤーの形成スペースを確保しながら、Ｓｉ系の基板上に形成されたノーマリーオフ型の横型電界効果トランジスタ２０に大きな電流を流すことを可能にするためには、図８に図示されているように、両チップともに長方形の形状にするのが面積的に最も効率が良い。
複合型半導体装置５０は、長方形形状のノーマリーオン型電界効果トランジスタ３１およびノーマリーオフ型の横型電界効果トランジスタ２０を備えているので、ノーマリーオフ型の横型電界効果トランジスタ２０に大きな電流を流すことを可能であるとともに、面積的に効率の良い配置を実現できる。また、複合型半導体装置５０は、ノーマリーオフ型の横型電界効果トランジスタ２０にツェナーダイオード５を内蔵しているので、ノーマリーオフ型の横型電界効果トランジスタ２０にその耐圧以上の電圧が印加される場合においてブレイクダウンを防ぐことができる。さらに、横型電界効果トランジスタ２０においては、ツェナーダイオード５は配線抵抗の影響が小さいため、ゲート端子７から一番遠くに配置されている。このような配置とすることで、配線抵抗の影響の影響が大きい１番目〜ｎ番目のフィンガー１・２・３・・・４を出来るだけゲート端子７に近い方に配置することができる。複合型半導体装置５０はこのような横型電界効果トランジスタ２０を備えているので、オフの遅延時間も低減することが可能となる。
本実施の形態においては、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）とドレイン電極（Ｄ）とソース電極（Ｓ）とが同一面に形成されている場合を一例に挙げて説明したが、これに限定されることはなく、例えば、ノーマリーオン型電界効果トランジスタ３１のゲート電極（Ｇ）およびドレイン電極（Ｄ）が同一面（上面）に形成され、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）は上記同一面の裏面（下面）に形成されてもよい。この場合においては、ノーマリーオフ型の横型電界効果トランジスタ２０のゲート端子７およびソース端子８は、同一面(上面)に形成され、ドレイン端子６は、上記同一面の裏面（下面）に形成されることが好ましい。
なお、複合型半導体装置４０に高い耐圧を求める場合、複合型半導体装置４０に備えられたノーマリーオン型電界効果トランジスタ３１には、高い耐圧と低オン抵抗が必要となるため、ノーマリーオン型電界効果トランジスタ３１のサイズが大きくなる傾向にある。
また、ノーマリーオフ型の横型電界効果トランジスタ２０には、ノーマリーオン型電界効果トランジスタ３１のソース電極（Ｓ）と接続するため大きな面積のドレイン電極（Ｄ）が必要であるとともに、誤動作を防ぐために高スレッシュホールド電圧と低オン抵抗が必要となる。
〔まとめ〕
本発明の態様１における半導体装置は、ノーマリーオフまたは、ノーマリーオン型電界効果トランジスタを複数含み、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置であって、上記電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備え、上記電界効果トランジスタの各々は、上記ゲート端子から順に遠くなるように配置されブロックを形成し、上記ツェナーダイオードよりも上記ブロックが上記ゲート端子の近くに配置されていることを特徴としている。
上記構成によれば、上記ツェナーダイオードよりも配線抵抗の影響が大きい複数の電界効果トランジスタが上記ゲート端子の近くに配置されている。したがって、上記ゲート端子から供給される信号の上記電界効果トランジスタの各々のゲート電極への伝達遅延を抑制することができ、応答性能を改善した半導体装置を実現できる。
本発明の態様２における半導体装置においては、上記ツェナーダイオードは一方の端部に備えられており、上記ゲート端子は、上記一方の端部と反対側の他方の端部に備えられており上記ツェナーダイオードと上記ゲート端子との間の第１方向の長さが、上記第１方向と直交する第２方向の長さよりも長いことが好ましい。
上記構成によれば、上記第１方向が上記第２方向よりも長い横型半導体装置、すなわち、長方形形状の半導体装置を実現でき、半導体装置に大きな電流を流すことを可能となる。
本発明の態様３における半導体装置においては、上記電界効果トランジスタの各々はノーマリーオフ型電界効果トランジスタであり、上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１同一面に形成されており、上記ドレイン端子および上記ソース端子の他方は、上記第１同一面の裏面に形成されていることが好ましい。
上記構成によれば、上記ドレイン端子および上記ソース端子の何れか一方は、上記ゲート端子が形成されている面の裏面に形成されるので、ドレイン端子（ドレイン電極）およびソース端子（ソース電極）の何れか一方が裏側に備えられた電界効果トランジスタと容易に組み合わせることができる。
本発明の態様４における複合型半導体装置は、上記態様３に記載の半導体装置と、ゲート電極、ドレイン電極およびソース電極を有するノーマリーオン型電界効果トランジスタと、第２ゲート端子、第２ドレイン端子および第２ソース端子と、を備えており、上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されていることが好ましい。
上記構成によれば、従来に比べ、オフの遅延時間を低減できる半導体装置を用いているので、複合型半導体装置のオフの遅延時間を低減することが可能となる。
本発明の態様５における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタは、ＧａＮまたはＳｉＣからなる半導体層を備えていてもよい。
上記構成によれば、面積当たりのオン抵抗が低いノーマリーオン型電界効果トランジスタを実現できるので、より大きな電流を流すことが可能である。
本発明の態様６における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタのゲート電極、ドレイン電極およびソース電極は第２同一面に形成されていてもよい。
上記構成によれば、上記ノーマリーオン型電界効果トランジスタの上記第２同一面の裏面は、固定用度に用いることができる。
本発明の態様７における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタのゲート電極およびドレイン電極は第２同一面に形成されており、上記ノーマリーオン型電界効果トランジスタのソース電極は上記第２同一面の裏面に形成されており、上記半導体装置のゲート端子およびソース端子は、上記第１同一面に形成されており、上記半導体装置のドレイン端子は、上記第１同一面の裏面に形成されており、上記第１同一面と上記第２同一面とは上面であり、上記第１同一面の裏面と上記第２同一面の裏面とは下面であることが好ましい。
上記構成によれば、ソース電極が下面に形成されたノーマリーオン型電界効果トランジスタと、ドレイン端子が下面に形成された半導体装置とを容易に組み合わせることができる。
本発明の態様８における複合型半導体装置においては、上記ノーマリーオン型電界効果トランジスタは、長方形形状であることが好ましい。
上記構成によれば、面積的に効率の良い配置を実現できる。
本発明の態様９における複合型半導体装置においては、上記第２ゲート端子の一部と上記第２ドレイン端子の一部と上記第２ソース端子の一部との以外は、封止されていることが好ましい。
上記構成によれば、封止された複合型半導体装置を実現できる。
尚、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、半導体装置や複合型半導体装置に好適に用いることができる。
１ １番目のフィンガー（電界効果トランジスタ）
２ ２番目のフィンガー（電界効果トランジスタ）
３ ３番目のフィンガー（電界効果トランジスタ）
４ ｎ番目のフィンガー（電界効果トランジスタ）
５ ツェナーダイオード
６ ドレイン端子
７ ゲート端子
８ ソース端子
９ 第１配線抵抗
１０ 第２配線抵抗
１１ 第３配線抵抗
１２ 第ｎ配線抵抗
１３ パルスジェネレータ
１４ 終端抵抗
１５ 負荷抵抗
１６ 電源
１７ ブロック
２０ 横型電界効果トランジスタ（半導体装置）
２１ １番目のフィンガー（電界効果トランジスタ）
２２ ２番目のフィンガー（電界効果トランジスタ）
２３ ３番目のフィンガー（電界効果トランジスタ）
２４ ｎ番目のフィンガー（電界効果トランジスタ）
３０ 横型電界効果トランジスタ（半導体装置）
３１ ノーマリーオン型電界効果トランジスタ
３２ ドレイン端子
３３ ゲート端子
３４ ソース端子
４０ 複合型半導体装置
４１ ダイパッド
４５ 第１ワイヤー
４６ 第２ワイヤー
４７ 第３ワイヤー
４８ 第４ワイヤー
４９ パッケージ
５０ 複合型半導体装置
Ａ アノード電極
Ｃ カソード電極

Claims (5)

  1. ノーマリーオフまたは、ノーマリーオン型電界効果トランジスタを複数含み、ゲート端子、ドレイン端子およびソース端子を備えた半導体装置であって、
    上記電界効果トランジスタの各々における、ゲート電極は上記ゲート端子に、ドレイン電極は上記ドレイン端子に、ソース電極は上記ソース端子にそれぞれ接続され、
    アノード電極が上記ソース端子に、カソード電極が上記ドレイン端子にそれぞれ接続されたツェナーダイオードを備え、
    上記電界効果トランジスタの各々は、上記ゲート端子から順に遠くなるように配置されブロックを形成し、
    上記ツェナーダイオードよりも上記ブロックが上記ゲート端子の近くに配置されていることを特徴とする半導体装置。
  2. 上記ツェナーダイオードは一方の端部に備えられており、
    上記ゲート端子は、上記一方の端部と反対側の他方の端部に備えられており
    上記ツェナーダイオードと上記ゲート端子との間の第１方向の長さが、上記第１方向と直交する第２方向の長さよりも長いことを特徴とする請求項１に記載の半導体装置。
  3. 上記電界効果トランジスタの各々はノーマリーオフ型電界効果トランジスタであり、
    上記ゲート端子と、上記ドレイン端子および上記ソース端子の何れか一方とは、第１同一面に形成されており、
    上記ドレイン端子および上記ソース端子の他方は、上記第１同一面の裏面に形成されていることを特徴とする請求項１または２に記載の半導体装置。
  4. 請求項３に記載の半導体装置と、
    ゲート電極、ドレイン電極およびソース電極を有するノーマリーオン型電界効果トランジスタと、
    第２ゲート端子、第２ドレイン端子および第２ソース端子と、を備えており、
    上記第２ドレイン端子は上記ノーマリーオン型電界効果トランジスタのドレイン電極に、上記第２ソース端子は上記ノーマリーオン型電界効果トランジスタのゲート電極および上記半導体装置のソース端子に、上記第２ゲート端子は上記半導体装置のゲート端子に、上記ノーマリーオン型電界効果トランジスタのソース電極は上記半導体装置のドレイン端子に、それぞれ接続されていることを特徴とする複合型半導体装置。
  5. 上記ノーマリーオン型電界効果トランジスタは、ＧａＮまたはＳｉＣからなる半導体層を備えていることを特徴とする請求項４に記載の複合型半導体装置。
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US4990976A (en) * 1987-11-24 1991-02-05 Nec Corporation Semiconductor device including a field effect transistor having a protective diode between source and drain thereof
JPH01276673A (ja) * 1988-04-27 1989-11-07 Fujitsu Ltd 絶縁ゲート型半導体装置
JP3432708B2 (ja) * 1997-07-31 2003-08-04 株式会社東芝 半導体装置と半導体モジュール
JP4901445B2 (ja) * 2006-12-06 2012-03-21 ローム株式会社 駆動回路及びこれを用いた半導体装置
JP2011067051A (ja) * 2009-09-18 2011-03-31 Sharp Corp インバータと、それを用いた電気機器および太陽光発電装置
US9362267B2 (en) * 2012-03-15 2016-06-07 Infineon Technologies Americas Corp. Group III-V and group IV composite switch
WO2014196223A1 (ja) * 2013-06-03 2014-12-11 シャープ株式会社 半導体チップおよび半導体装置
JP6223729B2 (ja) * 2013-06-25 2017-11-01 株式会社東芝 半導体装置
JP6211829B2 (ja) * 2013-06-25 2017-10-11 株式会社東芝 半導体装置
US9843181B2 (en) * 2013-07-25 2017-12-12 Infineon Technologies Austria Ag Semiconductor device including a control circuit
WO2015033631A1 (ja) * 2013-09-06 2015-03-12 シャープ株式会社 トランジスタ回路

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