JPWO2018159018A1 - 半導体装置 - Google Patents

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terminal
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semiconductor chip
pad
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築野　孝
孝 築野
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Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
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Abstract

パッケージングされた半導体装置であって、ダイパッドと、ダイパッドから上面視にて一方向に延びるドレイン端子を有する基板と、ドレイン端子の両側に、一方向に延びて設けられたゲート端子及びソース端子とを有する。また、半導体装置は、長方形状を有し、短辺がドレイン端子と平行になり、重心が前記ゲート端子より前記ソース端子に近くなるようにダイパッド上に配置された半導体チップを有する。半導体チップの上面のゲート端子側には、ゲートパッド配置される。また、半導体チップのソース端子側から、前記ゲート端子側に向かって複数のソースパッドが配列される。ゲートパッドとゲート端子はゲートワイヤにより接続され、複数のソースパッドとソース端子は複数のソースワイヤにより接続される。

Description

本開示は、半導体装置に関する。
本出願は、2017年3月1日出願の日本出願2017-038443号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
特許文献１には、パワー半導体素子の縦横比を１．５以上にするとともに、ソース電極から主電流を取り出すワイヤの本数を１４本以上とし、方向を異なる２方向に分散させたパワー半導体装置が開示されている。
特開２００６−１５６４７９号公報
本開示の一態様に係る半導体装置は、パッケージングされた半導体装置であって、ダイパッドと、ダイパッドから上面視にて一方向に延びるドレイン端子を有する基板と、ドレイン端子の両側に、ドレイン端子と平行に一方向に延びて設けられたゲート端子及びソース端子とを有する。また、半導体装置は、長方形状を有し、短辺がドレイン端子と平行になり、重心が前記ゲート端子より前記ソース端子に近くなるようにダイパッド上に配置された半導体チップを有する。半導体チップの上面のゲート端子側には、ゲートパッドが配置される。また、半導体チップのソース端子側から、ゲート端子側に向かって複数のソースパッドが配列される。ゲートパッドとゲート端子はゲートワイヤにより接続され、複数のソースパッドとソース端子は複数のソースワイヤにより接続される。
図１は、本実施形態に係る半導体装置の一例を示した上面図である。 図２は、本実施形態に係る半導体装置の半導体チップの構成の一例を示した断面図である。 図３は、ＭＯＳトランジスタをスイッチング駆動させる際に発生する逆起電力を説明するための図である。 図４は、本実施形態に係る半導体装置のソース端子とソースパッドとの接続状態の一例を示した断面図である。
以下、図面を参照して、本開示を実施するための形態の説明を行う。
［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。
〔１〕 本開示の一態様に係る半導体装置は、パッケージングされた半導体装置であって、ダイパッドと、前記ダイパッドから上面視にて一方向に延びるドレイン端子を有する基板と、前記ドレイン端子の両側に、前記ドレイン端子と平行に前記一方向に延びて設けられたゲート端子及びソース端子と、長方形状を有し、短辺が前記ドレイン端子と平行になり、重心が前記ゲート端子より前記ソース端子に近くなるように前記ダイパッド上に配置された半導体チップと、前記半導体チップの上面の前記ゲート端子側に配置されたゲートパッドと、前記半導体チップの上面の前記ソース端子側から、前記ゲート端子側に向かって配列された複数のソースパッドと、前記ゲートパッドと前記ゲート端子とを接続するゲートワイヤと、前記複数のソースパッドと前記ソース端子とを接続する複数のソースワイヤと、を有する。
これにより、半導体チップをソース端子寄りに配置してソースワイヤを短くすることができ、ソースワイヤのインダクタンスを低減させることができる。ソースワイヤのインダクタンスを低減させることにより、半導体装置のスイッチングの際にゲートとソース間に発生する逆起電力を低減させることができ、スイッチングの高速化が可能となる。
〔２〕 前記複数のソースワイヤの少なくとも１本は前記ゲートワイヤよりも短い。
〔３〕 前記複数のソースワイヤの２本以上が前記ゲートワイヤよりも短い。
〔４〕 前記半導体チップはワイドギャップ半導体チップである。
［本開示の実施形態の詳細］
以下、本開示の一実施形態（以下「本実施形態」と記す）について詳細に説明するが、本実施形態はこれらに限定されるものではない。
図１は、本実施形態に係る半導体装置の一例を示した上面図である。図１において、本実施形態に係る半導体装置は、基板１０と、ゲート端子２０と、ソース端子３０と、半導体チップ４０と、ゲートパッド５０と、ソースパッド６０と、ゲートワイヤ７０と、ソースワイヤ８０と、パッケージ１００とを有する。また、基板１０は、ダイパッド１１と、ドレイン端子１２とを有する。
本実施形態に係る半導体装置において、基板１０のダイパッド１１上に半導体チップ４０が搭載されている。半導体チップ４０の上面に設けられたゲートパッド５０とゲート端子２０とがゲートワイヤ７０により接続され、複数のソースパッド６０が複数のソースワイヤ８０によりソース端子３０と接続されている。半導体チップ４０及びダイパッド１１は、全体がパッケージ１００により封止され、パッケージ１００からゲート端子２０、ドレイン端子１２及びソース端子３０が露出している。
基板１０は、表面上に半導体チップ４０を搭載するための金属基板である。基板１０は、半導体チップ４０を搭載する領域であるダイパッド１１と、ダイパッド１１から上面視にて一方向に延びるドレイン端子１２とを有する。本実施形態に係る半導体装置においては、上面にゲート及びソース、下面にドレインが配置された構造の半導体チップ４０を基板１０に搭載する。よって、基板１０は、ダイパッド１１から直接延びるドレイン端子１２を有し、半導体チップ４０の下面のドレインと電気的に接続されたドレイン端子１２を外部に引き出す役割を果たす。ドレイン端子１２は、上面視において一方向に延びていれば良く、上下方向においては屈曲していてもよい。例えば、ドレイン端子１２は、下方から上方に屈曲していてもよい。ダイパッド１１は、表面上に半導体チップ４０を搭載することができれば、形状や大きさは問わない。また、基板１０は、導電性の高い金属材料から形成され、例えば銅又は銅合金で構成されてもよい。
ゲート端子２０は、半導体チップ４０の上面に設けられたゲートパッド５０と電気的に接続され、パッケージ１００の外部から半導体チップ４０のゲートへの電圧印加を可能とするための制御端子として機能する。なお、ゲートパッド５０とゲート端子２０とは、ゲートワイヤ７０を介して電気的に接続される。ゲート端子２０は、ゲートワイヤ接続部２１をパッケージ１００内のダイパッド１０側の端部領域に有する。ゲートワイヤ接続部２１は、ゲートワイヤ７０が接続される部分であり、ゲート端子２０のパッケージ１００内の部分のダイパッド１０に接近した領域に設けられる。ゲートワイヤ７０の一端はゲートパッド５０に接続され、他端はゲートワイヤ接続部２１に接続され、これによりゲートパッド５０とゲート端子２０とを電気的に接続する。
ゲート端子２０は、ダイパッド１０及びドレイン端子１２と離間して設けられ、電気的にも絶縁される。また、ゲート端子２０は、ドレイン端子１２の延在方向に沿って、ドレイン端子１２と平行になるように設けられる。ゲート端子２０も、ドレイン端子１２と同様、導電性の高い金属材料から形成される。ゲート端子２０は、ドレイン端子１２と同じ材料から形成されてもよく、例えば、銅又は銅合金から形成されてもよい。
ソース端子３０は、半導体チップ４０の上面に設けられた複数のソースパッド６０と電気的に接続され、半導体チップ４０のソースから出力されたソース電流をパッケージ１００の外部に取り出すための外部端子として機能する。複数のソースパッド６０とソース端子３０とは、複数のソースワイヤ８０を介して各々が電気的に接続される。ソース端子３０も、ゲート端子２０と同様に、ソースワイヤ接続部３１をパッケージ１００内のダイパッド１０側の端部領域に有する。ソースワイヤ接続部３１は、ソースワイヤ８０が接続される部分であり、ソース端子３０のパッケージ１００内の部分のダイパッド１０に接近した領域に設けられる。各々のソースワイヤ８０の一端はソースパッド６０に接続され、他端はソースワイヤ接続部３１に接続され、これにより各々のソースパッド６０とソース端子３０とを電気的に接続する。
ソース端子３０も、ゲート端子２０と同様、ダイパッド１０及びドレイン端子１２と離間して設けられ、電気的にも絶縁される。また、ソース端子３０も、ドレイン端子１２の延在方向に沿って、ドレイン端子１２と平行になるように設けられる。よって、ゲート端子２０及びソース端子３０は、ドレイン端子１２の両側に、ドレイン端子１２を挟むようにして設けられる。ソース端子３０も、ドレイン端子１２と同様、導電性の高い金属材料から形成される。ソース端子３０も、ドレイン端子１２と同じ材料から形成されてもよく、例えば、銅又は銅合金から形成されてもよい。なお、ソースパッド６０及びソースワイヤ８０は複数設けられるが、半導体装置の外部端子として機能するソース端子３０は、１つだけ設けられる。
ゲート端子２０及びソース端子３０は、ドレイン端子１２の両側に、ドレイン端子と平行に一方向に延びる限り、種々の配置としてよい。しかしながら、ゲート端子２０及びソース端子３０は、ゲート端子２０とドレイン端子１２との間隔と、ソース端子３０とドレイン端子１２との間隔が等間隔となるように設けられることが好ましい。一般的な規格に沿わせた形状とする方が、半導体装置の適用範囲が拡大されるからである。
半導体チップ４０は、スイッチング素子として機能する半導体素子であり、例えば、ＤＭＯＳＦＥＴ（Double-Diffused Metal Oxide Semiconductor Field Effect Transistor）として構成されてもよい。半導体チップ４０は、上面にはゲート及びソースが形成され、下面にはドレインが配置された構造を有する。
図２は、本実施形態に係る半導体装置の半導体チップ４０の構成の一例を示した断面図である。図２に示されるように、ｎ型半導体基板４０１の上にドリフト層４０２が形成されている。ドリフト層４０２の上部には、ｐ型の導電型を有するボディ領域４０３が形成され、ｐ型ボディ領域４０３内の上部にｎ型の導電型を有するソース領域４０４が形成されている。また、左右両側のソース領域４０４同士を跨ぐように、ソース領域４０４、ボディ領域４０３及びドリフト層４０２の上方にゲート絶縁膜４０６が形成され、ゲート絶縁膜４０６内にゲート電極４０５が設けられている。また、ソース領域４０４及びゲート絶縁膜４０６を覆うように金属層４０７が形成されている。金属層４０７は、半導体チップ４０の上面において、図１で説明したソースパッド６０を構成する。また、ゲート電極４０５と電気的に接続され、半導体チップ４０の上面に設けられる金属パッドが図１におけるゲートパッド５０を構成する。また、ｎ型半導体基板４０１の裏面には、金属層４０８が形成され、図１で示したダイパッド１１上に半田等で接合され、ドレイン端子１２に電気的に接続される。
なお、ｎ型半導体基板４０１は、種々の半導体材料から構成されてよいが、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドギャップ半導体材料から構成されてもよい。同様に、ドリフト層４０２も、種々の半導体材料から構成されてよいが、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドギャップ半導体材料から構成されてもよい。ワイドギャップ半導体材料を用いることにより、低損失で高耐圧の半導体装置を形成することが可能となる。
なお、ｎ型半導体基板４０１上に形成するドリフト層４０２は、例えば、エピタキシャル成長により形成してもよい。ボディ領域４０３、ソース領域４０４は、例えば、一般的なイオン注入により形成してもよい。また、ゲート絶縁膜４０６は、例えば熱酸化処理により、シリコン酸化膜（ＳｉＯ２）を形成して設けてもよい。ゲート電極４０５には、例えば、不純物拡散により導電性を高めたポリシリコンを用いてもよい。金属層４０７、４０８には、例えば、アルミニウム、銅等の配線用の金属材料を用いてもよい。
このように、半導体チップ４０は、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドギャップ半導体を含む材料から構成されてもよい。つまり、半導体チップ４０は、ワイドギャップ半導体チップであってもよい。これにより、低損失・高耐圧のＭＯＳトランジスタを形成することができる。
図１の説明に戻る。図１に示されるように、本実施形態に係る半導体装置の半導体チップ４０は、長方形の形状を有する。半導体チップ４０は、互いに対向する短辺４１ａ、４１ｂ及び長辺４２ａ、４２ｂを有する。短辺４１ａはゲート端子２０側に配置され、短辺４１ｂはソース端子３０側に配置されている。また、短辺４１ａ、４１ｂは、ゲート端子２０、ドレイン端子１２及びソース端子３０の延在する方向と平行になるように配置されている。そして、ゲート端子２０、ドレイン端子１２及びソース端子３０は、半導体チップ４０の長辺４２ａ側にのみ配置され、長辺４２ｂ側には、ダイパッド１１しか存在しない。
半導体チップ４０の上面のゲート端子２０側の短辺４１ａ付近には、短辺４１ａに平行に延在したゲートパッド５０が配置されている。また、半導体チップ４０の上面のソース端子３０側の短辺４１ｂ付近から反対側の短辺４１ａに向かって、複数のソースパッド６０が短辺４１ｂと平行に配列されている。図１においては、ソースパッド６０の数は４個であるが、これは飽くまで一例に過ぎない。ソースパッド６０の数は、複数である限り、４個より少なくても多くてもよい。また、ゲートパッド５０は、短辺４１ａに平行に延在しているが、ゲートパッド５０の形状は必ずしも縦長である必要は無い。ゲートパッド５０は例えば正方形であってもよい。
半導体チップ４０の形状を長方形とし、半導体チップ４０の長辺４２ａ、４２ｂがゲート端子２０とソース端子３０との間を跨ぐように延びる、或いは横切るような配置とすることにより、ゲートパッド５０をゲート端子２０からあまり離すことなく、ソースパッド６０をソース端子３０のソースワイヤ接続部３１に接近させることができる。つまり、半導体チップ４０の短辺４１ａ、４１ｂがゲート端子２０及びソース端子３０の延在方向と平行になり、半導体チップ４０の長辺４２ａ、４２ｂがゲート端子２０とソース端子３０との間に延びる配置とすることにより、ソースパッド６０とソース端子３０のソースワイヤ接続部３１との距離を短くすることができる。
図１において、半導体チップ４０の重心４３がゲート端子２０のゲートワイヤ接続部２１よりもソース端子３０のソースワイヤ接続部３１に近くなるように半導体チップ４０が配置されている。即ち、半導体チップ４０の重心４３がドレイン端子１２の中心と一致するように半導体チップ４０を配置するのではなく、ソース端子３０側に接近させて半導体チップ４０を配置する。これにより半導体装置を、パッケージ１００内のゲート端子２０の端部、ドレイン端子１２及びソース端子３０の端部の配列方向において、半導体チップ４０のソース端子３０側の短辺４１ｂとソース端子３０のソースワイヤ接続部３１との距離が、ゲート端子２０側の短辺４１ａとゲート端子のゲートワイヤ接続部２１との距離よりも短くなる構成とすることができる。このような構成とすることにより、ソースパッド６０とソース端子３０のソースワイヤ接続部３１とを接続するソースワイヤ８０を短くすることができ、ソースワイヤ８０のインダクタンスを低減させることができる。これにより、半導体装置をスイッチング駆動する際のゲート−ソース間電圧（ソースは接地されているため、以下、「ゲート電圧」と呼ぶ）の逆起電力を低減させ、スイッチングの高速化を図ることができる。
図３は、ＭＯＳトランジスタをスイッチング駆動させる際に発生する逆起電力を説明するための図である。図３において、ｎ型ＭＯＳトランジスタの回路図が示されており、ゲートワイヤ５０のインダクタンスをＬｇ、ソースワイヤ６０のインダクタンスをＬｓで示す。ここで、ゲートワイヤ５０のインダクタンスＬｇの電圧降下分を既に引いたゲート電圧をＶｇｓとすると、ゲート電圧は、Ｖｇｓ−Ｌｓ（ｄＩ／ｄｔ）で表される。
ゲートに正電圧が印加され、ＭＯＳトランジスタがターンオンする際には、（ｄＩ／ｄｔ）は正となり、ＭＯＳトランジスタに印加されるゲート電圧はゲートドライバーの出力よりも減少し、ターンオン速度を遅くする。一方、ＭＯＳトランジスタをオフする際には、（ｄＩ／ｄｔ）は負となるため、ゲートドライバーの出力よりも増加し、やはりターンオフ速度を低下させる。
このように、ＭＯＳトランジスタをターンオン・ターンオフさせる際には、（−Ｌ（ｄＩ／ｄｔ））の逆起電力が発生するため、ソースワイヤ６０のインダクタンスＬｓを低減させることにより、逆起電力（−Ｌ（ｄＩ／ｄｔ））を低減させることができる。これにより、ＭＯＳトランジスタのスイッチングの高速化を図ることができる。
図１の説明に戻る。本実施形態に係る半導体装置では、長方形状を有する半導体チップ４０の重心４３をソース端子３０側に接近させ、ソースワイヤ６０のインダクタンスＬｓを低減する構成となっている。これにより、半導体装置のスイッチングの高速化を図ることができる。
図１においては、複数のソースワイヤ８０のうち、少なくとも右端の２本はゲートワイヤ７０よりも短く構成されている。このように、少なくとも１本、好ましくは複数本のソースワイヤ８０をゲートワイヤ７０よりも短い構成とすることにより、ソースワイヤ８０のインダクタンスＬｓを低減させ、スイッチング速度を向上させることができる。
なお、ゲートワイヤ７０もインダクタンスＬｇを有するが、ソース電流の方がゲート電流よりも遥かに大きく、１０倍以上の差がある。また、１本のゲートワイヤ７０に対してソースワイヤ８０は複数本存在するので、ソースワイヤ８０のインダクタンスＬｓを低減させることを優先させた方が、スイッチングの高速化の意図に沿う。
よって、図１よりも更に大幅にソース端子３０に半導体チップ４０を接近させて配置し、例えば、一番左側のソースパッド６０が、ドレイン端子１２の中心と一致するような構成としてもよい。半導体チップ４０をどの程度ソース端子３０に接近させるかは、半導体チップ４０とダイパッド１１の大きさ、ゲートワイヤ７０の長さとのバランス等を考慮して、種々の配置構成とすることができる。
半導体チップ４０の長辺４２ａ、４２ｂと短辺４１ａ、４１ｂとの長さの比も、用途に応じて適宜定めることができるが、例えば、長辺／短辺≧１．６を満たす長方形としてもよい。正方形に近似した形状であると、ゲートワイヤ７０をあまり長くせずにソースワイヤ８０を短くするという構成をとれなくなる。よって、半導体チップ４０は、長辺／短辺≧１．６を満たす長方形であることが好ましい。
なお、ゲートパッド５０及びソースパッド６０は、上述のように、アルミニウム、銅等の配線金属材料を用途に応じて用いることができる。
ゲートワイヤ７０及びソースワイヤ８０は、金、アルミニウム等を用いることができるが、コスト等の観点から、アルミニウムを用いるようにしてもよい。アルミニウムのワイヤをボンディングする場合、パッドの延在方向に沿って少し延びた状態でボンディングされるが、ゲートワイヤ７０及びソースワイヤ８０の長さは、ゲートパッド５０又はソースパッド６０に接合されていない、ワイヤ単独の部分で考えるようにしてよい。
ダイパッド１１、半導体チップ４０の総てと、ゲート端子２０、ドレイン端子１２及びソース端子３０の根元の部分はパッケージ１００により封止されるが、封止樹脂は、用途に応じて適切な樹脂を選択することができる。
また、図１においては、ゲート端子２０、ドレイン端子１２及びソース端子３０がパッケージ１００の外においてピンのように延びた３ピンタイプとしてパッケージングされているが、ゲート端子２０、ドレイン端子１２及びソース端子３０の形状も、用途に応じて種々の構成とすることができる。
図４は、本実施形態に係る半導体装置のソース端子３０とソースパッド６０との接続状態の一例を示した断面図である。図４に示される通り、半導体チップ４０はダイパッド１１上に半田９０により接合されている。ソース端子３０は、半導体チップ４０よりも高い位置に設けられ、ソースワイヤ８０を介して、ソースパッド６０とソース端子３０のソースワイヤ接続部３１とが接続されている。そして、ダイパッド１１、半導体チップ４０、ソースワイヤ接続部３１及びソースワイヤ８０はパッケージ１００により封止されている。なお、ドレイン端子１２及びゲート端子２０も、ソース端子３０と同じ高さに配置されてもよい。
図４に示されるように、ソースワイヤ８０はある程度の余裕を持って接続使用されるので、長さもソースパッド６０とソース端子３０との間の距離以上に長くなる。よって、半導体チップ４０を長方形に形成し、重心４３をソース端子３０に接近させ、ソースワイヤ８０を短くしてインダクタンスＬｓを低減させることは、スイッチングの高速化に大きく寄与する。
なお、従来から用いられている半導体装置のチップは正方形又は若干縦長の形状を有し、重心がドレイン端子の中心と一致するよう左右対称に配置される。このため、ソースパッドとソース端子とを接続するソースワイヤの長さが長くなってしまう。このような構成では、十分にソースワイヤのインダクタンスＬｓを低減させることができず、逆起電力がスイッチングの高速化を妨げてしまう。
一方、図１に示される通り、本実施形態に係る半導体装置によれば、ソースワイヤ８０を短くすることができ、ソースワイヤ８０のインダクタンスＬｓを低減させることができる。そして、スイッチングの高速化が可能となる。
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明はこれらの例示に限定されるものではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
１０ 基板
１１ ダイパッド
１２ ドレイン端子
２０ ゲート端子
２１ ゲートワイヤ接続部
３０ ソース端子
３１ ソースワイヤ接続部
４０ 半導体チップ
４１ａ、４１ｂ 短辺
４２ａ、４２ｂ 長辺
４３ 重心
５０ ゲートパッド
６０ ソースパッド
７０ ゲートワイヤ
８０ ソースワイヤ
９０ 半田
１００ パッケージ
４０１ ｎ型半導体基板
４０２ ドリフト層
４０３ ボディ層
４０４ ソース領域
４０５ ゲート電極
４０６ ゲート絶縁膜
４０７、４０８ 金属層

Claims (4)

  1. パッケージングされた半導体装置であって、
    ダイパッドと、前記ダイパッドから上面視にて一方向に延びるドレイン端子を有する基板と、
    前記ドレイン端子の両側に、前記一方向に延びて設けられたゲート端子及びソース端子と、
    長方形状を有し、短辺が前記ドレイン端子と平行になり、重心が前記ゲート端子より前記ソース端子に近くなるように前記ダイパッド上に配置された半導体チップと、
    前記半導体チップの上面の前記ゲート端子側に配置されたゲートパッドと、
    前記半導体チップの上面の前記ソース端子側から、前記ゲート端子側に向かって配列された複数のソースパッドと、
    前記ゲートパッドと前記ゲート端子とを接続するゲートワイヤと、
    前記複数のソースパッドと前記ソース端子とを接続する複数のソースワイヤと、を有する半導体装置。
  2. 前記複数のソースワイヤの少なくとも１本が前記ゲートワイヤよりも短い請求項１に記載の半導体装置。
  3. 前記複数のソースワイヤの２本以上が前記ゲートワイヤよりも短い請求項２に記載の半導体装置。
  4. 前記半導体チップはワイドギャップ半導体チップである請求項１〜３のいずれか一項に記載の半導体装置。
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