JP6663763B2 - 半導体装置 - Google Patents

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Description

本発明は半導体装置に関し、例えばパワートランジスタを含む半導体装置に好適に利用できるものである。
複数のトランジスタユニットが第１の方向に並んで配置され、いずれも複数のトランジスタを有する半導体装置が特開２０１５−３２６００号公報（特許文献１）に記載されている。複数のトランジスタのそれぞれのゲート電極は、トランジスタユニットの長手方向に延在するゲートバス配線に接続し、さらにゲートバス配線は、トランジスタユニットの端から引き出されて、ゲートプレートに接続する。
特開２０１５−３２６００号公報
ＧａＮ（窒化ガリウム）を使用したパワートランジスタの特長の１つとして、スイッチング速度が速い点が挙げられる。しかし、電流容量を大きくするために半導体チップの面積を大きくすると、ゲートバス配線が長くなり、スイッチング遅延時間が長くなるという課題をある。また、ゲートバス配線の抵抗を低減するために、その幅を広くすると、半導体チップの面積が大きくなるという課題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、第１方向に互いに離間して設けられたソースバス配線とドレインバス配線との間に、トランジスタユニットが設けられており、トランジスタユニットに、第１方向に延在し、第１方向と直交する第２方向に互いに離間して、複数のゲート電極が設けられている。複数のゲート電極のソースバス配線側の端部は、第２方向に延在するゲート接続配線でつながっており、ゲート接続配線の上方に、ゲート接続配線と電気的に接続されたゲートバス配線が設けられている。そして、複数のゲート電極およびゲート接続配線は、第１層目の配線層で形成され、ソースバス配線およびドレインバス配線は、第２層目の配線層で形成され、ゲートバス配線は、第３層目の配線層で形成されている。
一実施の形態によれば、半導体装置のスイッチング遅延時間を短縮することができる。
実施の形態による半導体装置の第１構成例を示す平面図である。 実施の形態による半導体装置の第２構成例を示す平面図である。 実施の形態による半導体装置の実装構成を示す平面図である。 実施の形態によるトランジスタユニットが有するパワートランジスタの構成を示す平面図である。 実施の形態によるトランジスタユニットが有するパワートランジスタの構成の第１変形例を示す平面図である。 実施の形態によるトランジスタユニットが有するパワートランジスタの構成の第２変形例を示す平面図である。 実施の形態によるトランジスタユニットが有するパワートランジスタの構成の第３変形例を示す平面図である。 実施の形態によるパワートランジスタを示す断面図であり、図４のＡ−Ａ´線における断面図である。 実施の形態によるパワートランジスタを示す断面図であり、図４のＢ−Ｂ´線における断面図である。 実施の形態によるパワートランジスタの第１変形例を示す断面図であり、図４のＢ−Ｂ´線における断面図である。 実施の形態によるパワートランジスタの第２変形例を示す断面図であり、図４のＢ−Ｂ´線における断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図が対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態）
＜半導体装置の構成＞
本実施の形態による半導体装置の第１構成例および第２構成例について、図１および図２を用いてそれぞれ説明する。
［第１構成例］
図１は、本実施の形態による半導体装置の第１構成例を示す平面図である。
半導体装置ＳＤ１は、例えば矩形形状をしており、複数のトランジスタユニットＴＵを備えている。第１構成例では、４個のトランジスタユニットＵＡ１，ＵＡ２，ＵＡ３，ＵＡ４が、第１方向（ｙ方向）に沿って並んで配置されており、同様に、４個のトランジスタユニットＵＢ１，ＵＢ２，ＵＢ３，ＵＢ４が第１方向に沿って並んで配置されている。そして、４個のトランジスタユニットＵＡ１，ＵＡ２，ＵＡ３，ＵＡ４からなる第１グループと、４個のトランジスタユニットＵＢ１，ＵＢ２，ＵＢ３，ＵＢ４からなる第２グループとが、第１方向と直交する第２方向（ｘ方向）に沿って並んで配置されている。従って、半導体装置ＳＤ１は８個のトランジスタユニットＴＵにより構成されている。
トランジスタユニットＴＵには、例えば複数の電力制御用のパワートランジスタが形成されており、パワートランジスタは、平面視において、第２方向に互いに離間して配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥとドレイン電極ＤＥとの間を流れる電流のオン／オフを制御するゲート電極ＧＥとを有している。ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは第１方向に延在している。
トランジスタユニットＴＵを第１方向に挟むように、ソースバス配線ＳＢＬとドレインバス配線ＤＢＬとが配置されており、さらに、ソースバス配線ＳＢＬとドレインバス配線ＤＢＬとは、第１方向に交互に配置されている。ソースバス配線ＳＢＬおよびドレインバス配線ＤＢＬは第２方向に延在している。
ソースバス配線ＳＢＬは、トランジスタユニットＴＵを構成する複数のパワートランジスタがそれぞれ有するソース電極ＳＥの一方の端部とつながっており、第１方向に延在する複数のソース電極ＳＥが、第２方向に延在するソースバス配線ＳＢＬによって束ねられている。ソースバス配線ＳＢＬと複数のソース電極ＳＥとは、同層の導電体膜によって一体に形成されている。
ドレインバス配線ＤＢＬは、トランジスタユニットＴＵを構成する複数のパワートランジスタがそれぞれ有するドレイン電極ＤＥの一方の端部とつながっており、第１方向に延在する複数のドレイン電極ＤＥが、第２方向に延在するドレインバス配線ＤＢＬによって束ねられている。ドレインバス配線ＤＢＬと複数のドレイン電極ＤＥとは、同層の導電体膜によって一体に形成されている。
さらに、トランジスタユニットＴＵには、第２方向に延在するゲート接続配線ＧＢＬ１と、ゲート接続配線ＧＢＬ１の上方に層間絶縁膜を介して形成されたゲートバス配線ＧＢＬ２とが設けられている。
ゲート接続配線ＧＢＬ１は、トランジスタユニットＴＵを構成する複数のパワートランジスタがそれぞれ有するゲート電極ＧＥのソースバス配線ＳＢＬ側の端部とつながっており、第１方向に延在する複数のゲート電極ＧＥが、第２方向に延在するゲート接続配線ＧＢＬ１によって束ねられている。ゲート接続配線ＧＢＬ１と複数のゲート電極ＧＥとは、同層の導電体膜によって一体に形成されている。
ゲートバス配線ＧＢＬ２は、第１部分Ｐ１と第２部分Ｐ２とから構成される。第１部分Ｐ１は、ゲート接続配線ＧＢＬ１の直上に層間絶縁膜を介して形成され、トランジスタユニットＴＵ内で第２方向に延在する。第２部分Ｐ２は、第２方向に並んで配置されたトランジスタユニットＵＡ１，ＵＡ２，ＵＡ３，ＵＡ４からなる第１グループとトランジスタユニットＵＢ１，ＵＢ２，ＵＢ３，ＵＢ４からなる第２グループとの間に位置し、第１方向に延在する。
ゲートバス配線ＧＢＬ２の第２方向に延在する複数の第１部分Ｐ１は、ゲートバス配線ＧＢＬ２の第１方向に延在する第２部分Ｐ２によって束ねられている。ゲートバス配線ＧＢＬ２は、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２の第１部分Ｐ１との間の層間絶縁膜に形成された複数の接続孔ＣＮを通じてゲート接続配線ＧＢＬ１と電気的に接続されている。
図示は省略するが、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とを接続する複数の接続孔ＣＮは、複数のソース電極ＳＥにそれぞれ形成された開口部の内側に形成されている（例えば図４参照）。これは、ゲート接続配線ＧＢＬ１が、平面視において複数のソース電極ＳＥの一部と重なるように配置されているため、複数の接続孔ＣＮと複数のソース電極ＳＥとのそれぞれの接触を回避するためである。
ゲート接続配線ＧＢＬ１（ゲート電極ＧＥを含む）は、第１層目の配線層Ｍ１により形成される。ソースバス配線ＳＢＬ（ソース電極ＳＥを含む）およびドレインバス配線ＤＢＬ（ドレイン電極ＤＥを含む）は、第２層目の配線層Ｍ２により形成される。ゲートバス配線ＧＢＬ２は、第３層目の配線層Ｍ３により形成される。従って、ゲート接続配線ＧＢＬ１（ゲート電極ＧＥを含む）と、ソースバス配線ＳＢＬ（ソース電極ＳＥを含む）およびドレインバス配線ＤＢＬ（ドレイン電極ＤＥを含む）と、ゲートバス配線ＧＢＬ２と、は互いに異なる電極層によって形成されている。
［第２構成例］
図２は、本実施の形態による半導体装置の第２構成例を示す平面図である。
第２構成例は、例えば第１構成例において、第１方向に沿って並ぶトランジスタユニットＵＡ１，ＵＡ２，ＵＡ３，ＵＡ４からなる第１グループと、トランジスタユニットＵＢ１，ＵＢ２，ＵＢ３，ＵＢ４からなる第２グループのうち、一方のグループとほぼ同様の構成からなる半導体装置ＳＤ２である。
半導体装置ＳＤ２は、例えば矩形形状をしており、複数のトランジスタユニットＴＵを備えている。第２構成例では、４個のトランジスタユニットＵＣ１，ＵＣ２，ＵＣ３，ＵＣ４が、第１方向（ｙ方向）に沿って並んで配置されている。
トランジスタユニットＴＵには、例えば複数の電力制御用のパワートランジスタが形成されており、パワートランジスタは、平面視において、第１方向と直交する第２方向（ｘ方向）に互いに離間して配置されたソース電極ＳＥおよびドレイン電極ＤＥと、ソース電極ＳＥとドレイン電極ＤＥとの間を流れる電流のオン／オフを制御するゲート電極ＧＥとを有している。ソース電極ＳＥ、ドレイン電極ＤＥおよびゲート電極ＧＥは第１方向に延在している。
トランジスタユニットＴＵを第１方向に挟むように、ソースバス配線ＳＢＬとドレインバス配線ＤＢＬとが配置されており、さらに、ソースバス配線ＳＢＬとドレインバス配線ＤＢＬとは、第１方向に交互に配置されている。ソースバス配線ＳＢＬおよびドレインバス配線ＤＢＬは第２方向に延在している。
ソースバス配線ＳＢＬは、トランジスタユニットＴＵを構成する複数のパワートランジスタがそれぞれ有するソース電極ＳＥの一方の端部とつながっており、第１方向に延在する複数のソース電極ＳＥが、第２方向に延在するソースバス配線ＳＢＬによって束ねられている。ソースバス配線ＳＢＬと複数のソース電極ＳＥとは、同層の導電体膜によって一体に形成されている。
ドレインバス配線ＤＢＬは、トランジスタユニットＴＵを構成する複数のパワートランジスタがそれぞれ有するドレイン電極ＤＥの一方の端部とつながっており、第１方向に延在する複数のドレイン電極ＤＥが、第２方向に延在するドレインバス配線ＤＢＬによって束ねられている。ドレインバス配線ＤＢＬと複数のドレイン電極ＤＥとは、同層の導電体膜によって一体に形成されている。
さらに、トランジスタユニットＴＵには、第２方向に延在するゲート接続配線ＧＢＬ１と、ゲート接続配線ＧＢＬ１の上方に層間絶縁膜を介して形成されたゲートバス配線ＧＢＬ２とが設けられている。
ゲート接続配線ＧＢＬ１は、トランジスタユニットＴＵを構成する複数のパワートランジスタがそれぞれ有するゲート電極ＧＥのソースバス配線ＳＢＬ側の端部とつながっており、第１方向に延在する複数のゲート電極ＧＥが、第２方向に延在するゲート接続配線ＧＢＬ１によって束ねられている。ゲート接続配線ＧＢＬ１と複数のゲート電極ＧＥとは、同層の導電体膜によって一体に形成されている。
ゲートバス配線ＧＢＬ２は、第１部分Ｐ１と第２部分Ｐ２とから構成される。第１部分Ｐ１は、ゲート接続配線ＧＢＬ１の直上に層間絶縁膜を介して形成され、トランジスタユニットＴＵ内で第２方向に延在する。第２部分Ｐ２は、第１部分Ｐ１の一方の端部に形成され、第１方向に延在する。
ゲートバス配線ＧＢＬ２の第２方向に延在する複数の第１部分Ｐ１は、ゲートバス配線ＧＢＬ２の第１方向に延在する第２部分Ｐ２によって束ねられている。ゲートバス配線ＧＢＬ２は、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２の第１部分Ｐ１との間の層間絶縁膜に形成された複数の接続孔ＣＮを通じて、ゲート接続配線ＧＢＬ１と電気的に接続されている。
図示は省略するが、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とを接続する複数の接続孔ＣＮは、複数のソース電極ＳＥにそれぞれ形成された開口部の内側に形成されている（例えば図４参照）。これは、ゲート接続配線ＧＢＬ１が、平面視において複数のソース電極ＳＥの一部と重なるように配置されているため、複数の接続孔ＣＮと複数のソース電極ＳＥとのそれぞれの接触を回避するためである。
ゲート接続配線ＧＢＬ１（ゲート電極ＧＥを含む）は、第１層目の配線層Ｍ１により形成される。ソースバス配線ＳＢＬ（ソース電極ＳＥを含む）およびドレインバス配線ＤＢＬ（ドレイン電極ＤＥを含む）は、第２層目の配線層Ｍ２により形成される。ゲートバス配線ＧＢＬ２は、第３層目の配線層Ｍ３により形成される。従って、ゲート接続配線ＧＢＬ１（ゲート電極ＧＥを含む）と、ソースバス配線ＳＢＬ（ソース電極ＳＥを含む）およびドレインバス配線ＤＢＬ（ドレイン電極ＤＥを含む）と、ゲートバス配線ＧＢＬ２と、は互いに異なる配線層によって形成されている。
＜半導体装置の実装構成＞
本実施の形態による半導体装置の実装構成例について、図３を用いて説明する。図３は、本実施の形態による半導体装置の実装構成を示す平面図である。
図３に示すように、半導体装置ＳＤは、保持部材ＨＤ上に実装されている。保持部材ＨＤは、例えば半導体パッケージのリードフレームであり、ゲート端子（ゲートピン）ＧＴ、ソース端子（ソースピン）ＳＴおよびドレイン端子（トレインピン）ＤＴを有している。
ゲート端子ＧＴは、ワイヤＷ１を介して半導体装置ＳＤに形成されているゲートバス配線ＧＢＬ２に接続している。ソース端子ＳＴは、ワイヤＷ２を介して半導体装置ＳＤに形成されているソースバス配線ＳＢＬに接続している。ドレイン端子ＤＴは、ワイヤＷ３を介して半導体装置ＳＤに形成されているドレインバス配線ＤＢＬに接続している。
ワイヤＷ１，Ｗ２，Ｗ３は、例えばＡｕ（金）線からなる。また、ワイヤＷ２はソースバス配線ＳＢＬに複数の点で接合しており、ワイヤＷ３はドレインバス配線ＤＢＬに複数の点で接合している。これにより、複数の箇所からソースバス配線ＳＢＬまたはドレインバス配線ＤＢＬに電圧を供給することができる。
一般的に、ソースバス配線ＳＢＬおよびドレインバス配線ＤＢＬの抵抗は、ワイヤＷ２，Ｗ３の抵抗よりも高い。しかし、上記構成とすることで、電流経路のうちソースバス配線ＳＢＬおよびドレインバス配線ＤＢＬが占める割合が小さくなり、その結果、電流経路における抵抗を小さくすることができる。
＜半導体装置のゲートバス配線のレイアウト＞
本実施の形態による半導体装置が有するゲートバス配線のレイアウトについて、図４を用いて説明する。図４は、本実施の形態によるトランジスタユニットが有するパワートランジスタの構成を示す平面図である。
半導体装置は、基板ＳＢを用いて形成されている。第１方向（ｙ方向）に互いに離間して配置されたソースバス配線ＳＢＬとドレインバス配線ＤＢＬとの間にトランジスタユニットＴＵが設けられている。ソースバス配線ＳＢＬとドレインバス配線ＤＢＬとは、例えば２〜４ｍｍ程度離れている。
トランジスタユニットＴＵには、それぞれ素子形成領域が設けられており、この素子形成領域に、複数のパワートランジスタが形成されている。複数のパワートランジスタは、第１方向と直交する第２方向（ｘ方向）に並んで配置されている。
複数のパワートランジスタは、それぞれゲート電極ＧＥを有している。複数のゲート電極ＧＥは、第１層目の配線層Ｍ１により構成され、互いに平行に第１方向に延在している。第１層目の配線層Ｍ１は、例えばＡｌ（アルミニウム）などを主に含む金属からなる。
ゲート接続配線ＧＢＬ１が、平面視において、ソースバス配線ＳＢＬに近接して配置されている。ゲート接続配線ＧＢＬ１は、トランジスタユニットＴＵにおいて第２方向に延在し、複数のゲート電極ＧＥの一方（ソースバス配線ＳＢＬ側）の端部が、ゲート接続配線ＧＢＬ１につながっている。言い換えると、複数のゲート電極ＧＥは、ゲート接続配線ＧＢＬ１を介して互いに並列に接続されている。例えば図１に示したように、ゲート接続配線ＧＢＬ１は、トランジスタユニットＴＵの一端から他端まで第２方向に延在し、トランジスタユニットＴＵの素子形成領域に形成された複数のパワートランジスタが有する全てのゲート電極ＧＥと接続している。
複数のゲート電極ＧＥとゲート接続配線ＧＢＬ１とは、一体に形成されており、ゲート接続配線ＧＢＬ１は第１層目の配線層Ｍ１により構成されている。ゲート接続配線ＧＢＬ１の第１方向の幅は、例えば８〜１０μｍ程度である。ゲート接続配線ＧＢＬ１の第１方向の幅を広くすると、半導体装置の面積が大きくなるため、ゲート接続配線ＧＢＬ１の第１方向の幅は、大きくすることはできない。
複数のパワートランジスタは、それぞれ第２方向に交互に設けられたソース電極ＳＥとドレイン電極ＤＥとを有している。複数のソース電極ＳＥおよび複数のドレイン電極ＤＥは、第１層目の配線層Ｍ１の上層に第１層間絶縁膜を介して形成された第２層目の配線層Ｍ２により構成され、互いに平行に第１方向に延在している。第２層目の配線層Ｍ２は、例えばＡｌ（アルミニウム）などを主に含む金属からなる。
複数のソース電極ＳＥは、第１層間絶縁膜に形成された複数のソース電極用開口部ＯＳを介して基板ＳＢと接続している。また、複数のドレイン電極ＤＥは、第１層間絶縁膜に形成された複数のドレイン電極用開口部ＯＤを介して基板ＳＢと接続している。そして、ソース電極用開口部ＯＳとドレイン電極用開口部ＯＤとの間にゲート電極ＧＥが設けられている。
言い換えると、素子形成領域には、第２方向に沿って、ソース電極ＳＥが基板ＳＢと接続するソース電極用開口部ＯＳ、ゲート電極ＧＥ、ドレイン電極ＤＥが基板ＳＢと接続するドレイン電極用開口部ＯＤおよびゲート電極ＧＥが、この順に繰返し配置されている。ソース電極用開口部ＯＳの第２方向の両側に位置するゲート電極ＧＥの上層には、第１層間絶縁膜を介してソース電極ＳＥが形成されている。
さらに、複数のソース電極ＳＥは、ソースバス配線ＳＢＬを介して互いに並列に接続されており、複数のソース電極ＳＥとソースバス配線ＳＢＬとは、一体に形成されている。また、複数のドレイン電極ＤＥは、ドレインバス配線ＤＢＬを介して互いに並列に接続されており、複数のドレイン電極ＤＥとドレインバス配線ＤＢＬとは、一体に形成されている。従って、ソースバス配線ＳＢＬおよびドレインバス配線ＤＢＬは第２層目の配線層Ｍ２により構成されている。
さらに、ゲート接続配線ＧＢＬ１の上方には、ゲートバス配線ＧＢＬ２が設けられている。ゲートバス配線ＧＢＬ２は、第２層目の配線層Ｍ２の上層に第２層間絶縁膜を介して形成された第３層目の配線層Ｍ３により構成されている。第３層目の配線層Ｍ３は、例えばＡｌ（アルミニウム）またはＣｕ（銅）などを主に含む金属からなる。
ゲートバス配線ＧＢＬ２は、第３層目の配線層Ｍ３により構成されていることから、素子形成領域にオーバーラップさせて形成することができる。これにより、ゲートバス配線ＧＢＬ２の第１方向の幅をゲート接続配線ＧＢＬ１の第１方向の幅よりも大きくすることができるので、ゲートバス配線ＧＢＬ２によってゲート接続配線ＧＢＬ１の寄生抵抗および寄生インダクタンスを低減することができる。ゲートバス配線ＧＢＬ２の第１方向の幅は、例えば素子形成領域の第１方向の幅の１／１０以下であり、代表的な値としては４０〜１００μｍ程度を例示することができる。
また、ゲートバス配線ＧＢＬ２は、第１および第２層間絶縁膜を介して基板ＳＢ上に形成されていることから、ゲートバス配線ＧＢＬ２と基板ＳＢとの距離が離れて、両者間の寄生容量が小さくなる。これにより、ゲート遅延の影響を抑えることができる。
ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とは、両者間に設けられた第１および第２層間絶縁膜に形成された接続孔ＣＮを通じて接続される。しかし、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２との間には、第２層目の配線層Ｍ２からなるソース電極ＳＥが設けられている。そこで、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２との間に位置するソース電極ＳＥの一部に開口部ＯＰを設け、その開口部ＯＰの内側に上記接続孔ＣＮを形成している。接続孔ＣＮの一辺は、例えば６μｍ程度、開口部ＯＰの一辺は、例えば１２μｍ程度である。
ソース電極ＳＥに形成された開口部ＯＰの内側に、接続孔ＣＮを形成し、その接続孔ＣＮを通じてゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とを電気的に接続することから、ゲート電位が安定するという利点がある。
このように、本実施の形態では、第１層目の配線層Ｍ１から構成され、複数のゲート電極ＧＥを束ねるゲート接続配線ＧＢＬ１の上層に、第３層目の配線層Ｍ３から構成され、ゲート接続配線ＧＢＬ１と電気的に接続するゲートバス配線ＧＢＬ２を設ける。抵抗を低減するために、ゲート接続配線ＧＢＬ１の第１方向の幅を広くした場合は、半導体装置の面積が大きくなるという課題が生じる。これに対して、ゲートバス配線ＧＢＬ２は、第３層目の配線層Ｍ３により構成されているので、トランジスタユニットＴＵを覆うようにゲートバス配線ＧＢＬ２を形成することができる。従って、半導体装置の面積を大きくすることなく、ゲートバス配線ＧＢＬ２の第１方向の幅を広くすることができる。これにより、半導体装置の面積を大きくすることなく、ゲートバス配線ＧＢＬ２の抵抗が低減し、半導体装置のスイッチング遅延時間を短縮することができる。
［第１変形例］
本実施の形態による半導体装置が有するゲートバス配線のレイアウトの第１変形例について、図５を用いて説明する。図５は、本実施の形態によるトランジスタユニットが有するパワートランジスタの構成の第１変形例を示す平面図である。
図４に示したパワートランジスタの構成では、ゲート接続配線ＧＢＬ１は、トランジスタユニットＴＵにおいて第２方向に延在し、トランジスタユニットＴＵの素子形成領域に形成された複数のパワートランジスタが有する全てのゲート電極ＧＥと接続している。
これに対して、図５に示すパワートランジスタの構成の第１変形例では、ゲート接続配線ＧＢＬ１をトランジスタユニットＴＵにおいて第２方向に延在させずに、ソース電極用開口部ＯＳの第２方向の両側にそれぞれ位置するゲート電極ＧＥをつなぐためにゲート接続配線ＧＢＬ１を形成している。そして、複数のゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２との間の層間絶縁膜に形成された複数の接続孔ＣＮを通じて、複数のゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とが電気的に接続されている。
これにより、ゲート接続配線ＧＢＬ１とドレイン電極ＤＥとが近接しなくなり、ドレイン電極ＤＥに、例えば１００Ｖ程度のドレイン電圧が印加されても、ゲート接続配線ＧＢＬ１に対してドレイン電圧の影響は及ばない。
［第２変形例］
本実施の形態による半導体装置が有するゲートバス配線のレイアウトの第２変形例について、図６を用いて説明する。図６は、本実施の形態によるトランジスタユニットが有するパワートランジスタの構成の第２変形例を示す平面図である。
図４に示したパワートランジスタの構成では、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とを接続する接続孔ＣＮは、ソース電極ＳＥが設けられた領域に形成している。
これに対して、図６に示すパワートランジスタの構成の第２変形例では、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とを接続する接続孔ＣＮは、ソース電極ＳＥが設けられていない領域に形成している。
これにより、ソース電極ＳＥに形成した開口部ＯＰの内側に接続孔ＣＮを形成する際、接続孔ＣＮと開口部ＯＰとの位置合わせずれを考慮する必要がなくなり、また、ソース電極ＳＥとゲート電極ＧＥとの不要な導通などを回避することができる。
［第３変形例］
本実施の形態による半導体装置が有するゲートバス配線のレイアウトの第３変形例について、図７を用いて説明する。図７は、本実施の形態によるトランジスタユニットが有するパワートランジスタの構成の第３変形例を示す平面図である。
図４に示したパワートランジスタの構成では、ゲート接続配線ＧＢＬ１は、トランジスタユニットＴＵにおいて第２方向に延在し、トランジスタユニットＴＵの素子形成領域に形成された複数のパワートランジスタが有する全てのゲート電極ＧＥと接続している。
これに対して、図７に示すパワートランジスタの構成の第３変形例では、ゲート接続配線ＧＢＬ１をトランジスタユニットＴＵにおいて第２方向に延在させずに、ドレイン電極用開口部ＯＤの第２方向の両側にそれぞれ位置するゲート電極ＧＥをつなぐためにゲート接続配線ＧＢＬ１を形成している。そして、複数のゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２との間で、かつ、ソース電極ＳＥが形成されていない領域に形成された複数の接続孔ＣＮを通じて、複数のゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とが電気的に接続されている。
これにより、ソース電極ＳＥに形成した開口部ＯＰの内側に接続孔ＣＮを形成する際、接続孔ＣＮと開口部ＯＰとの位置合わせずれを考慮する必要がなくなり、また、ソース電極ＳＥとゲート電極ＧＥとの不要な導通などを回避することができる。
＜半導体装置のデバイス構造＞
本実施の形態による半導体装置のデバイス構造について、図８および図９を用いて説明する。図８は、本実施の形態によるパワートランジスタを示す断面図であり、図４のＡ−Ａ´線における断面図である。図９は、本実施の形態によるパワートランジスタを示す断面図であり、図４のＢ−Ｂ´線における断面図である。本実施の形態では、ノーマリオフ型のパワートランジスタについて説明する。
図８および図９に示すように、基板ＳＢは、半導体基板ＳＵＢ上にバッファ層ＢＵ、チャネル層ＣＨおよびバリア層ＢＡをこの順にエピタキシャル成長させた構成を有している。
半導体基板ＳＵＢは、例えばＳｉ（シリコン）からなる。
バッファ層ＢＵは、半導体基板ＳＵＢを構成する材料の格子間隔と、チャネル層ＣＨを構成する材料の格子間隔との不整合を緩和する目的で形成される。バッファ層ＢＵは、例えば化合物半導体層、例えばＡｌＮ／ＧａＮ（窒化アルミニウム／窒化ガリウム）を繰り返し積層した窒化物半導体層である。
チャネル層ＣＨは、例えばＧａＮ（窒化ガリウム）からなるが、ＡｌＧａＮ（窒化アルミニウムガリウム）などの他の窒化物半導体層であってもよい。
バリア層ＢＡは、チャネル層ＣＨとは構成定数が異なる材料により形成される。バリア層ＢＡは、例えばＡｌＧａＮ（窒化アルミニウムガリウム）からなる。バリア層ＢＡが形成されることにより、チャネル層ＣＨには、キャリアとなる２次元電子ガスが生成する。
半導体基板ＳＵＢの厚さは、例えば６００〜１, ０００μｍ、バッファ層ＢＵの厚さは、例えば２μｍ程度、チャネル層ＣＨの厚さは、例えば２μｍ程度、バリア層ＢＡの厚さは、例えば１０〜２０ｎｍ程度である。
なお、本実施の形態では、半導体基板ＳＵＢとしてＳｉ（シリコン）を使用する例について説明するが、これに限らず、ＳｉＣ（炭化シリコン）、Ａｌ２Ｏ３（サファイア）、ＧａＮ（窒化ガリウム）またはＣ（ダイヤモンド）などから構成される基板を用いてもよい。
バリア層ＢＡ上には、絶縁膜ＩＮ１が形成されている。絶縁膜ＩＮ１は、例えばＳｉＮ（窒化シリコン）からなり、その厚さは、例えば３００ｎｍ程度である。
絶縁膜ＩＮ１の表面から、絶縁膜ＩＮ１およびバリア層ＢＡを貫通して、チャネル層ＣＨに達する溝ＴＲが形成されている。すなわち、溝ＴＲは、バリア層ＢＡとチャネル層ＣＨとの界面を越えて、チャネル層ＣＨに達している。溝ＴＲの内壁（側面および底面）を含む絶縁膜ＩＮ１の表面には、絶縁膜ＩＮ２が形成されており、この絶縁膜ＩＮ２を介して、溝ＴＲの内部を含む絶縁膜ＩＮ２上に、第１層目の配線層Ｍ１からなるゲート電極ＧＥが形成されている。絶縁膜ＩＮ２は、ゲート絶縁膜として機能する。さらに、第１層目の配線層Ｍ１からなるゲート接続配線ＧＢＬ１をゲート電極ＧＥと一体に形成する。
絶縁膜ＩＮ２は、例えばアモルファス状態のＡｌ２Ｏ３（サファイア）またはＳｉＯ２（酸化シリコン）からなり、その厚さは、例えば１００ｎｍ程度である。第１層目の配線層Ｍ１（ゲート電極ＧＥおよびゲート接続配線ＧＢＬ１）は、例えばＡｌ（アルミニウム）などを主成分とする金属膜からなる。ここで主成分とは、複数の元素を含有する部材において、含有率が一番多い成分をいう。
このような構造において、チャネル層ＣＨに形成された２次元電子ガスは、ゲート電極ＧＥによって分断される。このため、ゲート電極ＧＥに電圧が印加されていない状態では、チャネル層ＣＨには電流が流れない。そして、ゲート電極ＧＥに電圧が印加されると、チャネル層ＣＨに電流が流れる。
ゲート電極ＧＥを覆うように第１層間絶縁膜ＩＬ１が形成されている。第１層間絶縁膜ＩＬ１は、例えばＳｉＯ２（酸化シリコン）からなり、その厚さは、例えばゲート電極ＧＥ上で２μｍ程度である。ゲート電極ＧＥの両側に、ゲート電極ＧＥから離間し、第１層間絶縁膜ＩＬ１および絶縁膜ＩＬ１，ＩＬ２を貫通して、バリア層ＢＡに達するソース電極用開口部ＯＳとドレイン電極用開口部ＯＤとが形成されている。
第２層目の配線層Ｍ２からなるソース電極ＳＥが、第１層間絶縁膜ＩＬ１上に形成されており、このソース電極ＳＥはソース電極用開口部ＯＳの内部に埋め込まれて、バリア層ＢＡと電気的に接続する。さらに、第２層目の配線層Ｍ２からなるソースバス配線ＳＢＬがソース電極ＳＥと一体に形成されている（図４参照）。
第２層目の配線層Ｍ２からなるドレイン電極ＤＥが、第１層間絶縁膜ＩＬ１上に形成されており、このドレイン電極ＤＥはドレイン電極用開口部ＯＤの内部に埋め込まれて、バリア層ＢＡと電気的に接続する。さらに、第２層目の配線層Ｍ２からなるドレインバス配線ＤＢＬがドレイン電極ＤＥと一体に形成されている（図４参照）。
また、ゲート接続配線ＧＢＬ１上の第１層間絶縁膜ＩＬ１には、複数の第１接続孔ＣＮ１が形成されている。第２層目の配線層Ｍ２からなるパッド電極ＧＧＥが、複数の第１接続孔ＣＮ１の内部に埋め込まれて、ゲート接続配線ＧＢＬ１と電気的に接続する。
第２層目の配線層Ｍ２は、例えばＡｌ（アルミニウム）を主成分とする金属膜からなり、第２層目の配線層Ｍ２の下部には、バリアメタル層ＢＬ１が形成されている。バリアメタル層ＢＬ１は、例えばＴｉ（チタン）を下層とし、ＴｉＮ（窒化チタン）を上層とする積層膜からなる。第１層間絶縁膜ＩＬ１上のソース電極ＳＥおよびドレイン電極ＤＥの厚さは、例えば４〜５μｍ程度である。
ソース電極ＳＥ、ドレイン電極ＤＥおよびパッド電極ＧＧＥを覆うように第２層間絶縁膜ＩＬ２が形成されている。第２層間絶縁膜ＩＬ２は、例えばＳｉＯ２（酸化シリコン）からなり、その厚さは、例えばソース電極ＳＥおよびドレイン電極ＤＥ上で２μｍ程度である。第２層間絶縁膜ＩＬ２を貫通して、パッド電極ＧＧＥに達する第２接続孔ＣＮ２が形成されている。
第３層目の配線層Ｍ３からなるゲートバス配線ＧＢＬ２が、第２層間絶縁膜ＩＬ２上に形成されており、このゲートバス配線ＧＢＬ２は第２接続孔ＣＮ２の内部に埋め込まれて、パッド電極ＧＧＥと電気的に接続する。
第３層目の配線層Ｍ３は、例えばＡｌ（アルミニウム）を主成分とする金属膜からなり、第３層目の配線層Ｍ３の下部には、バリアメタル層ＢＬ２が形成されている。バリアメタル層ＢＬ２は、例えばＴｉ（チタン）を下層とし、ＴｉＮ（窒化チタン）を上層とする積層膜からなる。第２層間絶縁膜ＩＬ２上のゲートバス配線ＧＢＬ２の厚さは、例えば４〜５μｍ程度である。
ゲートバス配線ＧＢＬ２を覆うようにパッシベーション膜ＰＡが形成されている。パッシベーション膜ＰＡは、例えばポリイミドからなる。
［第１変形例］
本実施の形態による半導体装置のデバイス構造の第１変形例について、図１０を用いて説明する。図１０は、本実施の形態によるパワートランジスタの第１変形例を示す断面図であり、図４のＢ−Ｂ´線における断面図である。
図９に示したパワートランジスタでは、第１層目の配線層Ｍ１からなるゲート接続配線ＧＢＬ１と第３層目の配線層Ｍ３からなるゲートバス配線ＧＢＬ２とは、第２層目の配線層Ｍ２からなるパッド電極ＧＧＥを介して電気的に接続した。
これに対して、図１０に示すパワートランジスタの第１変形例では、上記パッド電極ＧＧＥを形成せずに、第１層間絶縁膜ＩＬ１および第２層間絶縁膜ＩＬ２を貫通して、ゲート接続配線ＧＢＬ１に達する第３接続孔ＣＮ３が形成されている。そして、第３接続孔ＣＮ３の内部にプラグ電極ＰＥが埋め込まれておりこのプラグ電極ＰＥを介して、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とが電気的に接続される。
プラグ電極ＰＥは、例えばＷ（タングステン）を主成分とする金属膜からなり、プラグ電極ＰＥの下部（プラグ電極ＰＥと第３接続孔ＣＮ３の内壁との間）には、バリアメタル層ＢＬ３が形成されている。バリアメタル層ＢＬ３は、例えばＴｉ（チタン）を下層とし、ＴｉＮ（窒化チタン）を上層とする積層膜からなる。
パッド電極ＧＧＥを形成しないので、第２層目の配線層Ｍ２からなるソース電極ＳＥの加工が容易となる。
［第２変形例］
本実施の形態による半導体装置のデバイス構造の第２変形例について、図１１を用いて説明する。図１１は、本実施の形態によるパワートランジスタの第２変形例を示す断面図であり、図４のＢ−Ｂ´線における断面図である。
図９に示したパワートランジスタでは、ゲートバス配線ＧＢＬ２を、Ａｌ（アルミニウム）を主成分とする金属膜から構成した。
これに対して、図１１に示すパワートランジスタの第２変形例では、ゲートバス配線ＧＢＬ２を、Ｃｕ（銅）を主成分とする金属膜から構成する。これにより、ゲートバス配線ＧＢＬ２の低抵抗化を図ることができる。
なお、パワートランジスタの第２変形例では、ゲート接続配線ＧＢＬ１とゲートバス配線ＧＢＬ２とは、図１０に示したパワートランジスタの第１変形例と同様に、プラグ電極ＰＥを介して電気的に接続したが、図９に示したパッド電極ＧＧＥを介して電気的に接続してもよい。
＜半導体装置のスイッチング動作＞
本実施の形態による半導体装置のスイッチング動作について、図１に示した８個のトランジスタユニットからなる半導体装置を例に説明する。
パワートランジスタのゲート幅（フィンガー長）は約０．５ｍｍである。ゲートピッチは約２０μｍであり、第２方向には５０本のトランジスタセルが並列接続されている。
パワートランジスタのゲート電極ＧＥの第２方向の幅は約４μｍ、ゲート接続配線ＧＢＬ１の第２方向の幅は約８μｍである。ゲート電極ＧＥおよびゲート接続配線ＧＢＬ１を構成する第１層目の配線層Ｍ１は、Ａｌ（アルミニウム）を主成分とする金属膜からなり、その厚さは約０．１μｍである。
パワートランジスタのソース電極ＳＥの第２方向の幅は約２０μｍ、ドレイン電極ＤＥの第１方向の幅は約４μｍである。ソース電極ＳＥ、ソースバス配線ＳＢＬ、ドレイン電極ＤＥおよびドレインバス配線ＤＢＬを構成する第２層目の配線層Ｍ２は、Ａｌ（アルミニウム）を主成分とする金属膜からなり、その厚さは約４μｍである。
ゲートバス配線ＧＢＬ２の第１方向の幅は約４０μｍ、その厚さは約４μｍである。ゲートバス配線ＧＢＬ２を構成する第３層目の配線層Ｍ３は、Ａｌ（アルミニウム）を主成分とする金属膜からなり、その厚さは約４μｍである。
半導体装置（半導体チップ）全体は、パッケージに封入され、ゲートバス配線ＧＢＬ２（ゲートパッド）、ソースバス配線ＳＢＬ（ソースパッド）およびドレインバス配線ＤＢＬ（ドレインパッド）のそれぞれに、φ２００μｍのワイヤの一端を接続し、パッケージのゲート端子、ソース端子およびドレイン端子にそれぞれ、ワイヤのもう一方の一端を接続して、半導体装置の動作特性を測定した。
本実施の形態による半導体装置を搭載したパッケージのゲート−ソース間の抵抗を、ＬＣＲメータを用いて測定した結果、１ＭＨｚのモジュール電圧印加条件でゲート−ソース間の抵抗は０．７Ωであった。これに対し、ゲートバス配線ＧＢＬ２を設けない比較例の半導体装置を搭載したパッケージのゲート−ソース間の抵抗を、ＬＣＲメータを用いて測定した結果、１ＭＨｚのモジュール電圧印加条件でゲート−ソース間の抵抗は５．５Ωであった。これにより、本実施の形態による半導体装置において、ゲート抵抗を大幅に低減できることが分かった。
また、本実施の形態による半導体装置を搭載したパッケージを用いてダブルパルス法によるスイッチング時間を測定したところ、電源電圧４００Ｖ、オン電流１０Ａ、ゲート外付け抵抗１０Ωの条件で、ターンオン時のスイッチング時間は５ナノ秒、ターンオフ時のスイッチング時間は６ナノ秒であった。これに対し、ゲートバス配線ＧＢＬ２を設けない比較例の半導体装置を搭載したパッケージを用いてダブルパルス法によるスイッチング時間を測定したところ、上記条件で、ターンオン時のスイッチング時間は８ナノ秒、ターンオフ時のスイッチング時間は１０ナノ秒であった。これにより、本実施の形態による半導体装置において、約３０％のスイッチング時間の短縮を図ることができることが分かった。スイッチング損失は、スイッチング時間とほぼ比例することから、高周波スイッチング動作では、回路の駆動損失を大幅に低減することができる。
このように、本実施の形態によれば、半導体装置のスイッチング遅延時間を短縮することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
ＢＡ バリア層
ＢＬ１，ＢＬ２，ＢＬ３ バリアメタル層
ＢＵ バッファ層
ＣＨ チャネル層
ＣＮ 接続孔
ＣＮ１ 第１接続孔
ＣＮ２ 第２接続孔
ＣＮ３ 第３接続孔
ＤＢＬ ドレインバス配線
ＤＥ ドレイン電極
ＤＴ ドレイン端子（ドレインピン）
ＧＢＬ１ ゲート接続配線
ＧＢＬ２ ゲートバス配線
ＧＥ ゲート電極
ＧＧＥ パッド電極
ＧＴ ゲート端子（ゲートピン）
ＨＤ 保持部材
ＩＬ１ 第１層間絶縁膜
ＩＬ２ 第２層間絶縁膜
ＩＮ１，ＩＮ２ 絶縁膜
Ｍ１ 第１層目の配線層
Ｍ２ 第２層目の配線層
Ｍ３ 第３層目の配線層
ＯＤ ドレイン電極用開口部
ＯＰ 開口部
ＯＳ ソース電極用開口部
Ｐ１ ゲートバス配線の第１部分
Ｐ２ ゲートバス配線の第２部分
ＰＡ パッシベーション膜
ＰＥ プラグ電極
ＳＢ 基板
ＳＢＬ ソースバス配線
ＳＤ，ＳＤ１，ＳＤ２ 半導体装置
ＳＥ ソース電極
ＳＴ ソース端子（ソースピン）
ＳＵＢ 半導体基板
ＴＲ 溝
ＴＵ トランジスタユニット
ＵＡ１，ＵＡ２，ＵＡ３，ＵＡ４ トランジスタユニット
ＵＢ１，ＵＢ２，ＵＢ３，ＵＢ４ トランジスタユニット
Ｗ１，Ｗ２，Ｗ３ ワイヤ

Claims (10)

  1. 基板の主面上に、平面視において第１方向に互いに離間して設けられたソースバス配線およびドレインバス配線と、
    前記ソースバス配線と前記ドレインバス配線との間に設けられたトランジスタユニットと、
    前記トランジスタユニットにおいて、前記第１方向に延在し、平面視において前記第１方向と直交する第２方向に互いに離間して設けられた複数のゲート電極と、
    複数の前記ゲート電極と電気的に接続されたゲートバス配線と、
    を有し、
    複数の前記ゲート電極は、第１配線層で形成され、
    前記ソースバス配線および前記ドレインバス配線は、前記第１配線層より上層の第２配線層で形成され、
    前記トランジスタユニットを覆うように、前記ゲートバス配線は、前記第２配線層より上層の第３配線層で形成され、
    前記トランジスタユニットにおいて、前記第２配線層で形成され、前記第１方向に延在し、前記第２方向に互いに離間して設けられた複数のソース電極と、
    前記トランジスタユニットにおいて、前記第２配線層で形成され、前記第１方向に延在し、前記第２方向に互いに離間して設けられた複数のドレイン電極と、
    前記第１配線層で形成され、前記第２方向に延在するゲート接続配線と、
    をさらに有し、
    前記ソース電極と前記ドレイン電極とは前記第２方向に交互に設けられ、
    前記ソース電極が前記基板に接続する部分と、前記ドレイン電極が前記基板に接続する部分との間に、前記ゲート電極が配置され、
    複数の前記ソース電極の前記第１方向の一方の端部が、前記ソースバス配線でつながり、
    複数の前記ドレイン電極の前記第１方向の一方の端部が、前記ドレインバス配線でつながり、
    複数の前記ゲート電極の前記第１方向の一方の端部が、前記ゲート接続配線でつながり、
    前記ゲート接続配線の上方に前記ゲートバス配線が位置し、
    前記ゲート接続配線と前記ゲートバス配線との間に前記ソース電極の一部が位置し、
    前記ゲート接続配線と前記ゲートバス配線とは、前記ソース電極を貫通する接続部を介して電気的に接続される、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記接続部は、
    前記ゲート接続配線と前記ゲートバス配線との間に形成された層間絶縁膜と、
    前記層間絶縁膜を貫通する接続孔と、
    前記接続孔に埋め込まれたプラグ電極と、
    を有する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記接続部は、
    前記ゲート接続配線と前記ゲートバス配線との間に前記第２配線層からなるパッド電極、
    を有し、
    前記ゲート接続配線と前記ゲートバス配線とは、前記パッド電極を介して電気的に接続される、半導体装置。
  4. 請求項１記載の半導体装置において、
    前記ゲートバス配線の前記第１方向の幅は、前記ゲート接続配線の前記第１方向の幅よりも大きい、半導体装置。
  5. 基板の主面上に、平面視において第１方向に互いに離間して設けられたソースバス配線およびドレインバス配線と、
    前記ソースバス配線と前記ドレインバス配線との間に設けられたトランジスタユニットと、
    前記トランジスタユニットにおいて、前記第１方向に延在し、平面視において前記第１方向と直交する第２方向に互いに離間して設けられた複数のゲート電極と、
    複数の前記ゲート電極と電気的に接続されたゲートバス配線と、
    を有し、
    複数の前記ゲート電極は、第１配線層で形成され、
    前記ソースバス配線および前記ドレインバス配線は、前記第１配線層より上層の第２配線層で形成され、
    前記トランジスタユニットを覆うように、前記ゲートバス配線は、前記第２配線層より上層の第３配線層で形成され、
    前記トランジスタユニットにおいて、前記第２配線層で形成され、前記第１方向に延在し、前記第２方向に互いに離間して設けられた複数のソース電極と、
    前記トランジスタユニットにおいて、前記第２配線層で形成され、前記第１方向に延在し、前記第２方向に互いに離間して設けられた複数のドレイン電極と、
    をさらに有し、
    前記ソース電極と前記ドレイン電極とは前記第２方向に交互に設けられ、
    前記ソース電極が前記基板に接続する部分と、前記ドレイン電極が前記基板に接続する部分との間に、前記ゲート電極が配置され、
    複数の前記ソース電極の前記第１方向の一方の端部が、前記ソースバス配線でつながり、
    複数の前記ドレイン電極の前記第１方向の一方の端部が、前記ドレインバス配線でつながり、
    前記ソース電極の前記第２方向の両側にそれぞれ位置する前記ゲート電極の前記第１方向の一方の端部が、ゲート接続配線でつながり、
    前記ゲート接続配線の上方に前記ゲートバス配線が位置し、
    前記ゲート接続配線と前記ゲートバス配線との間に前記ソース電極の一部が位置し、
    前記ゲート接続配線と前記ゲートバス配線とは、前記ソース電極を貫通する接続部を介して電気的に接続される、半導体装置。
  6. 請求項５記載の半導体装置において、
    前記接続部は、
    前記ゲート接続配線と前記ゲートバス配線との間に形成された層間絶縁膜と、
    前記層間絶縁膜を貫通する接続孔と、
    前記接続孔に埋め込まれたプラグ電極と、
    を有する、半導体装置。
  7. 請求項５記載の半導体装置において、
    前記接続部は、前記ゲート接続配線と前記ゲートバス配線との間に前記第２配線層からなるパッド電極を有し、
    前記ゲート接続配線と前記ゲートバス配線とは、前記パッド電極を介して電気的に接続される、半導体装置。
  8. 請求項１記載の半導体装置において、
    平面視において、前記ゲートバス配線は、前記トランジスタユニットの一部と重なっている、半導体装置。
  9. 請求項１記載の半導体装置において、
    前記ゲートバス配線は、
    前記第１方向に延在する第１部分と、
    前記第１部分の両側にそれぞれ前記第２方向に延在する第２部分と、
    を有し、
    前記第２部分が、前記ゲート接続配線の上方に位置する、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記ソースバス配線に対してボンディングされた第１ワイヤと、
    前記ドレインバス配線に対してボンディングされた第２ワイヤと、
    前記ゲートバス配線に対してボンディングされた第３ワイヤと、
    を有する、半導体装置。
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