CN103545352B - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件。提高由氮化物半导体材料制成的场效应晶体管的可靠性。一种欧姆电极包括多个隔离以彼此分开的单元电极。利用这种构造，可以防止导通态电流在y轴方向（负方向）上在单元电极中流动。此外，在相应的单元电极中，可以防止在y轴方向（负方向）上流动的导通态电流的电流密度增加。结果，可以提高欧姆电极的电迁移阻抗。

Description

半导体器件
相关申请的交叉引用
2012年7月12日提交的日本专利申请No.2012-156891的公开，包括说明书、附图和摘要，通过引用整体包含于此。
技术领域
本发明涉及一种半导体器件，并且例如，涉及一种有效应用于包含由氮化物半导体材料制成的功率器件的半导体器件的技术。
背景技术
日本未审专利申请公布No.Hei7(1995)-45829公开了一种构造，其中多个接触孔与漏极扩散区中的金属布线部分接触，并且这多个接触孔还连接到源扩散区中的金属布线部分。
而且，日本专利No.3086713公开了一种技术，其中提供了将源电极接合到未分开的源区的多个源接触区。
发明内容
如今，在创建低碳社会中更高效率的使用能量成为一个重要且急促的问题。为了高效使用能量，例如，因为降低逆变器中的功率损耗的效果有助于能量的高效，所以重要的是开发构造逆变器的功率器件。在研究和开发现状中，作为功率器件的材料，已经考虑从Si(硅)变为GaN(氮化镓)。这是因为利用GaN(氮化镓)能够提供一种高性能的功率器件，其可以同时实现导通电阻的降低和耐受电压，由于GaN(氮化镓)在击穿场强度和带隙上比Si(硅)更大。
然而，因为功率器件应对大电流，例如，当使用与氮化物半导体层欧姆接触的欧姆电极时，在欧姆电极中流动的电流密度变大。为此，增加了欧姆电极中产生的电迁移导致产生空隙和间断的风险。
由本说明书的描述和附图，其它问题和新颖的特征将变得更明显。
根据本发明的一个方面，提供一种场效应晶体管，包括第一欧姆电极，其具有多个与氮化物半导体层欧姆接触并且彼此分离开的第一单元电极。此外，根据本发明的这方面的电场晶体管包括第二欧姆电极，其具有多个与氮化物半导体层欧姆接触并且彼此分离开的第二单元电极，其中第二欧姆电极与第一欧姆电极分开。多个第一单元电极和多个第二电极每个都包括铝膜。
根据本发明的这方面，可以提高使用氮化物半导体材料的场效应晶体管的可靠性。
附图说明
图1是示出现有技术中的功率MOSFET的构造示例的平面图；
图2是沿着图1中的线A-A的横截面图；
图3是示出根据第一实施例的功率MOSFET的构造示例的平面图；
图4是图3中示出的源电极的局部放大平面图；
图5是沿着图3中的线A-A的横截面图；
图6是示出欧姆接触中的电流与电压特性的曲线图；
图7是主要沿着图3的线B-B的源电极的横截面图；
图8是示出根据第一实施例的半导体器件制造工艺的横截面图；
图9是示出图8随后的半导体器件制造工艺的横截面图；
图10是示出图9随后的半导体器件制造工艺的横截面图；
图11是示出图10随后的半导体器件制造工艺的横截面图；
图12是示出图11随后的半导体器件制造工艺的横截面图；
图13是示出图12随后的半导体器件制造工艺的横截面图；
图14是示出图13随后的半导体器件制造工艺的横截面图；
图15是示出图14随后的半导体器件制造工艺的横截面图；
图16是示出图15随后的半导体器件制造工艺的横截面图；
图17是示出图16随后的半导体器件制造工艺的横截面图；
图18是示出图17随后的半导体器件制造工艺的横截面图；
图19是示出图18随后的半导体器件制造工艺的横截面图；
图20是示出图19随后的半导体器件制造工艺的横截面图；
图21是示出图20随后的半导体器件制造工艺的横截面图；
图22是示出图21随后的半导体器件制造工艺的横截面图；
图23是示出图22随后的半导体器件制造工艺的横截面图；
图24是示出图23随后的半导体器件制造工艺的横截面图；
图25是示出图24随后的半导体器件制造工艺的横截面图；
图26是示出电流密度(A/cm2)和单元电极数量之间的关系的曲线图；
图27是示出根据第一修改的功率MOSFET的横截面的图；
图28是示出根据第二修改的功率MOSFET的平面结构的图；
图29是示出根据第三修改的功率MOSFET的平面结构的图；
图30是示出根据第二实施例的功率MOSFET的横截面的图；
图31是示出根据第二实施例的半导体器件制造工艺的横截面图；
图32是示出图31随后的半导体器件制造工艺的横截面图；
图33是示出图32随后的半导体器件制造工艺的横截面图；
图34是示出图33随后的半导体器件制造工艺的横截面图；
图35是示出图34随后的半导体器件制造工艺的横截面图；
图36是示出根据第三实施例的三相电动机的电路图的图；和
图37是示出根据第四实施例的功率MOSFET的横截面的图。
具体实施方式
为了方便的需要，将下面的实施例分成多个章节和实施例。因此，除非清楚指明，否则，分立的章节或实施例不是彼此无关的，而是一个章节或实施例和其它实施例的一些或全部是修改、细节和补充说明的关系。
另外，在下面的实施例中，当提到部件的数量(包括计数、数字、量和范围)时，部件的数量并不限于指定的数量，而是可以大于、小于或等于指定的数量，除非另外清楚地指定并原则上明确限于指定的数量。
此外，不必说，在下面的实施例中，部件(包括部件步骤，等)不总是必需的，除非另外清楚地指定并原则上被认为是明确必需的。
类似地，当在下面的实施例中提到部件的形状和位置关系等时，部件将具有与它们的形状等基本相似或相同的形状，除非另外清楚地定义并且原则上不认为是明确的。这同样也适用于上述的数值和范围。
另外，在用来说明实施例的所有图中，相同的部件原则上用相同的附图标记表示，并因此将省略它们的重复描述。而且，为了读图容易，即使在平面图中也可以使用阴影。
第一实施例
(现有技术的描述)
首先，在将要描述根据第一实施例的半导体器件之前，将描述现有技术的半导体器件。然后，在描述了现有技术中提高的空间之后，将描述第一实施例的技术概念。
图1是示出现有技术中功率MOSFET(金属氧化物半导体场效应晶体管)的构造示例的平面图。如图1所示，在现有技术的功率MOSFET中，栅焊盘GP每个都布置在纸面的左端和右端，并且源电极SE和漏电极DE布置在布置于右侧和左侧上的栅焊盘GP之间。更具体地，在X轴方向上延伸的源焊盘SP插入在布置于右侧和左侧上的栅焊盘GP之间，并且多个梳状源电极SE形成为在Y轴方向上从源焊盘SP突出。
同样，在X轴方向上延伸的漏焊盘DP布置在安置于右侧和左侧上的栅焊盘GP之间的空间中，并且多个梳状漏电极DE形成为在Y轴方向上从漏焊盘DP突出。
多个源电极SE和多个漏电极DE交替布置在与Y轴方向正交的X轴方向上。在这种情况下，在Y轴方向上延伸的多个栅电极GE布置在交替布置的相应的源电极SE和相应的漏电极DE之间。栅电极GE电连接到栅线GL，栅线GL靠近源焊盘SP并置，并且在X轴方向上延伸的栅线GL电连接到布置在纸面的右侧和左侧上的栅焊盘GP。
此外，在现有技术的功率MOSFET中，单个欧姆电极OE1形成在源电极SE的下层上，并且欧姆电极OE1布置为在Y轴方向上延伸。欧姆电极OE1电连接到形成在其上层上的源电极SE。
同样，单个欧姆电极OE2形成在漏电极DE的下层上，并且欧姆电极OE2布置成在Y轴方向上延伸。欧姆电极OE2电连接到形成在其上层上的漏电极DE。
图2是沿着图1的线A-A的横截面图。如图2所示，在现有技术的功率MOSFET中，缓冲层BF形成在例如由硅制成的半导体衬底1S上，并且例如由GaN制成的沟道层CH形成在该缓冲层BF上。例如，由AlGaN制成的电子供应层ES形成在沟道层CH上。
在该示例中，为了减小构成半导体衬底1S的硅(Si)的晶格间距和构成沟道层CH的氮化镓(GaN)的晶格间距之间的失配，形成了缓冲层BF。也就是，当由氮化镓(GaN)制成的沟道层CH直接形成在由硅制成的半导体衬底1S上时，在沟道层CH中会形成大量晶体缺陷，由此导致功率MOSFET的性能降低。为此，插入了缓冲层BF，用于减少半导体衬底1S和沟道层CH之间的晶格。在形成缓冲层BF的情况下，可以提高形成在缓冲层BF上的沟道层CH的质量。结果，可以提高功率MOSFET的性能。
随后，如图2所示，栅线GL和欧姆电极OE1形成在电子供应层ES上，并且例如由氧化硅膜形成的层间绝缘膜IL形成为覆盖栅线GL和欧姆电极OE1。接触孔CNT形成在层间绝缘膜IL中，以暴露欧姆电极OE1的表面，并且源电极SE嵌入在接触孔CNT中且形成在层间绝缘膜IL上。此外，源焊盘SP与层间绝缘膜IL上的源电极SE一体形成，并且漏焊盘DP形成在远离源焊盘SP的层间绝缘膜IL上。
在现有技术中的由此构造的功率MOSFET中，继续使用化合物半导体工艺开发，但是为了实现成本的降低，需要建立硅半导体工艺中的批量生产技术。
例如，在化合物半导体工艺中，从下层依次包含Ti、Al、Mo和Au的叠层膜用于欧姆电极OE1，其与氮化物半导体层欧姆接触，并且金(Au)布线用于电连接欧姆电极OE1的布线(例如，源电极SE)。
因此，当用化合物半导体工艺制造由氮化物半导体材料制成的功率器件时，因为频繁使用昂贵的金(Au)，所以制造成本升高。另一方面，在硅半导体工艺中，因为昂贵的金不经常用于互连层，所以可以降低制造成本。
当使用硅半导体工艺时，因为需要抑制金原子的扩散，所以欧姆电极OE1需要由一种材料制成，代替包含金膜的欧姆电极OE1。例如，可以想象的到：铝膜例示了与氮化物半导体层欧姆接触的金属材料，并且在其中主要包含铝膜的欧姆电极OE1用在硅半导体工艺中。具体地，本发明人已经发现：当电子供应层ES由AlGaN制成并且欧姆电极由铝制成时，由于AlGaN的功函数和铝的功函数彼此相对接近，所以可以形成优良的欧姆接触。
然而，根据本发明人的研究，当由铝膜形成欧姆电极OE1时，发现：实现了将在后面描述的提高空间，这将要描述。
(现有技术中存在的提高空间)
将参考图1和2描述当现有技术中的功率MOSFET导通时电流流动的路径。首先，如图1所示，当功率MOSFET导通时，导通态电流从漏焊盘DP流入漏电极DE中。然后，已经到达漏电极DE的导通态电流，通过形成在漏电极DE的下层上的欧姆电极OE2，抵达沟道层CH和电子供应层ES之间的界面。
在本示例中，在利用氮化物半导体材料的现有技术的功率MOSFET中，在沟道层CH中沟道层CH和电子供应层ES之间的界面附近产生了二维电子气。二维电子气是通过下面的机制产生的。由于构成沟道层CH的氮化镓(GaN)的电子亲和力和构成电子供应层ES的氮化铝镓(AlGaN)的电子亲和力彼此不同，所以形成了导带偏移(导带间断)。由于导带偏移以及存在于沟道层CH和电子供应层ES中的压电极化和自发极化的影响，在沟道层CH中沟道层CH和电子供应层ES之间的界面附近会产生比费米级更低的方形阱电势。结果，电子积累在方形阱电势中。通过这种构造，二维电子气产生在沟道层CH和电子供应层ES之间的界面附近。
因此，如图1所示，利用在沟道层CH和电子供应层ES之间的界面中产生的二维电子气，导通态电流沿着沟道层CH和电子供应层ES之间的界面，从欧姆电极OE2的下层通过栅电极的正下方朝向欧姆电极OE1的下层流动。其后，如图2所示，已经达到欧姆电极OE1的下层的导通态电流流入形成在电子供应层ES的上层上的欧姆电极OE1和形成在欧姆电极OE1上的源电极SE中，最终到达源焊盘SP。通过这种方式，在现有技术的功率MOSFET中，导通态电流从漏焊盘DP流到源焊盘SP中。
在这种情况下，如图2所示，由于欧姆电极OE1是由单个电极构成的，并且在Y轴方向上延伸，所以导通态电流的一部分在Y方向上流入欧姆电极OE1中。也就是，导通态电流的一部分沿着欧姆电极OE1的纵向方向流动。同样，如图1所示，导通态电流的一部分不仅流入到欧姆电极OE1中，而且还沿着欧姆电极OE2的纵向方向流入欧姆电极OE2中。
例如，当注意图2中示出的欧姆电极OE1时，导通态电流的一部分继续从图2所示的右侧流向左侧(在纵向方向上)。因为在功率MOSFET中使用大电流，所以在现有技术的功率MOSFET中，在欧姆电极OE1的纵向方向上流动的电流密度变大。在上述条件下，当铝膜用于欧姆电极OE1时，实现了电迁移。也就是，因为铝膜具有当流入到该膜的电流的电流密度增加时易于产生电迁移的特性，所以当铝膜用作欧姆电极OE1时，存在在铝膜中产生电迁移由此导致欧姆电极OE1间断的风险。
由此诱发了欧姆电极OE1的间断，造成功率MOSFET缺陷。也就是，当流到铝膜中的电流的电流密度变高时，产生电迁移，这是由于电子流动使铝原子获得动量并朝向下游侧迁移的现象。当产生电迁移时，在铝膜内产生空隙，造成间断，或者在电子流下游产生小丘，降低了可靠性。从而，在上面提到的现有技术中，当欧姆电极OE1和欧姆电极OE2每个都由铝膜形成时，从功率MOSFET的可靠性的角度考虑，发现还存在提高的空间。
在这种情况下，构造了第一实施例，具有在上述现有技术的改善。在下文中，将对由此构造的第一实施例的技术概念进行描述。
(根据第一实施例的半导体器件的构造)
图3是示出根据第一实施例的功率MOSFET(半导体器件)的构造示例的平面图。如图3所示，在根据第一实施例的功率MOSFET中，栅焊盘GP每个都布置在纸面的右端和左端，并且源电极SE和漏电极DE布置在布置于右侧和左侧上的栅焊盘GP之间。更具体地，在X轴方向上延伸的源焊盘SP布置为插在布置在右侧和左侧上的栅焊盘GP之间，并且多个梳状源电极(源梳状电极)SE形成为在Y轴方向上从源焊盘SP突出。
同样，在X轴方向上延伸的漏焊盘DP布置在安置于右侧和左侧上的栅焊盘GP之间的空间中，并且多个梳状漏电极(漏梳状电极)DE形成为在Y方向上从漏焊盘DP突出。
多个源电极SE和多个漏电极DE在与Y轴方向正交的X轴方向上交替布置。在这种情况下，在Y轴方向上延伸的多个栅电极GE布置在交替布置的相应源电极SE和相应的漏电极DE之间。多个栅电极GE电连接到栅线GL，栅线GL靠近源焊盘SP并置，并且在X轴方向上延伸的栅线GL电连接到布置在纸面的右侧和左侧上的栅焊盘GP。
此外，在第一实施例的功率MOSFET中，欧姆电极OE1形成在源电极SE的下层上。欧姆电极OE1由多个单元电极UE1构成，并且多个单元电极UE1在Y轴方向上对齐以形成欧姆电极OE1。构成欧姆电极OE1的每个单元电极UE1电连接到形成在其上层上的源电极SE。
同样，欧姆电极OE2形成在漏电极DE的下层上。欧姆电极OE2由多个单元电极UE2构成。单元电极UE1在Y轴方向上对齐以形成欧姆电极OE2。构造成欧姆电极OE2的每个单元电极UE2电连接到形成在其上层上的漏电极DE。
在第一实施例中，源电极SE在X轴方向上的宽度等于漏电极DE在X轴方向上的宽度。形成在源电极SE的下层上的单元电极UE1的数量等于形成在漏电极DE的下层上的单元电极UE2的数量。因为源电流和漏电流在电流值上彼此基本相同，所以从抑制电迁移的角度考虑，单元电极UE1的数量与单元电极UE2的数量相同是可取的。然而，尤其是在降低源电阻的意图目的中，单元电极UE1的数量可以比单元电极UE2的数量减少的更多。由此，取决于意图目，单元电极UE1的数量可以与单元电极UE2的数量不同。
图4是图3中所示的源电极SE的局部放大平面图。如图4所示，层间绝缘膜(未示出)形成在形成为矩形形状的源电极SE的下层上，并且穿过形成在层间绝缘膜中的开口部分OP1，形成多个单元电极UE1。在这种情况下，每个单元电极UE1和每个开口部分OP1形成为矩形形状，并且多个单元电极UE1形成为在平面图中被源电极SE包含。此外，开口部分OP1形成为在平面图中被单元电极UE1包含。也就是，单元电极UE1的尺寸比源电极SE的尺寸更小，并且比开口部分OP1的尺寸更大。这种构造不仅适用于源电极SE、开口部分OP1和单元电极UE1的关系，而且适用于图3中所示的漏电极DE、开口部分(未示出)和单元电极UE2的关系。
由此，在第一实施例中，在多个单元电极UE1沿其对齐的方向(X轴方向)上，每个单元电极UE1的宽度比每个开口部分(第一开口部分)OP1的宽度更大。同样，在多个单元电极UE2沿其对齐的方向(X轴方向)上，每个单元电极UE2的宽度比每个开口部分(第二开口部分)的宽度更大。在该平面图中，每个开口部分OP1包含在每个单元电极UE1中，并且在平面图中，多个开口部分的每个都包含在多个单元电极UE2的每个中。
图5是沿着图3中的线A-A的横截面图。如图5所示，在第一实施例的功率MOSFET中，例如，缓冲层BF形成在例如由硅制成的半导体衬底1S上，并且例如由GaN制成的沟道层CH形成在缓冲层BF上。例如由AlGaN制成的电子供应层ES形成在沟道层CH上。
在该示例中，为了减小构成半导体衬底1S的硅(Si)的晶格间距和构成沟道层CH的氮化镓(GaN)的晶格间距之间的失配，形成了缓冲层BF。也就是，当由氮化镓(GaN)制成的沟道层CH直接形成在由硅制成的半导体衬底1S上时，在沟道层CH中形成大量晶体缺陷，由此导致功率MOSFET的性能降低。为此，插入了缓冲层BF，用于减少半导体衬底1S和沟道层CH之间的晶格。在形成缓冲层BF的情况下，可以提高形成在缓冲层BF上的沟道层CH的质量。结果，可以提高功率MOSFET的性能。
在第一实施例中，描述了由硅(Si)制成半导体衬底1S的示例。然而，本发明并不限于该示例，而是衬底可以由碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)或金刚石(C)制成。
随后，如图5所示，在第一实施例的功率MOSFET中，形成沟槽(凹槽)TR，其从电子供应层ES的表面开始，超过电子供应层ES和沟道层CH之间的界面，并到达沟道层CH。例如，由氧化硅膜或氧化铝膜形成的栅绝缘膜GOX形成在沟槽TR的内壁上，并且栅电极GE穿过栅绝缘膜GOX嵌入在沟槽TR内。
而且，如图5所示，每个单元电极UE1和每个单元电极UE2都形成在电子供应层ES上，并且例如由氧化硅膜形成的保护膜PRO和层间绝缘膜IL被形成来覆盖单元电极UE1和单元电极UE2。在保护膜PRO和层间绝缘膜IL中，形成开口部分OP1以暴露单元电极UE1的表面，并形成开口部分OP2以暴露单元电极UE2的表面。每个源电极SE从开口部分OP1的内部形成在层间绝缘膜IL上。同样，每个漏电极DE从开口部分OP2的内部形成在层间绝缘膜IL上。在这种情况下，单元电极UE1和单元电极UE2每个都由铝膜形成，并且源电极SE和漏电极DE每个都由叠层膜形成，该叠层膜例如包括由钛/氮化钛膜形成的阻挡导体膜和由AlCu膜或AlSiCu膜为代表的铝合金膜。
在由此构造的使用氮化物半导体材料的第一实施例的功率MOSFET中，二维电子气产生在沟道层CH和电子供应层ES之间的界面附近。也就是，由于基于沟道层CH和电子供应层ES之间的电子亲和力差异的导带偏移以及存在于沟道层CH和电子供应层ES中的压电极化和自发极化的影响，在沟道层CH和电子供应层ES之间的界面附近产生比费米级更低的方形阱电势。结果，电子积累在方形阱电势中，由此在沟道层CH和电子供应层ES之间的界面附近产生了二维电子气。
其中嵌入了栅电极GE的沟槽TR超过沟道层CH和电子供应层ES之间的界面并达到沟道层CH的原因如下。例如，当栅电极GE布置在电子供应层ES上时，即使在没有电压施加到栅电极GE上的状态下，二维电子气也会产生在沟道层CH和电子供应层ES之间的界面中，紧接在栅电极GE下方。也就是，即使在没有电压施加在栅电极GE上的状态下，当在漏电极DE和源电极SE之间产生电势差时，也获得导通态电流流过的常导通态。
也就是，当沟道层CH和电子供应层ES由氮化物半导体制成时，除了由沟道层CH和电子供应层ES之间的导带偏移造成的方形阱电势之外，由于利用氮化物半导体造成的压电极化和自然极化使方形阱电势被下拉。结果，当栅电极GE没有沟槽结构时，即使没有电压施加到栅电极GE上，在沟道层CH和电子供应层ES之间的界面附近也会产生二维电子气。结果，该器件变为常导通类型。
顺便提及，在由功率MOSFET代表的功率控制晶体管中，要求常截止器件。为此，如图5所示，提出了具有在沟槽TR中嵌入了栅电极GE的结构的功率MOSFET。
在具有上述沟槽结构的栅电极GE的功率MOSFET中，沟道层CH和电子供应层ES之间的界面被沟槽结构的栅电极GE中断。为此，如果施加到栅电极GE的电压等于或小于阈值电压，则由于二维电子气在源电极SE和漏电极DE之间不存在导电。
另一方面，在第一实施例的功率MOSFET中，当等于或高于阈值电压的电压施加到栅电极GE上时，由于正电压施加到栅电极GE上，所以电子集中在栅电极GE的底表面附近以形成积累区。结果，当等于或高于阈值电压的电压施加到栅电极GE上时，通过二维电子气和积累区进行源电极SE和漏电极DE之间的导电。结果，导通态电流从漏电极DE流向源电极SE。换句话说，电子从源电极SE流向漏电极DE。通过这种方式，在如图5所示构造的功率MOSFET中，可以实现常截止器件。也就是，为了实现常截止器件，应用沟槽结构的栅电极GE。
如图5所示，单元电极UE1和单元电极UE2形成在电子供应层ES上。电子供应层(氮化物半导体层)ES和单元电极UE1，或者电子供应层(氮化物半导体层)ES和单元电极UE2，彼此欧姆接触。
图6是示出欧姆接触中的电流电压特性的曲线图。参考图6，横轴代表施加在欧姆接触之间的电压，纵轴代表在欧姆接触之间流动的电流。如图6所示，当第一电压施加到欧姆接触时，电流在正方向上随着第一电压的增加而线性升高。另一方面，当第二电压施加在欧姆接触上时，电流在负方向上随着第二电压的增加而线性升高。从这一面，应该理解，在欧姆接触的电流电压特性中，第一电压极性中的电流电压特性与第二电压极性中的电流电压特性完全相同。也就是，欧姆接触是电阻接触，其定义为如肖特基接触那样的不具有整流特性的接触。
(第一实施例的特征)
图7是主要沿着图3的线B-B的源电极SE的横截面图。在第一实施例中，源电极SE沿着在Y轴方向上延伸的截面线的结构，以及漏电极DE沿着在Y轴方向上延伸的截面线的结构具有相同的构造。因此，在下面的描述中，关注源电极SE。下面的结构不仅可应用于源电极SE和紧接在源电极SE下方的结构，而且可应用于漏电极DE和紧接在漏电极DE下方的结构。
如图7所示，在第一实施例的功率MOSFET中，缓冲层BF形成在例如由硅制成的半导体衬底1S上，并且例如由GaN制成的沟道层CH形成在缓冲层BF上。例如由AlGaN制成的电子供应层ES形成在沟道层CH上。
在Y轴方向上，多个单元电极UE1在电子供应层ES上对齐。通过这些单元电极UE1形成欧姆电极OE1。此外，例如由氧化硅膜形成的保护膜PRO和层间绝缘膜IL被形成来覆盖欧姆电极OE1。而且，栅线GL形成在保护膜PRO上，并且栅线GL用层间绝缘膜IL覆盖。
多个开口部分OP1形成在保护膜PRO和层间绝缘膜IL中，以暴露出构成欧姆电极OE1的多个单元电极UE1的相应表面。源电极SE从开口部分OP1的内部形成在层间绝缘膜IL上，并且源焊盘SP与源电极SE一体形成。而且，漏焊盘DP也形成在层间绝缘膜IL上，与源电极SE分开，使得与源电极SE电隔离。在这种情况下，单元电极UE1每个都由铝膜形成，并且源电极SE每个都由叠层膜形成，叠层膜例如包含由钛/氮化钛膜形成的阻挡导体膜以及AlCu膜或AlSiCu膜。
第一实施例的特征在于：欧姆电极OE1是由多个分开的单元电极UE1构成的。利用这种构造，可以提高欧姆电极OE1中的电迁移阻抗。
例如，在现有技术中，如图2所示，欧姆电极OE1由单体构成。也就是说，在现有技术中，由于欧姆电极OE1在Y轴方向上延伸，所以导通态电流的一部分沿着Y轴方向(负方向)流入欧姆电极OE1。在这种情况下，在欧姆电极OE1内电子被电场加速，在电子加速到一定程度之后，电子与构成欧姆电极OE1的金属离子碰撞。电子的动能转换成金属离子的晶格振动能量(热能)，也转换成金属离子的动能。
另一方面，金属离子在周期电势基本固定的位置上被热化，并且能够以一定的概率迁移超过该电势的壁。该电势的壁通常称为“激活能量”，并且值基本根据材料来确定。
因为超过该电势的壁的金属离子自然返回原始位置，或者随机迁移，该金属宏观上没有变化。然而，当通过电场加速的电子的动能被供应到金属离子时，构成欧姆电极OE1的金属离子沿着电子流在相同方向(电子沿其流动的方向)上同时迁移。结果，随着被电场加速的电子数量的增加，在欧姆电极OE1中产生空隙，更坏的情况下产生间断。
也就是说，在现有技术中，如图2所示，因为欧姆电极OE1是由在Y轴方向上延伸的单体构成的，所以沿着Y轴方向(负方向)流入欧姆电极OE1中的导通态电流的电流密度增加。结果，通过构成导通态电流的电子流，构成欧姆电极OE1的金属离子在电子沿其流动的方向上同时迁移。结果，在现有技术中，欧姆电极OE1易于被间断。
相反，如图7所示，根据第一实施例的欧姆电极OE1不是由单体构成的，而是由分隔开而彼此分离开的多个单元电极UE1构成的。也就是说，根据第一实施例的欧姆电极OE1是由在Y轴方向上分离开的多个分开的单元电极UE1构成的。结果，根据第一实施例的欧姆电极OE1，可以防止导通态电流的一部分沿着Y轴方向(负方向)流入欧姆电极OE1。
也就是说，在第一实施例中，因为欧姆电极OE1是由多个彼此分离开的分开的单元电极构成的，所以可以防止导通态电流在Y轴方向(负方向)上流过多个单元电极UE1。此外，在多个单元电极UE1的每个中，可以防止在Y轴方向(负方向)流动的导通态电流的电流密度增加。
结果，根据第一实施例，由于欧姆电极OE1是由多个彼此分离开的分开的单元电极UE1构成的，所以可以提高欧姆电极OE1的电迁移阻抗。也就是，在第一实施例中，因为欧姆电极OE1被分成多个单元电极UE1，所以与现有技术相比，可以抑制在Y轴方向(负方向)上在欧姆电极OE1中流动的电流的电流密度。
参考图7，箭头指示紧接在电源电极SE下方流动的导通态电流的路径。如箭头所指示的，导通态电流在流进沟道层CH和电子供应层ES之间的界面之后，流入布置在电子供应层上的欧姆电极OE1中。在这种情况下，如图7所示，因为欧姆电极OE1是由沿着Y轴方向彼此分离开的多个分开的单元电极UE1构成的，所以导通态电流被分散到多个单元电极UE1中，并流动。由于多个欧姆电极OE1是在Y轴方向上彼此分离开的，所以可以防止导通态电流沿着Y轴方向(负方向)流入欧姆电极OE1。换句话说，因为欧姆电极OE1是由多个彼此分离开的分开的单元电极UE1构成的，所以可以有效防止导通态电流在Y轴方向(负方向)上流过多个单元电极UE1。此外，在多个单元电极UE1的每个中，可以防止在Y轴方向(负方向)上流动的导通态电流的电流密度。结果，可以防止在欧姆电极OE1中产生电迁移。
其后，在这些单元电极UE1的每个中流动的导通态电流从形成在相应的单元电极UE1中的开口部分OP1流入源电极SE，并从源电极SE流入到源焊盘SP中。
在该示例中，如图7所示，源电极SE电连接到相应的单元电极UE1，并且在Y轴方向上延伸。从这种事实来看，在源电极SE中，已经流进多个单元电极UE1的导通态电流并在一起，并且流动。因此，担心源电极SE中的电迁移阻抗降低。然而，在第一实施例中，不必担心这个缺点。
这是因为在第一实施例中，源电极SE不是由铝(Al)膜构成的，而是由以AlCu膜或AlSiCu膜为代表的铝合金膜构成的。例如，在AlCu膜的情况下，比铝(Al)更重的百分之几或更低的微量铜(Cu)加入到AlCu膜中。在这种情况下，铜(Cu)具有沉积在铝(Al)的晶粒边界上并使铝(Al)的相应的晶粒彼此粘附的功能。结果，在AlCu膜中，可以提高电迁移阻抗。也就是说，因为源电极SE每个都是由在电迁移阻抗上比铝膜更高的AlCu膜，或AlSiCu膜形成的，所以可以充分抑制源电极SE中出现由电迁移造成的空隙或间断。
此外，例如，构成源电极SE的AlCu膜的厚度和AlSiCu膜的厚度大约是4.5μm，而构成欧姆电极OE1(单元电极UE1)的铝膜的厚度大约是0.3μm。从而，因为构成源电极SE的AlCu膜的厚度比欧姆电极OE1(单元电极UE1)的厚度足够厚，所以很难产生由电迁移造成的空隙和间断。
由此，在源电极SE中，因为使用了电迁移阻抗比铝膜的更高的AlCu膜或AlSiCu膜，并且AlCu膜的厚度和AlSiCu膜的厚度是厚的，所以不会出现由电迁移造成的空隙和间断。
因此，通过应用上面提到的技术，欧姆电极OE1也是由例如以AlCu膜或AlSiCu膜为代表的铝合金膜形成的构造是有用的。也就是说，除了欧姆电极OE1是由多个彼此分离开的分开的单元电极UE1构成的特征(第一实施例的特征)之外，还由于多个单元电极UE1每个都是由铝合金膜形成的，所以可以进一步提高电迁移阻抗。结果，根据第一实施例，可以提供可靠性非常高的功率MOSFET。
(根据第一实施例的制造半导体器件的方法)
根据第一实施例的半导体器件(功率MOSFET)构造为如上所述，将参考图描述制造半导体器件的方法。在下面描述的制造半导体器件的方法中，首先将参考沿着图3中的线A-A的横截面图描述，其后将参考示出第一实施例的特征的图3的沿着线B-B的横截面图进行描述。
如图8所示，例如，通过金属有机化学气相沉积(MOCVD)，在具有暴露的(111)表面的由硅制成的半导体衬底1s上形成半导体层状结构。在该半导体层状结构中，形成例如由未掺杂的氮化镓(GaN)制成的缓冲层BF。随后，在该缓冲层BF上形成由未掺杂的氮化镓(GaN)制成的沟道层CH。其后，在沟道层CH上形成由未掺杂的(AlGaN)制成的电子供应层ES。通过这种方式，形成了半导体层状结构。通过生长在晶轴(C轴)方向叠层的Ⅲ族表面，形成了该半导体层状结构。
随后，如图9所示，在电子供应层ES上形成例如由铝膜形成的金属膜MF1。金属膜MF1例如可以通过溅射技术形成。其后，如图10所示，通过光刻和蚀刻技术图案化金属膜MF1。结果，在电子供应层ES上可以形成每个都是由金属膜MF1形成的单元电极UE1(欧姆电极OE1)和单元电极UE2(欧姆电极OE2)。单元电极UE1和单元电极UE2形成为彼此分离开。
随后，如图11所示，在其上形成了单元电极UE1和单元电极UE2的电子供应层ES上形成保护膜PRO。保护膜PRO形成为覆盖单元电极UE1和单元电极UE2，并且例如由氧化硅膜形成。
其后，如图12所示，通过光刻和蚀刻技术，形成穿透保护膜PRO和电子供应层ES并达到沟道层CH的沟槽(凹槽)TR。该沟槽TR形成在单元电极UE1和单元电极UE2之间。
随后，如图13所示，从沟槽TR的内壁在保护膜PRO的一部分上形成栅绝缘膜GOX，并且在栅绝缘膜GOX上形成例如由多晶硅膜或金属膜形成的栅电极GE，以填充沟槽TR的内部。在这种情况下，栅绝缘膜GOX例如可以由氧化硅膜形成，但是并不限于该构造，并且可以由介电常数比氧化硅膜更高的高介电常数膜形成。
例如，高介电常数膜是由氧化铝膜(Al2O3膜)或作为铪氧化物中的一种的氧化铪膜(HfO2膜)形成的。然而，氧化铪膜可用其它的铪绝缘膜，诸如铝化铪膜、HfON膜(氮氧化铪膜)、HfSiO膜(硅酸铪膜)、HfSiON膜(氮氧化硅铪膜)和HfAlO膜，代替。而且，高介电常数膜可以由铪绝缘膜形成，其中将氧化物，诸如氧化钽、氧化铌、氧化钛、氧化锆、氧化镧或氧化钇，引入上述铪绝缘膜中。由于铪绝缘膜的介电常数比氧化硅膜或氮氧化硅膜更高，如氧化铪膜那样，所以如利用氧化铪膜的情况那样可以减小泄漏电流。
随后，如图14所示，在栅电极GE和保护膜PRO上形成层间绝缘膜IL。层间绝缘膜IL例如可以由氧化硅膜形成。其后，如图15所示，通过光刻和蚀刻技术，形成穿透层间绝缘膜IL和保护膜PRO的开口部分OP1和开口部分OP2。形成开口部分OP1以暴露出单元电极UE1的表面，并且形成开口部分OP2以暴露出单元电极UE2的表面。
随后，如图16所示，在其中形成有开口部分OP1和开口部分OP2的层间绝缘膜IL上形成例如由钛/氮化钛膜形成的阻挡导体膜(阻挡金属膜)BMF，并且在阻挡导体膜BMF上形成例如由AlCu膜或AlSiCu膜为代表的铝合金膜形成的金属膜MF2。阻挡导体膜BMF和金属膜MF2可以通过溅射技术形成。
其后，如图17所示，通过光刻和蚀刻技术图案化金属膜MF2和阻挡导体膜BMF。结果，源电极SE可以嵌入在开口部分OP1的内部，并且形成在层间绝缘膜IL的一部分上。同样地，漏电极DE可以嵌入在开口部分OP2的内部，并且形成在层间绝缘膜IL的一部分上。结果，源电极SE可以形成为电连接至单元电极UE1，并且漏电极DE可以形成为电连接至单元电极UE2。利用上述工艺，可以形成根据第一实施例的半导体器件(功率MOSFET)。
随后，将从使第一实施例中的特征清楚的角度描述半导体器件的制造方法。更具体地，下面将参考沿着图3中的线B-B的横截面图描述根据第一实施例的半导体器件的制造方法。
首先，通过参考图8描述的工艺，形成图18中所示的半导体层状结构。然后，如图19所示，在形成于半导体层状结构的最上层上的电子供给层ES上形成例如由铝膜形成的金属膜MF1。
其后，如图20所示，通过光刻和蚀刻技术图案化金属膜MF1，以形成多个单元电极UE1。这些单元电极UE1彼此分离开，并且欧姆电极OE1是由这多个单元电极UE1形成的。通过这种方式，在第一实施例中，欧姆电极OE1可以由多个单元电极UE1来构造。
随后，如图21所示，在其上形成了多个单元电极UE1的电子供应层ES上形成保护膜PRO。保护膜PRO例如可以由氧化硅膜形成，并且通过CVD(化学气相沉积)技术形成。
随后，如图22所示在保护膜PRO上形成栅线GL之后，在其上形成了栅线GL的保护膜PRO上形成层间绝缘膜IL，如图23所示。层间绝缘膜IL例如可以由氧化硅膜形成，并且通过例如CVD技术形成。
其后，如图24所示，通过光刻和蚀刻技术形成穿透层间绝缘膜IL和保护膜PRO的多个开口部分OP1。形成这多个开口部分OP1以暴露出多个单元电极UE1的相应表面。
然后，如图25所示，在其中形成了开口部分OP1的层间绝缘膜IL上形成例如由钛/氮化钛膜形成的阻挡导体膜BMF，并且在阻挡导体膜BMF上形成例如由AlCu膜或AlSiCu膜为代表的铝合金膜所形成的金属膜MF2。例如，可以通过溅射技术形成阻挡导体膜BMF和金属膜MF2。
其后，通过光刻和蚀刻技术图案化金属膜MF2和阻挡导体膜BMF。结果，源电极可以嵌入在开口部分OP1的内部，并且形成在层间绝缘膜IL的一部分上。而且，在同一工艺中形成与源电极SE一体形成的源焊盘SP和与源电极SE分离而电隔离的漏焊盘DP。利用上述工艺，可以制造第一实施例中的半导体器件(功率MOSFET)。
(第一实施例的典型优点)
根据第一实施例的半导体器件可以获得下面描述的典型优点。
(1)根据第一实施例，在由氮化物半导体材料制成的功率MOSFET的制造工艺中，可以应用硅半导体工艺。这意味着可以减小化合物半导体工艺中使用的金属膜的使用，其结果是可以减小第一实施例中的功率MOSFET的制造成本。
(2)在这种情况下，形成在由氮化物半导体材料制成的功率MOSFET和互连层(源电极SE和漏电极DE)之间的欧姆电极OE1(OE2)由铝膜形成，代替包括金属膜的膜。
结果，在处理大电流的功率MOSFET中，担心在欧姆电极OE1(OE2)中出现由电迁移引起的空隙和间断。
关于这一点，在第一实施例中，欧姆电极OE1是由彼此分离开的分开的多个单元电极UE1构造的，并且欧姆电极OE2是由彼此分离开的多个分开的单元电极UE2构造的。为此，可以有效地防止导通态电流在Y轴方向上(负方向)上流过多个单元电极UE1或多个单元电极UE2。而且，在多个单元电极UE1的每个和多个单元电极UE2的每个中，可以防止在Y轴方向(负方向)上流动的导通态电流的电流密度增加。
结果，可以防止在欧姆电极OE1和欧姆电极OE2中产生电迁移。
因此，根据第一实施例的功率MOSFET，可以有效地抑制出现由电迁移造成的空隙和间断，其结果是可以提高半导体器件的可靠性。
(3)例如，假设根据第一实施例的功率MOSFET中的漏电流密度(导通态电流密度)为0.2A/mm(在栅电极的栅宽度方向(垂直于沟道的方向)上每1mm的漏电流密度为0.2A)。而且，假设在纵向方向上构成欧姆电极OE1(OE2)的单元电极UE1(UE2)的长度为2mm，其在与纵向方向正交的方向上的长度为4μm，以及在分开的单元电极UE1(UE2)之间的间隙间隔为1μm。在这些条件下的计算结果示于图26中。图26示出了电流密度(A/cm2)(电流密度表示与电流沿其流动的方向垂直的单位截面中的值)和单元电极UE1(UE2)的分区的数量(单元电极的数量)之间的关系。
如图26所示，发现电流密度随着单元电极UE1(UE2)的分区数量增加的越多而变得越小。例如，在欧姆电极OE1(OE2)中，当假设产生出现由电迁移引起的空隙和间断的可容许电流密度为1×105(A/cm2)，在分区数量为0(对应于现有技术)时电流密度变为2.5×106(A/cm2)，其比可容许的电流密度高了一位数或很多。相反，例如，如果单元电极的数量设置为24或很多，则电流密度可以减小得比可容许的电流密度更多。结果，通过多个彼此分离开的分开的单元电极UE1(UE2)来构造欧姆电极OE1(OE2)，结果可以实现电迁移阻抗高的欧姆电极OE1(OE2)。
(4)而且，在第一实施例中，电连接至欧姆电极OE1的源电极SE或电连接至欧姆电极OE2的漏电极DE是由铝合金膜形成的，有代表性的铝合金膜为AlCu膜或AlSiCu膜，其电迁移阻抗比铝膜更高。由该事实来看，在第一实施例中，可以提高源电极SE和漏电极DE中的电迁移阻抗。具体地，在第一实施例中，源电极SE和漏电极DE每个都由高熔点的金属膜和钛膜为代表的铝合金膜的叠层膜形成。因此，即使在铝合金膜中产生了由电迁移造成的断裂，因为确保由高熔点金属膜导致的电连接，所以也可以抑制源电极SE和漏电极DE的间断。
(5)如上所述，第一实施例具有第一特征：欧姆电极OE1是通过彼此分离开的多个分开的单元电极UE1来构造的，并且欧姆电极OE2是通过彼此分离开的多个分开的单元电极UE2构造的。而且，第一实施例具有第二特征：源电极SE和漏电极DE每个都由以AlCu膜或AlSiCu膜为代表的铝合金膜形成的。由该事实来看，在第一实施例中，在分别具有欧姆电极OE1(OE2)和源电极SE(漏电极DE)的功率MOSFET中，提供上述的第一特征和第二特征能够提高电迁移阻抗。结果，根据第一实施例，可以提高分别具有欧姆电极OE1(OE2)和源电极SE(漏电极DE)的功率MOSFET的可靠性。
(第一修改)
在第一实施例中，描述了彼此分离开的单元电极UE1(UE2)每个都由通过铝膜制成的单层形成的示例。在第一修改中，将描述彼此分离开的单元电极UE1(UE2)每个都由具有钛膜和铝膜的叠层膜形成的示例。
图27是示出根据第一修改的功率MOSFET的截面的图。图27的构造与示出第一实施例的图7的构造基本相同，并且因此将描述不同的特征。
第一修改的特征在于如图27所示，构成欧姆电极OE1的多个单元电极UE1中的每个都由包括钛膜TI1、铝膜AL和钛膜TI2的叠层膜形成。利用这种构造，根据第一修改，与第一实施例相比可以进一步提高半导体器件的可靠性。
例如，在第一修改中，如同第一实施例一样，由于欧姆电极OE1是通过彼此分离开的多个分开的单元电极UE1构成的，所以可以提高电迁移阻抗。如果单元电极UE1的数量少，如图26所示，假设导通态电流(漏电流)的电流密度变得比可容许的电流密度更高。在这种情况下，有着在单元电极UE1中产生由电迁移引起的断裂的可能性。
然而，在第一修改中，即使在构成单元电极UE1的铝膜AL中产生了由电迁移引起的断裂，通过形成为在它们之间夹住铝膜AL的钛膜TI1和钛膜TI2也能确保电连接。结果，可以防止单元电极UE1的间断。因此，根据第一修改，通过欧姆电极OE1由多个分开的单元电极UE1构成的特征与多个单元电极的每个由包括钛膜TI1、铝膜AL和钛膜TI2的叠层膜形成的特征的协同作用，可以进一步提高半导体器件(功率MOSFET)的可靠性。
具体地，存在下述情况，即，即使铝膜AL破裂，通过电迁移在铝膜AL中产生空隙。在这种情况下，尽管单元电极UE1没有间断，但是紧接在开口部分OP1下方也会产生上述空隙。在这种情况下，如果在铝膜AL的上表面上没有形成钛膜TI2，则存在源电极SE和单元电极UE1之间的电连接被紧接在开口部分OP1下方形成的空隙切断的风险。关于这一点，在第一修改中，因为在铝膜AL的上层上形成钛膜TI2，所以即使在紧接在开口部分OP1的下方的铝膜AL中产生空隙，通过形成在铝膜AL的上层上的钛膜TI2也能确保源电极SE和单元电极UE1之间的电连接。结果，根据第一修改，可以进一步提高半导体器件(功率MOSFET)的可靠性。
(第二修改)
在第一实施例中，例如，如图3所示，描述了在X轴方向上源电极SE的宽度等于在X轴方向上漏电极DE的宽度的情况。在第二修改中，将描述在X轴方向上源电极SE的宽度不等于在X轴方向上漏电极DE的宽度的示例。
图28是示出根据第二修改的功率MOSFET的平面构造的图。图28的构造与示出第一实施例的图3的构造基本相同，因此将描述不同的特征。
第二修改的特征在于：安置在源电极SE的下层上的单元电极UE1的数量与安置在漏电极DE的下层上的单元电极UE2的数量不同。更具体地，在第二修改中，安置在源电极SE的下层上的单元电极UE1的数量(图28中为四个)比安置在漏电极DE的下层上的单元电极UE2的数量(图28中为三个)更大。这是因为下面的原因。
例如，在第二修改中，如图28所示，在X轴方向上源电极SE的宽度L1比在X轴方向上漏电极DE的宽度L2更小。在这种情况下，在根据第二修改的功率MOSFET中，在漏电极DE中流动的导通态电流的电流密度比在源电极SE中流动的导通态电流的电流密度更小。换句话说，在源电极SE中流动的导通态电流的电流密度比在漏电极DE中流动的导通态电流的电流密度更大。这意味着在图28所示的第二修改的布局构造中，形成在源电极SE的下层上的欧姆电极OE1在电迁移阻抗上比形成在漏电极DE的下层上的欧姆电极OE2更小。由此事实，在第二修改中，使得构成在电迁移阻抗上小的欧姆电极OE1的多个单元电极UE1的数量比构成欧姆电极OE2的多个单元电极UE2的数量更大，由此降低了那些单元电极UE1中每个中的电流密度。
也就是，如图28所示，当在X轴方向上源电极SE的宽度L1比在X轴方向上漏电极DE的宽度L2更小时，安置在源电极SE的下层上的的欧姆电极OE1中的电流密度变为最大。为此，构成欧姆电极OE1的多个单元电极UE1的数量增加，结果降低了单元电极UE1中的电流密度，提高了电迁移阻抗。
在第二修改中，描述了在X轴方向上源电极SE的宽度L1小于在X轴方向上漏电极DE的宽度L2的情况。相反，可以想象在X轴方向上源电极SE的宽度L1大于在X轴方向上漏电极DE的宽度L2的情况。在这种情况下，安置在漏电极DE的下层上的欧姆电极OE2中的电流密度变为最大。为此，构成欧姆电极OE2的多个单元电极UE2的数量增加超过构成欧姆电极OE1的多个单元电极UE1的数量，结果是可以降低单元电极UE2中的电流密度，提高电迁移阻抗。
(第三修改)
在第一实施例中，例如，如图3所示，描述了形成在源电极SE的下层上的多个单元电极UE1的布局布置与形成在漏电极DE的下层上的多个单元电极UE2的布局布置相同的示例。在第三修改中，将描述形成在源电极SE的下层上的多个单元电极UE1的布局布置与形成在漏电极DE的下层上的多个单元电极UE2的布局布置偏移的示例。
图29是示出根据第三修改的功率MOSFET的平面构造的图。图29的构造与示出第一实施例的图3的构造基本相同，因此将描述不同的特征。
第三修改的特征在于：如图29所示，形成在源电极SE的下层上的多个单元电极UE1的平面布局构造与形成在漏电极DE的下层上的多个单元电极UE2的平面布局构造不同。
而且，在这种情况下，可以获得与第一实施例相同的优点。也就是，在第三修改中，像第一实施例一样，欧姆电极OE1由多个彼此分离开的多个分开的单元电极UE1构成，并且欧姆电极OE2由多个彼此分离开的多个分开的单元电极UE2构成。为此，在第三修改中，与第一实施例一样，可以有效防止导通态电流在Y轴方向(负方向)上流过多个单元电极UE1或多个单元电极UE2。此外，在多个单元电极UE1的每个和多个单元电极UE2的每个中，可以防止在Y轴方向(负方向)上流动的导通态电流的电流密度增加。结果，可以防止在欧姆电极OE1和欧姆电极OE2中产生电迁移。因此，根据第三修改的功率MOSFET，可以有效抑制由电迁移造成的空隙和间断，结果是可以提高半导体器件的可靠性。
第二实施例
在第一实施例中，描述了在开口部分OP1中填充的材料与形成在层间绝缘膜IL上的源电极SE材料相同的示例。在第二实施例中，将描述在开口部分中填充的材料与形成在层间绝缘膜上的源电极材料不同的示例。同样，在第二实施例中，将描述在开口部分中填充的材料与形成在层间绝缘膜上的漏电极材料不同的示例。
(根据第二实施例的半导体器件的构造)
图30是示出根据第二实施例的功率MOSFET的横截面的图。图30的构造与示出第一实施例的图7的构造基本相同，因此将主要描述不同的特征。
如图30所示，保护膜PRO形成为覆盖多个单元电极UE1，并且在该保护膜PRO上形成了绝缘膜IF1。然后，在绝缘膜IF1上形成了绝缘膜IF2。层间绝缘膜IL1由绝缘膜IF1和绝缘膜IF2构成。绝缘膜IF1例如由氧化硅膜形成，并且绝缘膜IF2例如由氮化硅膜形成。
多个开口部分OP1形成在如此构造的层间绝缘膜IL1和保护膜PRO中，以便穿透层间绝缘膜IL1和保护膜PRO，并到达多个单元电极UE1的相应的表面。插塞PLG1每个都形成在开口部分OP1中。插塞PLG1包括由形成在开口部分OP1的内壁上的钛/氮化钛膜形成的阻挡导体膜BMF2，和形成在该阻挡导体膜BMF2上且嵌入在开口部分OP1中的钨膜WF。
然后，源电极SE形成在其中形成了插塞PLG1的层间绝缘膜IL1上，并且源焊盘SP与源电极SE一体形成在层间绝缘膜IL1上。在这种情况下，通过形成为嵌入在层间绝缘膜IL1中的插塞PLG1，源电极SE电连接到多个单元电极UE1。而且，与源电极SE分开的并且与源电极SE电隔离的漏焊盘DP，也形成在层间绝缘膜IL1上。源电极SE、源焊盘SP和漏焊盘DP，例如，每个都是由阻挡导体膜BMF3和以形成在阻挡导体膜BMF3上的AlCu膜为代表的金属膜MF3或AlSiCu膜形成。
由此，根据第二实施例的功率MOSFET与其中填充在开口部分OP1中的材料与源电极SE的材料相同的第一实施例的不同在于：例如，源电极SE的材料与插塞PLG1的材料不同。同样，在第二实施例中，虽然没有示出，但是例如，漏电极的材料与插塞的材料不同。
而且，在根据第二实施例的功率MOSFET中，由于欧姆电极OE1是通过彼此分离开的多个分开的单元电极UE1构成的，所以可以获得与第一实施例相同的优点。
(根据第二实施例的制造半导体器件的方法)
根据第二实施例的半导体器件(功率MOSFET)构造如上所述，下面将参考图描述制造该半导体器件的方法。
首先，在图18至22中示出的工艺与第一实施例的相同。随后，如图31所示，在保护膜PRO上形成绝缘膜IF1，并在绝缘膜IF1上形成绝缘膜IF2。绝缘膜IF1例如可以由氧化硅膜形成，并且例如通过CVD技术形成。而且，绝缘膜IF2例如可以由氮化硅膜形成，并且例如通过CVD技术形成。
然后，如图32所示，通过光刻和蚀刻技术，形成多个开口部分OP1，以穿透绝缘膜IF2、绝缘膜IF1和保护膜PRO，并达到多个单元电极UE1的相应的表面。
其后，如图33所示，在包含在开口部分OP1中的绝缘膜IF2上形成例如由钛/氮化钛膜形成的阻挡导体膜BMF2，并且钨膜WF形成在阻挡导体膜BMF2上并嵌入在开口部分OP1中。例如，通过溅射技术形成阻挡导体膜BMF2，并且例如，通过CVD技术形成钨膜WF。
随后，如图34所示，例如，通过化学机械抛光(CMP)，移除形成在绝缘膜IF2上的不需要的阻挡导体膜BMF2和不需要的钨膜WF。结果，阻挡导体膜BMF2和钨膜WF仅保留在开口部分OP1中，以形成插塞PLG1。其后，如图35所示，在其中形成了插塞PLG1的绝缘膜IF2上形成例如由钛/氮化钛膜形成的阻挡导体膜BMF3，并在阻挡导体膜BMF3上形成例如由AlCu膜或AlSiCu膜形成的金属膜MF3。在这种情况下，例如，可以通过溅射技术形成阻挡导体膜BMF3和金属膜MF3。
然后，通过光刻和蚀刻技术图案化金属膜MF3和阻挡导体膜BMF3。结果，如图30所示，可以形成源电极SE、源焊盘SP和漏焊盘DP。通过上述工艺，可以制造根据第二实施例的半导体器件(功率MOSFET)。
第三实施例
在第三实施例中，将描述在第一实施例和第二实施例中描述的功率MOSFET的应用示例。
(逆变器电路示例)
将根据第三实施例的半导体器件用于例如在混合动力车辆中使用的三相电动机的驱动电路。图36是示出根据第三实施例的三相电动机的电路图的图。参考图36，三相电动机电路包括：三相电动机1、功率半导体器件2和控制电路3。三相电动机1通过相位不同的三相电压驱动。功率半导体器件2由控制三相电动机1的开关元件构成。例如，功率MOSFET 4和二极管5被安置为例如与三个相位相对应。也就是，在每个单个相位中，功率MOSFET 4和二极管5反并联连接在三相电动机的电源电势(VCC)和输入电势之间，并且功率MOSFET 4和二极管5还反并联连接在三相电动机的输入电势和地电势(GND)之间。也就是，在三相电动机1中，为每个单个相位(每相)安置功率MOSFET4中的两个和二极管5中的两个，为三个相位安置了功率MOSFET 4中的六个和二极管5中的六个。各个功率MOSFET 4的栅电极与控制电路3连接，虽然没有具体示出，并且功率MOSFET 4是受控制电路3控制的。在如此构造的三相电动机的驱动电路中，在构造功率半导体器件2的功率MOSFET 4(开关元件)中流动的电流由控制电路3控制，以由此旋转三相电动机1。也就是，功率MOSFET 4用作向三相电动机1施加电源电势(VCC)或者向其施加地电势(GND)的开关元件，并且通过控制电路3控制功率MOSFET 4的导通/截止的时序，以由此驱动三相电动机1。
功率MOSFET 4和二极管5反向并联连接，如图36所示，将描述这种情况下二极管的功能。
当负载是没有电感的纯电阻器时，二极管5不是必要的，因为没有返回的能量。然而，当诸如电动机(例如，三相电动机)的具有电感的电路连接到负载时，有一种模式，其中负载电流在相反的方向上流到导通的开关(例如，功率MOSFET 4)。为此，有必要将二极管与诸如功率MOSFET 4的开关元件反并联连接。也就是，在逆变器电路中，如电机控制那样当负载包括电感时，当诸如功率MOSFET 4的开关元件关闭时，存储在电感中的电能(1/2LI2)必须放电。在这样的情况下，为了使存储在电感中的电能回流，二极管5与功率MOSFET 4反向并联连接。也就是，为了释放存储在电感中的电能，二极管5具有允许反向电流流动的功能。
根据第三实施例中如此构造的半导体器件，使用第一实施例和第二实施例中描述的功率MOSFET可以降低成本，并且可以提高半导体器件的可靠性。
第四实施例
根据第四实施例的功率MOSFET与第一和第二实施例的功率MOSFET的不同仅在于X轴方向上的栅电极结构。在图5中，其是沿着图3的线A-A的横截面图，形成了沟槽TR，并且形成了覆盖沟槽TR的内壁的栅绝缘膜GOX和与栅绝缘膜GOX接触的栅电极GE。
另一方面，在第四实施例中，如图37所示，p型GaN盖层PC形成为与电子供应层ES接触，并且栅电极GE2形成在p型GaN盖层PC上。通过肖特基连接来连接p型GaN盖层和栅电极GE2是可取的。由绝缘膜形成的栅绝缘膜(未示出)可以形成在p型GaN盖层PC和栅电极GE2之间。在该示例中，在平面图中p型GaN盖层PC形成在栅电极GE2的内部是可取的。
在第四实施例中，因为作为p型半导体层的p型GaN盖层PC插入在栅电极GE2和电子供应层ES之间，所以阈值电压可以设置为正。也就是，在第四实施例中，因为可以在没有形成沟槽TR的情况下实现常截止操作，所以可以降低制造成本。
以及以实施例为基础具体描述了本发明。然而，本发明并不限于上述实施例，在没有偏离本发明的精神的情况下可以进行各种变化。

Claims (41)

1.一种包括场效应晶体管的半导体器件，所述场效应晶体管包括：
(a)氮化物半导体层；
(b)第一欧姆电极，所述第一欧姆电极包括多个第一单元电极，所述多个第一单元电极与所述氮化物半导体层欧姆接触并且在沿所述第一单元电极的长轴的第一方向上彼此分离开；
(c)第二欧姆电极，所述第二欧姆电极具有多个第二单元电极，所述多个第二单元电极与所述氮化物半导体层欧姆接触并且在所述第一方向上彼此分离开，其中所述第二欧姆电极与所述第一欧姆电极分离开；
(d)栅电极，所述栅电极被夹在所述第一欧姆电极和所述第二欧姆电极之间；
(e)绝缘膜，所述绝缘膜被形成为覆盖所述第一欧姆电极和所述第二欧姆电极；
(f)多个第一开口部分，所述多个第一开口部分形成在所述绝缘膜中，并且到达构成所述第一欧姆电极的相应的第一单元电极；
(g)多个第二开口部分，所述多个第二开口部分形成在所述绝缘膜中，并且到达构成所述第二欧姆电极的相应的第二单元电极；
(h)源电极，所述源电极从所述第一开口部分的内部延伸到所述绝缘膜上，并且与所述第一欧姆电极电连接；以及
(i)漏电极，所述漏电极从所述第二开口部分的内部延伸到所述绝缘膜上，并且与所述第二欧姆电极电连接，其中所述漏电极与所述源电极电隔离。
2.根据权利要求1所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜。
3.根据权利要求1所述的半导体器件，
其中，在所述第一单元电极沿其对齐的方向上，每个所述第一单元电极的宽度比每个所述第一开口部分的宽度大，并且
其中，在所述第二单元电极沿其对齐的方向上，每个所述第二单元电极的宽度比每个所述第二开口部分的宽度大。
4.根据权利要求3所述的半导体器件，
其中，在平面图中，所述第一开口部分被包括在相应的第一单元电极中，并且
其中，在平面图中，所述第二开口部分被包括在相应的第二单元电极中。
5.根据权利要求1所述的半导体器件，
其中，所述第一单元电极的数量与所述第二单元电极的数量不同。
6.根据权利要求1所述的半导体器件，
其中，所述第一单元电极的数量等于所述第二单元电极的数量。
7.根据权利要求1所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都由铝膜构成。
8.根据权利要求1所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括下述叠层膜，在所述叠层膜中铝膜夹在钛膜之间。
9.根据权利要求1所述的半导体器件，
其中，所述源电极和所述漏电极每个都包括铝合金膜。
10.根据权利要求9所述的半导体器件，
其中，所述铝合金膜包括AlCu膜和AlSiCu膜中的一种。
11.根据权利要求1所述的半导体器件，
其中所述欧姆接触是不具有整流作用的电阻接触。
12.一种包括场效应晶体管的半导体器件，所述场效应晶体管包括：
(a)氮化物半导体层；
(b)第一欧姆电极，所述第一欧姆电极包括多个第一单元电极，所述多个第一单元电极与所述氮化物半导体层欧姆接触并且在沿所述第一单元电极的长轴的第一方向上彼此分离开；
(c)第二欧姆电极，所述第二欧姆电极具有多个第二单元电极，所述多个第二单元电极与所述氮化物半导体层欧姆接触并且在所述第一方向上彼此分离开，其中所述第二欧姆电极与所述第一欧姆电极分离开；
(d)栅电极，所述栅电极夹在所述第一欧姆电极和所述第二欧姆电极之间；
(e)绝缘膜，所述绝缘膜被形成为覆盖所述第一欧姆电极和所述第二欧姆电极；
(f)多个第一开口部分，所述多个第一开口部分形成在所述绝缘膜中，并且到达构成所述第一欧姆电极的相应的第一单元电极；
(g)多个第二开口部分，所述多个第二开口部分形成在所述绝缘膜中，并且到达构成所述第二欧姆电极的相应的第二单元电极；
(h)多个第一插塞，所述多个第一插塞嵌入在每个所述第一开口部分的内部；
(i)源电极，所述源电极被安置在所述绝缘膜上，并且与所述第一插塞接触；
(j)多个第二插塞，所述多个第二插塞嵌入在每个所述第二开口部分的内部；以及
(K)漏电极，所述漏电极被安置在所述绝缘膜上，并且与所述第二插塞接触，其中所述漏电极与所述源电极电隔离。
13.根据权利要求12所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜。
14.根据权利要求12所述的半导体器件，
其中，所述绝缘膜包括第一绝缘膜和形成在所述第一绝缘膜上的第二绝缘膜。
15.根据权利要求14所述的半导体器件，
其中，所述第一绝缘膜是氧化硅膜，并且
其中，所述第二绝缘膜是氮化硅膜。
16.根据权利要求12所述的半导体器件，
其中，所述第一插塞的材料与所述源电极的材料不同，并且
其中，所述第二插塞的材料与所述漏电极的材料不同。
17.一种半导体器件，包括：
(a)源电极，所述源电极具有源焊盘和在第一方向上从所述源焊盘突出的多个源梳状电极；
(b)漏电极，所述漏电极具有漏焊盘和在所述第一方向上从所述漏焊盘突出的多个漏梳状电极，其中所述源梳状电极和所述漏梳状电极沿着与所述第一方向正交的第二方向交替布置；
(c)多个栅电极，所述多个栅电极夹在相应的源梳状电极和相应的漏梳状电极之间；
(d)绝缘膜，所述绝缘膜安置在相应的源梳状电极的下层上从而沿着所述第一方向提供多个第一开口部分，并且安置在相应的漏梳状电极的下层上从而沿着所述第一方向提供多个第二开口部分；
(e)多个第一插塞，所述多个第一插塞嵌入在所述第一开口部分的相应的内部，并且电连接到相应的源梳状电极；
(f)多个第二插塞，所述多个第二插塞嵌入在所述第二开口部分的相应的内部，并且电连接到相应的漏梳状电极；
(g)用于所述源梳状电极的每一个的多个第一单元电极，所述多个第一单元电极安置在沿着所述第一方向布置的相应的第一插塞的下层上，电连接到沿着所述第一方向布置的相应的第一插塞，并且在所述第一方向上彼此分离开；
(h)用于所述漏梳状电极的每一个的多个第二单元电极，所述多个第二单元电极安置在沿着所述第一方向布置的相应的第二插塞的下层上，电连接到沿着所述第一方向布置的相应的第二插塞，并且在所述第一方向上彼此分离开；
(i)氮化物半导体层，所述氮化物半导体层安置在所述第一单元电极和所述第二单元电极的下层上，并且与所述第一单元电极和所述第二单元电极欧姆接触。
18.根据权利要求17所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜，
其中，在所述第二方向上相应的源梳状电极的宽度等于在所述第二方向上相应的漏梳状电极的宽度，并且
其中，所述第一单元电极的数量等于所述第二单元电极的数量。
19.根据权利要求17所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜，
其中，在所述第二方向上相应的源梳状电极的宽度小于在所述第二方向上相应的漏梳状电极的宽度，并且
其中，所述第一单元电极的数量大于所述第二单元电极的数量。
20.根据权利要求17所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜，
其中，在所述第二方向上相应的源梳状电极的宽度大于在所述第二方向上相应的漏梳状电极的宽度，并且
其中，所述第一单元电极的数量小于所述第二单元电极的数量。
21.一种包括场效应晶体管的半导体器件，所述场效应晶体管包括：
(a)氮化物半导体层；
(b)第一欧姆电极，所述第一欧姆电极包括多个第一单元电极，每个所述第一单元电极与所述氮化物半导体层物理接触且欧姆接触，所述第一单元电极彼此分离开并且沿着所述第一单元电极的长轴在第一方向上顺次延伸；
(c)第二欧姆电极，所述第二欧姆电极具有多个第二单元电极，每个所述第二单元电极与所述氮化物半导体层物理接触且欧姆接触，所述第二单元电极彼此分离开并且在所述第一方向上顺次延伸，其中所述第二欧姆电极与所述第一欧姆电极分离开；
(d)栅电极，所述栅电极被夹在所述第一欧姆电极和所述第二欧姆电极之间，并且在平行于所述第一欧姆电极和所述第二欧姆电极的方向上伸展；
(e)绝缘膜，所述绝缘膜被形成为覆盖所述第一欧姆电极和所述第二欧姆电极；
(f)多个第一开口部分，所述多个第一开口部分形成在所述绝缘膜中，并且到达构成所述第一欧姆电极的相应的第一单元电极；
(g)多个第二开口部分，所述多个第二开口部分形成在所述绝缘膜中，并且到达构成所述第二欧姆电极的相应的第二单元电极；
(h)源电极，所述源电极从所述第一开口部分的内部延伸到所述绝缘膜上，并且与所述第一欧姆电极电连接；以及
(i)漏电极，所述漏电极从所述第二开口部分的内部延伸到所述绝缘膜上，并且与所述第二欧姆电极电连接，其中所述漏电极与所述源电极电隔离。
22.根据权利要求21所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜。
23.根据权利要求21所述的半导体器件，
其中，在电极沿其对齐的方向上，每个所述第一单元电极的宽度比每个所述第一开口部分的宽度大，并且
其中，在所述第二单元电极沿其对齐的方向上，每个所述第二单元电极的宽度比每个所述第二开口部分的宽度大。
24.根据权利要求23所述的半导体器件，
其中，在平面图中，所述第一开口部分被包括在相应的第一单元电极中，并且
其中，在平面图中，所述第二开口部分被包括在相应的第二单元电极中。
25.根据权利要求21所述的半导体器件，
其中，所述第一单元电极的数量与所述第二单元电极的数量不同。
26.根据权利要求21所述的半导体器件，
其中，所述第一单元电极的数量等于所述第二单元电极的数量。
27.根据权利要求21所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜。
28.根据权利要求21所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括下述叠层膜，在所述叠层膜中铝膜夹在钛膜之间。
29.根据权利要求21所述的半导体器件，
其中，所述源电极和所述漏电极每个都包括铝合金膜。
30.根据权利要求29所述的半导体器件，
其中，所述铝合金膜包括AlCu膜和AlSiCu膜中的一种。
31.根据权利要求21所述的半导体器件，
其中所述欧姆接触是不具有整流作用的电阻接触。
32.一种包括场效应晶体管的半导体器件，所述场效应晶体管包括：
(a)氮化物半导体层；
(b)第一欧姆电极，所述第一欧姆电极包括多个第一单元电极，每个所述第一单元电极与所述氮化物半导体层物理接触且欧姆接触，所述第一单元电极彼此分离开且沿着所述第一单元电极的长轴在第一方向上顺次延伸；
(c)第二欧姆电极，所述第二欧姆电极具有多个第二单元电极，每个所述第二单元电极与所述氮化物半导体层物理接触且欧姆接触，所述第二单元电极彼此分离开且在所述第一方向上顺次延伸，其中所述第二欧姆电极与所述第一欧姆电极分离开；
(d)栅电极，所述栅电极夹在所述第一欧姆电极和所述第二欧姆电极之间，并且在平行于所述第一欧姆电极和所述第二欧姆电极的方向栅上伸展；
(e)绝缘膜，所述绝缘膜被形成为覆盖所述第一欧姆电极和所述第二欧姆电极；
(f)多个第一开口部分，所述多个第一开口部分形成在所述绝缘膜中，并且到达构成所述第一欧姆电极的相应的第一单元电极；
(g)多个第二开口部分，所述多个第二开口部分形成在所述绝缘膜中，并且到达构成所述第二欧姆电极的相应的第二单元电极；
(h)多个第一插塞，所述多个第一插塞嵌入在每个所述第一开口部分的内部；
(i)源电极，所述源电极被安置在所述绝缘膜上，并且与所述第一插塞接触；
(j)多个第二插塞，所述多个第二插塞嵌入在每个所述第二开口部分的内部；以及
(k)漏电极，所述漏电极被安置在所述绝缘膜上，并且与所述第二插塞接触，其中所述漏电极与所述源电极电隔离。
33.根据权利要求32所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜。
34.根据权利要求32所述的半导体器件，
其中，所述绝缘膜包括第一绝缘膜和形成在所述第一绝缘膜上的第二绝缘膜。
35.根据权利要求34所述的半导体器件，
其中，所述第一绝缘膜是氧化硅膜，并且
其中，所述第二绝缘膜是氮化硅膜。
36.根据权利要求32所述的半导体器件，
其中，所述第一插塞的材料与所述源电极的材料不同，并且
其中，所述第二插塞的材料与所述漏电极的材料不同。
37.一种半导体器件，包括：
(a)源电极，所述源电极具有源焊盘和在第一方向上从所述源焊盘突出的多个源梳形电极；
(b)漏电极，所述漏电极具有漏焊盘和在所述第一方向上从所述漏焊盘突出的多个漏梳形电极，其中所述源梳形电极和所述漏梳形电极沿着与所述第一方向正交的第二方向交替布置；
(c)多个栅电极，所述多个栅电极夹在相应的源梳形电极和相应的漏梳形电极之间；
(d)绝缘膜，所述绝缘膜安置在相应的源梳形电极的下层上从而沿着所述第一方向提供多个第一开口部分，并且安置在相应的漏梳形电极的下层上从而沿着所述第一方向提供多个第二开口部分；
(e)多个第一插塞，所述多个第一插塞嵌入在所述第一开口部分的相应的内部，并且电连接到相应的源梳形电极；
(f)多个第二插塞，所述多个第二插塞嵌入在所述第二开口部分的相应的内部，并且电连接到相应的漏梳形电极；
(g)用于所述源梳形电极的每一个的多个第一单元电极，所述多个第一单元电极安置在沿着所述第一方向布置的相应的第一插塞的下层上，电连接到沿着所述第一方向布置的相应的第一插塞，并且在所述第一方向上彼此分离开且沿着所述第一单元电极的长轴在所述第一方向上顺次延伸；
(h)用于所述漏梳形电极的每一个的多个第二单元电极，所述多个第二单元电极安置在沿着所述第一方向布置的相应的第二插塞的下层上，电连接到沿着所述第一方向布置的相应的第二插塞且在所述第一方向上顺次延伸，并且在所述第一方向上彼此分离开；
(i)氮化物半导体层，所述氮化物半导体层安置在所述第一单元电极和所述第二单元电极的下层上，并且与所述第一单元电极和所述第二单元电极物理接触且欧姆接触。
38.根据权利要求37所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜，
其中，在所述第二方向上相应的源梳形电极的宽度等于在所述第二方向上相应的漏梳形电极的宽度，并且
其中，所述第一单元电极的数量等于所述第二单元电极的数量。
39.根据权利要求37所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜，
其中，在所述第二方向上相应的源梳形电极的宽度小于在所述第二方向上相应的漏梳形电极的宽度，并且
其中，所述第一单元电极的数量大于所述第二单元电极的数量。
40.根据权利要求37所述的半导体器件，
其中，所述第一单元电极和所述第二单元电极每个都包括铝膜，
其中，在所述第二方向上相应的源梳形电极的宽度大于在所述第二方向上相应的漏梳形电极的宽度，并且
其中，所述第一单元电极的数量小于所述第二单元电极的数量。
41.根据权利要求21所述的半导体器件，
其中，所述多个第一单元电极的数量是4，所述多个第二单元电极的数量是4。
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