TW201413959A - 半導體裝置 - Google Patents

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Takashi Inoue
Tatsuo Nakayama
Ryohei Nega
Masaaki Kanazawa
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Abstract

本發明係一種半導體裝置，其課題為提昇使用氮化物半導體材料之電場效果電晶體的信賴性。其解決手段係實施形態的特徵點為從呈相互隔開地加以分割之複數的單位電極UE1構成電阻電極OE1的點。由此，可抑制遍佈於複數的單位電極UE1而流動有開啟電流於Y軸方向(負方向)者。更且，在各複數之單位電極UE1中，亦可抑制流動於Y軸方向(負方向)之開啟電流的電流密度之增大者。其結果，如根據實施形態，可提昇電阻電極OE1之電遷移耐性者。

Description

半導體裝置
本發明係有關半導體裝置，例如，有關適用於含有使用氮化物半導體材料之功率裝置之半導體裝置而有效的技術。
對於日本特開平7-45829號公報(專利文獻1)係記載有於汲極擴散範圍上之金屬配線部分，連接有複數之連接孔，且對於源極擴散範圍上之金屬配線部分，亦連接有複數之連接孔的構成。
另外，對於日本專利第3086713號(專利文獻2)係記載有複數設置有對於非分割的源極範圍而言接合源極電極之源極接觸範圍的技術。
〔專利文獻〕
[專利文獻1]日本特開平7-45829號公報
[專利文獻2]日本特許第3086713號
近來，朝向低碳化社會而更進一步能源的高效率利用則成為重要且緊急的課題。為了能量的高效率利用，係例如可在反相器之電力損失的降低效果有所貢獻之故，構成反相器之功率裝置的開發則變為重要。在如此之研究開發狀況之中，作為功率裝置的材料，取代於Si(矽)而檢討有對於GaN(氮化鎵)之轉換。此係GaN(氮化鎵)則與Si(矽)做比較，從絕緣破壞電場強度及能帶間隙(能帶隙)為大之情況，因經由使用GaN(氮化鎵)之時，可提供能謀求接通阻抗之降低與絕緣耐壓之並存之高性能的功率裝置之故。
但在功率裝置中，為了處理大電流，而例如使用與氮化物半導體層電阻接觸之電阻電極的情況，流動於電阻電極之電流密度則變大。因此，對於電阻電極產生有電遷移而引起孔隙的產生或斷線之虞變高。
其他課題與新穎的特徵係從本說明書之記載及附加圖面明確了解到。
在一實施形態中之電場效果電晶體係具有與氮化物半導體層電阻接觸，且相互離間加以配置之複數之第1單位電極所成之第1電阻電極。更且，在一實施形態中之電場效果電晶體係具有與氮化物半導體層電阻接觸， 且相互離間加以配置之複數之第2單位電極所成之第2電阻電極，且與第1電阻電極離間加以設置之第2電阻電極。在此，複數之第1單位電極及複數之第2單位電極係含有鋁膜。
如根據一實施形態，可使使用氮化物半導體材料之電場效果電晶體的信賴性提昇。
1‧‧‧3相馬達
1S‧‧‧半導體基板
2‧‧‧功率半導體裝置
3‧‧‧控制電路
4‧‧‧功率MOSFET
5‧‧‧二極體
AL‧‧‧鋁膜
BF‧‧‧緩衝層
BMF‧‧‧阻障導體膜
BMF2‧‧‧阻障導體膜
BMF3‧‧‧阻障導體膜
CH‧‧‧通道層
CNT‧‧‧連接孔
DE‧‧‧汲極電極
DP‧‧‧汲極墊片
ES‧‧‧電子供給層
GE‧‧‧閘極電極
GE2‧‧‧閘極電極
GL‧‧‧閘極配線
GOX‧‧‧閘極絕緣膜
GP‧‧‧閘極墊片
IF1‧‧‧絕緣膜
IF2‧‧‧絕緣膜
IL‧‧‧層間絕緣膜
IL1‧‧‧層間絕緣膜
L1‧‧‧寬度
L2‧‧‧寬度
MF1‧‧‧金屬膜
MF2‧‧‧金屬膜
MF3‧‧‧金屬膜
OE1‧‧‧電阻電極
OE2‧‧‧電阻電極
OP1‧‧‧開口部
OP2‧‧‧開口部
PC‧‧‧P型GaN覆蓋層
PLG1‧‧‧插塞
PRO‧‧‧保護膜
SE‧‧‧源極電極
SP‧‧‧源極墊片
TI1‧‧‧鈦膜
TI2‧‧‧鈦膜
TR‧‧‧凹槽
UE1‧‧‧單位電極
UE2‧‧‧單位電極
WF‧‧‧鎢膜
圖1係顯示在關連技術中之功率MOSFET的構成例之平面圖。
圖2係在圖1之A-A線切斷的剖面圖。
圖3係顯示在實施形態1中之功率MOSFET的構成例之平面圖。
圖4係擴大圖3所示之源極電極之一部分的平面圖。
圖5係在圖3之A-A線切斷的剖面圖。
圖6係顯示在電阻接觸中之電流-電壓特性的圖表。
圖7係在圖3之B-B線主要切斷源極電極之剖面圖。
圖8係顯示實施形態1中之半導體裝置的製造工程之剖面圖。
圖9係顯示持續於圖8之半導體裝置之製造工程的剖面圖。
圖10係顯示持續於圖9之半導體裝置之製造工程的剖面圖。
圖11係顯示持續於圖10之半導體裝置之製造工程的剖面圖。
圖12係顯示持續於圖11之半導體裝置之製造工程的剖面圖。
圖13係顯示持續於圖12之半導體裝置之製造工程的剖面圖。
圖14係顯示持續於圖13之半導體裝置之製造工程的剖面圖。
圖15係顯示持續於圖14之半導體裝置之製造工程的剖面圖。
圖16係顯示持續於圖15之半導體裝置之製造工程的剖面圖。
圖17係顯示持續於圖16之半導體裝置之製造工程的剖面圖。
圖18係顯示實施形態1中之半導體裝置的製造工程之剖面圖。
圖19係顯示持續於圖18之半導體裝置之製造工程的剖面圖。
圖20係顯示持續於圖19之半導體裝置之製造工程的剖面圖。
圖21係顯示持續於圖20之半導體裝置之製造工程的剖面圖。
圖22係顯示持續於圖21之半導體裝置之製造工程的剖面圖。
圖23係顯示持續於圖22之半導體裝置之製造工程的剖面圖。
圖24係顯示持續於圖23之半導體裝置之製造工程的剖面圖。
圖25係顯示持續於圖24之半導體裝置之製造工程的剖面圖。
圖26係顯示電流密度(A/cm2)，和單位電極數之關係的圖。
圖27係顯示在變形例1中之功率MOSFET的一剖面的圖。
圖28係顯示在變形例2中之功率MOSFET的平面構成的圖。
圖29係顯示在變形例3中之功率MOSFET的平面構成的圖。
圖30係顯示在實施形態2中之功率MOSFET的一剖面的圖。
圖31係顯示實施形態2中之半導體裝置的製造工程之剖面圖。
圖32係顯示持續於圖31之半導體裝置之製造工程的剖面圖。
圖33係顯示持續於圖32之半導體裝置之製造工程的剖面圖。
圖34係顯示持續於圖33之半導體裝置之製造工程的剖面圖。
圖35係顯示持續於圖34之半導體裝置之製造工程的剖面圖。
圖36係顯示在實施形態3中之3相馬達的電路圖的圖。
圖37係顯示在實施形態4中之功率MOSFET的一剖面的圖。
在以下的實施形態中，方便上有必要時，分割成複數的部分或實施形態加以說明，但除了特別明示的情況之外，此等係並非相互無關的構成，而有一方係另一方或全部的變形例，詳細說，補足說明等之關係。
另外，在以下實施形態中，提及到要素的數據等(包含個數，數值，量，範圍等)之情況，除了特別明示之情況及原理上明確限定特定的數之情況等之外，並非加以限定其特定的數者，亦可為特定數以上或以下。
更且，在以下的實施形態中，其構成要素(亦包含要素步驟等)係除了特別明示之情況及原理上認為明確必須之情況等之外，當然未必為必須之構成。
同樣地，在以下之實施形態中，提及構成要素等之形狀，位置關係等時，除了特別明示之情況及原理上認為並非明確之情況等之外，包含實質上作為近似或類 似於其形狀等之構成等。此情況係對於上述數值及範圍亦為相同。
另外，在為了說明實施形態之全圖中，對於具有同一的構件係有附上同一符號，其反覆的說明係省略之。然而，為了容易了解圖面，即使為平面圖亦有附上影線。
(實施形態1) <關連技術的說明>
首先，對於在本實施形態1之半導體裝置進行說明之前，對於在關連技術之半導體裝置加以說明。並且，對於存在於此關連技術之改善之餘地加以說明之後，對於在本實施形態1之技術思想加以說明。
圖1係顯示在關連技術之功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor)之構成例的平面圖。如圖1所示，在關連技術的功率MOSFET中，於紙面的左端與右端配置有閘極墊片GP，於配置在其左右之閘極墊片GP之間配置有源極電極SE與汲極電極DE。具體而言，呈夾持於配置在左右之閘極墊片GP地，配置有延伸存在於X軸方向的源極墊片SP，呈從此源極墊片SP突出於Y軸方向地，形成有作為複數之梳形形狀之源極電極SE。
同樣地，對於配置在左右之閘極墊片GP之間的空間，係配置有延伸存在於X軸方向的汲極墊片DP， 呈從此汲極墊片DP突出於Y軸方向地，形成有作為複數之梳形形狀之汲極電極DE。
並且，各複數之源極電極SE，和各複數之汲極電極DE則沿著與Y軸方向垂直交叉之X軸方向相互不同地加以配置。此時，對於各相互不同地加以配置之複數的源極電極SE與各複數的汲極電極DE之間，係配置有延伸存在於Y軸方向之閘極電極GE。並且，複數之閘極電極GE係與接近並行於源極墊片SP之閘極配線GL加以電性連接，而延伸存在於此X軸方向之閘極配線GL係與配置在紙面的左端及右端之閘極墊片GP加以電性連接。
更且，在關連技術之功率MOSFET中，於源極電極SE之下層形成有單體之電阻電極OE1，此電阻電極OE1係呈延伸存在於Y軸方向地加以配置。並且，電阻電極OE1係與形成於上層之源極電極SE加以電性連接。
同樣地，於汲極電極DE之下層形成有單體之電阻電極OE2，此電阻電極OE2係呈延伸存在於Y軸方向地加以配置。並且，電阻電極OE2係與形成於上層之汲極電極DE加以電性連接。
接著，圖2係在圖1之A-A線切斷的剖面圖。如圖2所示，在關連技術之功率MOSFET中，例如，於由矽所成之半導體基板1S上，形成有緩衝層BF，於此緩衝層BF上，例如，形成有GaN所成之通道層CH。並且，於通道層CH上，例如，形成有AlGaN所成 之電子供給層ES。
在此，緩衝層BF係以緩和構成半導體基板1S的矽(Si)之晶格間隔，和構成通道層CH之氮化鎵(GaN)之晶格間隔的不匹配的目的而加以形成。即，於由矽所成之半導體基板1S上，直接形成由氮化鎵(GaN)所成之通道層CH時，成為於通道層CH多數形成有結晶缺陷之情況，而成為招致功率MOSFET之性能降低者。從此情況，於半導體基板1S與通道層CH之間，插入將晶格緩和作為目的之緩衝層BF。經由形成此緩衝層BF之時，可使形成於緩衝層BF上之通道層CH的品質提昇者。由此，可謀求功率MOSFET之性能提昇。
接著，如圖2所示，於電子供給層ES上，形成有閘極配線GL及電阻電極OE1，呈被覆此閘極配線GL及電阻電極OE1地，例如，形成有氧化矽膜所成之層間絕緣膜IL。對於此層間絕緣膜IL係呈露出電阻電極OE1的表面地，形成有連接孔CNT，呈埋入連接孔CNT而遍佈於層間絕緣膜IL上地形成有源極電極SE。更且，於層間絕緣膜IL上係與源極電極SE一體地形成有源極墊片SP同時，於與源極墊片SP隔開之層間絕緣膜IL上，係形成有汲極墊片DP。
在如此所構成之關連技術之功率MOSFET中，先行有經由化合物半導體處理之開發，但為了實現低成本化，要求可以矽半導體處理而量產之技術的確立。
例如，在化合物半導體處理中，對於採取氮 化物半導體層與電阻接觸之電阻電極OE1，自下層使用有Ti/Al/Mo/Au所成之層積膜，對於與此電阻電極OE1電性連接之配線(例如，源極電極SE)使用金(Au)配線。
隨之，以化合物半導體處理製造使用氮化物半導體材料之功率裝置的情況，從多使用高價的金(Au)之情況而成為製造成本上升之情況。另一方面，在矽半導體處理中，通常，對於配線層未加以使用高價的金之故，而可謀求製造成本的降低。
但使用矽半導體處理之情況，有必要抑制金原子之擴散之故，有必要以取代於含有金膜之電阻電極OE1之材料而形成電阻電極OE1。例如，作為與氮化物半導體層電阻接觸之金屬材料而可舉出鋁膜，在矽半導體處理中，考慮使用將此鋁膜做為主成分之電阻電極OE1者。特別是將電子供給層ES材料作為AlGaN，作為電阻電極而使用鋁時，從AlGaN之工作函數與鋁的工作函數比較接近之情況，本發明者發現可形成良好之電阻接觸者。
但如根據本發明者之檢討，自鋁膜構成電阻電極OE1之情況，因明確到以下所示之改善的餘地變為明顯之故，對於此點加以說明。
<存在於關連技術之改善的餘地>
使用圖1及圖2，對於關連技術之功率MOSFET的開啟時所流動的電流路徑加以說明。首先，如圖1所示，在 功率MOSFET之開啟時，從汲極墊片DP流動有開啟電流至汲極電極DE。並且，到達至汲極電極DE之開啟電流係藉由形成於汲極電極DE之下層的電阻電極OE2，到達至通道層CH與電子供給層ES的界面。
在此，在使用氮化物半導體材料之關連技術之功率MOSFET中，在通道層CH，於通道層CH與電子供給層ES之界面附近，生成有2維電子氣體。此2維電子氣體係由以下的機構加以形成。構成通道層CH之氮化鎵(GaN)之電子親和力，和構成電子供給層ES之氮化鋁鎵(AlGaN)的電子親和力不同之故，形成有傳導帶偏移(傳導帶不連續)。此傳導帶偏移，和存在於通道層CH及電子供給層ES之壓電極化自發極化之影響，於在通道層CH之通道層CH與電子供給層ES之界面附近，生成較費米位準為低之方形勢阱。其結果，於此方形勢阱內蓄積有電子。由此，於通道層CH與電子供給層ES之界面附近生成有2維電子氣體。
隨之，經由形成於通道層CH與電子供給層ES之界面的2維電子氣體，如圖1所示，開啟電流則沿著通道層CH與電子供給層ES之界面，從電阻電極OE2之下層通過閘極電極正下方，朝向電阻電極OE1之下層而流動。之後，如圖2所示，到達至電阻電極OE1之下層的開啟電流係流動於形成於電子供給層ES之上層之電阻電極OE1及形成於電阻電極OE1上之源極電極SE，最終到達至源極墊片SP。由如此作為，在關連技術之功率 MOSFET中，成為從汲極墊片DP流動有開啟電流至源極墊片SP。
此時，如圖2所示，電阻電極OE1係從自單體的電極加以構成，且延伸存在於Y軸方向之情況，開啟電流之一部分係在電阻電極OE1之內部流動於Y軸方向。也就是，成為沿著電阻電極OE1之長度方向流動有開啟電流之一部分者。同樣地，從圖1，不僅電阻電極OE1，而在電阻電極OE2，亦沿著電阻電極OE2之長度方向而流動有開啟電流之一部分者。
例如，當著眼於圖2所示之電阻電極OE1時，成為從圖2所示之右方向朝向左方向(長度方向)，持續流動有開啟電流之一部分者。並且，在功率MOSFET中，使用大電流之故，在關連技術之功率MOSFET中，流動於電阻電極OE1之長度方向之電流密度則變大。在如此的條件下，當對於電阻電極OE1使用鋁膜時，電遷移變為明顯。即，鋁膜係具有流動在膜中的電流之電流密度上升時，容易產生有電遷移之特性之故，作為電阻電極OE1，使用鋁膜之情況，對於鋁膜發生有電遷移，而有引起電阻電極OE1之斷線之虞。
當引起如此之電阻電極OE1之斷線時，成為導致功率MOSFET之不良情況。也就是，流動在鋁膜中之電流的密度變高時，經由電子流，產生有鋁原子得到運動量而移動至下流側之現象的電遷移。當產生如此之電遷移時，於鋁膜中產生有孔隙而成為斷線的原因，以及於電 子流的下流產生有突起(凸狀)，而成為招致信賴性下降者。隨之，在上述之關連技術中，從鋁膜構成電阻電極OE1及電阻電極OE2之情況，了解到從功率MOSFET之信賴性的觀點有改善的餘地者。
因此，在本實施形態1中，施以改善上述之關連技術之方法。於以下，對於在施以此方法之本實施形態1之技術思想加以說明。
<在實施形態1之半導體裝置之構成>
圖3係顯示在本實施形態1中之功率MOSFET(半導體裝置)的構成例之平面圖。如圖3所示，在本實施形態1的功率MOSFET中，於紙面的左端與右端配置有閘極墊片GP，於配置在其左右之閘極墊片GP之間配置有源極電極SE與汲極電極DE。具體而言，呈夾持於配置在左右之閘極墊片GP地，配置有延伸存在於X軸方向的源極墊片SP，呈從此源極墊片SP突出於Y軸方向地，形成有作為梳形形狀之複數之源極電極(源極用梳形電極)SE。
同樣地，對於配置在左右之閘極墊片GP之間的空間，係配置有延伸存在於X軸方向的汲極墊片DP，呈從此汲極墊片DP突出於Y軸方向地，形成有作為梳形形狀之複數之汲極電極(汲極用梳形電極)DE。
並且，各複數之源極電極SE，和各複數之汲極電極DE則沿著與Y軸方向垂直交叉之X軸方向相互不同地加以配置。此時，對於各相互不同地加以配置之複數 的源極電極SE與各複數的汲極電極DE之間，係配置有延伸存在於Y軸方向之閘極電極GE。並且，複數之閘極電極GE係與接近並行於源極墊片SP之閘極配線GL加以電性連接，而延伸存在於此X軸方向之閘極配線GL係與配置在紙面的左端及右端之閘極墊片GP加以電性連接。
更且，在本實施形態1之功率MOSFET中，於源極電極SE的下層形成有電阻電極OE1。此電阻電極OE1係自複數之單位電極UE1加以構成，複數之單位電極UE1則呈排列於Y軸方向地加以配置，形成有電阻電極OE1。並且，構成電阻電極OE1之各複數之單位電極UE1係與形成於上層之源極電極SE加以電性連接。
同樣地，於汲極電極DE的下層形成有電阻電極OE2。此電阻電極OE2係自複數之單位電極UE2加以構成。複數之單位電極UE2係呈排列於Y軸方向地加以配置，形成有電阻電極OE2。並且，構成電阻電極OE2之各複數之單位電極UE2係與形成於上層之汲極電極DE加以電性連接。
在此，在本實施形態1中，源極電極SE之X軸方向的寬度，和汲極電極DE之X軸方向的寬度則成為相等。並且，形成於源極電極SE之下層的複數之單位電極UE1之個數，和形成於汲極電極DE之下層的複數之單位電極UE2之個數係相等。通常，源極電流與汲極電流係略微相同電流值之故，從抑制電遷移之觀點，單位電極UE1之個數與單位電極UE2之個數係相同為佳。但特別 在特別減少源極阻抗的用途中，亦可將單位電極UE1之個數作為較單位電極UE2之個數減少者。如此，根據用途，係可將單位電極UE1之個數與單位電極UE2之個數作為不同。
圖4係擴大圖3所示之源極電極SE之一部分的平面圖。如圖4所示，對於作為矩形形狀之源極電極SE之下層係形成有層間絕緣膜(未圖示)，藉由設置於層間絕緣膜之開口部OP1而形成有複數之單位電極UE1。此時，各複數之單位電極UE1及各複數之開口部OP1係作為矩形形狀，在平面視中，呈內包於源極電極SE地形成有複數之單位電極UE1。更且，開口部OP1係在平面視中，呈內包於單位電極UE1地加以形成。即，單位電極UE1之尺寸係較源極電極SE之尺寸為小，且成為較開口部OP1之尺寸為大。其構成係不僅源極電極SE與開口部OP1與單位電極UE1，亦適用於圖3所示之汲極電極DE與開口部(未圖示)與單位電極UE2之間的關係。
如此，在本實施形態1中，在複數之單位電極UE1所排列的方向(X軸方向)中，各複數之單位電極UE1之寬度係較各複數之開口部(第1開口部)OP1之寬度為大。同樣地，在複數之單位電極UE2所排列的方向(X軸方向)中，各複數之單位電極UE2之寬度係較各複數之開口部(第2開口部)之寬度為大。並且，在平面視中，各複數之開口部OP1係內包於各複數之單位電極 UE1，且在平面視中，各複數之開口部係呈內包於各複數之單位電極UE2地加以配置。
接著，圖5係在圖3之A-A線切斷的剖面圖。如圖5所示，在本實施形態1之功率MOSFET中，例如，於由矽所成之半導體基板1S上，形成有緩衝層BF，於此緩衝層BF上，例如，形成有GaN所成之通道層CH。並且，於通道層CH上，例如，形成有AlGaN所成之電子供給層ES。
在此，緩衝層BF係以緩和構成半導體基板1S的矽(Si)之晶格間隔，和構成通道層CH之氮化鎵(GaN)之晶格間隔的不匹配的目的而加以形成。即，於由矽所成之半導體基板1S上，直接形成由氮化鎵(GaN)所成之通道層CH時，成為於通道層CH多數形成有結晶缺陷之情況，而成為招致功率MOSFET之性能降低者。從此情況，於半導體基板1S與通道層CH之間，插入將晶格緩和作為目的之緩衝層BF。經由形成此緩衝層BF之時，可使形成於緩衝層BF上之通道層CH的品質提昇者，由此，可謀求功率MOSFET之性能提昇。
然而，在本實施形態1中，對於作為半導體基板1S而使用矽(Si)的例加以說明，但並不限定於此，而亦可使用自碳化矽(SiC)、藍寶石(Al2O3)、氮化鎵(GaN)、金剛石(C)等所構成之基板。
接著，如圖5所示，在本實施形態1之功率MOSFET中，從電子供給層ES的表面，超過電子供給層 ES與通道層CH的界面，形成有到達至通道層CH的凹槽(溝)TR。對於此凹槽TR的內壁係例如，形成有氧化矽膜或氧化鋁膜所成之閘極絕緣膜GOX，藉由此閘極絕緣膜GOX，對於凹槽TR內部係埋入有閘極電極GE。
另外，如圖5所示，於電子供給層ES上形成有單位電極UE1及單位電極UE2，呈被覆此單位電極UE1及單位電極UE2地，例如形成有氧化矽膜所成之保護膜PRO與層間絕緣膜IL。對於此保護膜PRO及層間絕緣膜IL係呈露出有單位電極UE1表面地，形成有開口部OP1之同時，呈露出單位電極UE2表面地形成有開口部OP2。並且，從開口部OP1內部遍佈於層間絕緣膜IL上，形成有源極電極SE。同樣地，從開口部OP2內部遍佈於層間絕緣膜IL上，形成有汲極電極DE。此時，單位電極UE1及單位電極UE2係由鋁膜加以構成，源極電極SE及汲極電極DE係自鈦/氮化鈦膜所成之阻障導體膜，和AlCu膜或AlSiCu膜所代表的鋁合金膜之層積膜加以構成。
在使用如此所構成之氮化物半導體材料之本實施形態1的功率MOSFET中，於通道層CH與電子供給層ES之界面附近，生成有2維電子氣體。即，依據通道層CH與電子供給層ES之電子親和力的不同之傳導帶偏移，和存在於通道層CH及電子供給層ES之壓電極化自發極化之影響，生成有較費米位準為低之方形勢阱於通道層CH與電子供給層ES之界面附近。其結果，於此方形 勢阱內蓄積有電子，由此，於通道層CH與電子供給層ES之界面附近生成有2維電子氣體。
在此，埋入有閘極電極GE之凹槽TR則超出通道層CH與電子供給層ES之界面，到達至通道層CH之情況係根據以下的理由。例如，對於閘極電極GE加以配置於電子供給層ES上之情況係在未施加電壓於閘極電極GE之狀態，亦於閘極電極GE正下方之通道層CH與電子供給層ES的界面生成有2維電子氣體。也就是，在未施加電壓於閘極電極GE之狀態，於汲極電極DE與源極電極SE之間使電位差產生時，成為流動有開啟電流之常導通狀態。
即，將氮化物半導體使用於通道層CH及電子供給層ES之情況，加上於經由通道層CH與電子供給層ES之間的傳導帶偏移的方形勢阱，經由使用氮化物半導體之壓電極化與自發極化，壓低有方形勢阱的底。此結果，閘極電極GE未作為凹槽構造之情況，即使未施加電壓於閘極電極GE，亦於通道層CH之電子供給層ES的界面附近產生有2維電子氣體。其結果，成為常導通型裝置。
但由功率MOSFET所代表之電力控制用電晶體中，要求為常導通型裝置。因此，如圖5所示，提案有將閘極電極GE埋入於凹槽TR之功率MOSFET。
具有作為如此凹槽構造之閘極電極GE的功率MOSFET之情況，成為經由凹槽構造之閘極電極GE，遮 住通道層CH與電子供給層ES之界面者。因此，施加於閘極電極GE之電壓為臨界值電壓以下之情況，源極電極SE與汲極電極DE則未有經由2維電子氣體而導通情況。
另一方面，在本實施形態1之功率MOSFET中，當施加臨界值電壓以上的電壓於閘極電極GE時，經由施加於閘極電極GE之正電壓，電子則聚集於閘極電極GE的底面附近而形成有積蓄範圍。其結果，當施加臨界值電壓以上的電壓於閘極電極GE之情況，源極電極SE與汲極電極DE則成為經由2維電子氣體及積蓄範圍而導通者。其結果，從汲極電極DE朝向於源極電極SE流動有開啟電流。換言之，從源極電極SE朝向汲極電極DE而流動有電子。由如此作為，在圖5所示之構成的功率MOSFET中，可實現常導通型裝置者。也就是，凹槽構造之閘極電極GE係成為為了實現常導通型裝置所採用之情況。
接著，如圖5所示，對於電子供給層ES上係形成有單位電極UE1及單位電極UE2，但此電子供給層(氮化物半導體層)ES與單位電極UE1，或者電子供給層(氮化物半導體層)ES與單位電極UE2係作為電阻接觸。
圖6係顯示在電阻接觸中之電流-電壓特性的圖表。在圖6中，橫軸則顯示施加於電阻接觸間之電壓，縱軸則顯示流動在電阻接觸間的電流。如圖6所示，於電阻接觸施加有第1電壓之情況，伴隨第1電壓的增加而負 方向之電流則一次上升為直線狀。另一方面，於電阻接觸施加有第2電壓之情況，伴隨第2電壓的增加而負方向之電流則一次上升為直線狀。從此情況，電阻接觸中之電流-電壓特性係了解到在第1電壓極性之電流-電壓特性，和在第2電壓極性之電流-電壓特性完全同等之情況。也就是，電阻接觸係指阻抗性接觸，作為如肖特基接觸，未具有整流特性的接觸而加以定義。
<實施形態1之特徵>
圖7係在圖3之B-B線主要切斷源極電極SE之剖面圖。然而，在本實施形態1中，以延伸存在於Y軸方向之切斷線而切斷源極電極SE之構造，和以延伸存在於Y軸方向之切斷線而切斷汲極電極DE構造係指作為同樣的構成之故，在以下中，著眼於源極電極SE而加以說明。但於以下所示之說明係不僅源極電極SE及其正下方構造，亦可適用於汲極電極DE及其正下方構造。
如圖7所示，在本實施形態1之功率MOSFET中，例如，於由矽所成之半導體基板1S上，形成有緩衝層BF，於此緩衝層BF上，例如，形成有GaN所成之通道層CH。並且，於通道層CH上，例如，形成有AlGaN所成之電子供給層ES。
並且，於電子供給層ES上，將複數之單位電極UE1排列於Y方向加以配置。經由此等之複數之單位電極UE1而形成有電阻電極OE1。更且，呈被覆此電阻 電極OE1地，例如，形成有氧化矽膜所成之保護膜PRO與層間絕緣膜IL。另外，對於保護膜PRO上係形成有閘極配線GL，此閘極配線GL係以層間絕緣膜IL加以被覆。
對於此保護膜PRO及層間絕緣膜IL係呈露出構成電阻電極OE1之各複數的單位電極UE1的表面地，形成有複數之開口部OP1。並且，從開口部OP1之內部遍佈於層間絕緣膜IL，形成有源極電極SE，與此源極電極SE作為一體化而形成有源極墊片SP。另外，對於層間絕緣膜IL上係呈與源極電極SE電性絕緣地隔開而亦形成有汲極墊片DP。此時，單位電極UE1係自鋁膜加以構成，源極電極SE係例如，自鈦/氮化鈦膜所成之阻障導體膜，和AlCu膜或者AlSiCu膜之層積膜加以構成。
在此，本實施形態1之特徵係從加以分割之複數的單位電極UE1構成電阻電極OE1的點。由此，可提昇電阻電極OE1之電遷移耐性。
例如，在關連技術中，如圖2所示，電阻電極OE1係自單體加以構成。即，在關連技術中，從電阻電極OE1則呈延伸存在於Y軸方向地加以構成之情況，開啟電流之一部分則成為在電阻電極OE1之內部沿著Y軸方向(負方向)流動者。此情況，在電阻電極OE1之內部中，電子則經由電場而加以加速，在進行某程度之後，與構成電阻電極OE1之金屬離子產生衝突，其運動能量係變換為金屬離子之晶格振動能量(熱能)之同時， 變換為金屬離子的運動能量。
另一方面，金屬離子係在週期位勢之中的大致加以固定之位置進行熱運動，但可在某機率超越位能的壁而移動者。此位能的壁係一般稱之為活性化能量，經由物質而大致決定值。
超越位能的壁之金屬離子係如沒有任何時返回原來的位置，或者隨機地進行移動之故，對於綜觀而視之金屬係未看到變化。但經由電場而加以加速之電子的運動能量則傳達於金屬離子時，沿著電子的流動，構成電阻電極OE1之金屬離子則成為同時移動至同一方向(電子的流動方向)者。其結果，經由電場而加以加速之電子的數量變多時，於電阻電極OE1產生有孔隙，對於嚴重之情況係導致斷線之情況。
也就是，在關連技術中，如圖2所示，電阻電極OE1則從延伸存在於Y軸方向之單體加以構成之故，於電阻電極OE1的內部，沿著Y軸方向(負方向)而流動的開啟電流的電流密度則增大。其結果，經由構成開啟電流之電子的流動，構成電阻電極OE1之金屬離子則同時移動於電子之流動的一方向。由此，在關連技術中，成為對於電阻電極OE1容易產生斷線。
對此，如圖7所示，在本實施形態1之電阻電極OE1係並非自單體加以構成，而自呈相互隔開地加以分割之複數之單位電極UE1加以構成。即，在本實施形態1之電阻電極OE1係自對於Y軸方向隔開加以配置 之複數之所分割之單位電極UE1加以構成。其結果，如根據本實施形態1之電阻電極OE1，可抑制開啟電流之一部分則在電阻電極OE1內部沿著Y軸方向(負方向)而流動者。
也就是，在本實施形態1中，從呈相互隔開地加以分割之複數之單位電極UE1構成電阻電極OE1之故，可抑制遍佈於複數之單位電極UE1，流動有開啟電流於Y軸方向(負方向)情況。更且，在各複數之單位電極UE1中，亦可抑制流動於Y軸方向(負方向)之開啟電流的電流密度之增大者。
其結果，如根據本實施形態1，經由從呈相互隔開地加以分割之複數之單位電極UE1構成電阻電極OE1之時，可提昇電阻電極OE1之電遷移耐性者。即，在本實施形態1中，將電阻電極OE1分斷為複數之單位電極UE1之故，比較於關連技術，可抑制流動於電阻電極OE1之Y軸方向(長度方向)的開啟電流之電流密度者。
在圖7中，箭頭係顯示開啟電流流動在源極電極SE之正下方範圍的路徑。如此箭頭所示，開啟電流係流動在通道層CH與電子供給層ES之界面之後，流動於配置在電子供給層ES上之電阻電極OE1。此時，電阻電極OE1係如圖7所示，自沿著Y軸方向隔開加以配置之複數之單位電極UE1加以構成之故，開啟電流係成為分散流動於各複數之單位電極UE1者。並且，複數之單 位電極UE1係從於Y軸方向隔開加以配置之情況，可抑制開啟電流在電阻電極OE1內部沿著Y軸方向(負方向)而流動者。換言之，呈相互隔開地加以分割之複數之單位電極UE1構成電阻電極OE1之故，可有效果地抑制遍佈於複數之單位電極UE1，流動有開啟電流於Y軸方向(負方向)情況。更且，在各複數之單位電極UE1中，亦可抑制流動於Y軸方向(負方向)之開啟電流的電流密度之增大者。其結果，可抑制在電阻電極OE1之電遷移之產生者。
之後，流動於各複數之單位電極UE1的開啟電流係成為從設置於各複數之單位電極UE1上之開口部OP1流動於源極電極SE，再從此源極電極SE流動於源極墊片SP者。
在此，如圖7所示，源極電極SE係與各複數之單位電極UE1加以電性連接，且呈延伸存在於Y軸方向地加以構成。從此情況，在源極電極SE中，成為流動在複數之單位電極UE1之開啟電流則匯合而流動者。隨之，擔心有在源極電極SE之電遷移耐性的下降，但在本實施形態1中，無需有對於此擔心事項。
原因係在本實施形態1中，源極電極SE係並非自鋁(Al)膜加以構成，而是自AlCu膜、或者AlSiCu膜所代表之鋁合金膜加以構成。例如，AlCu膜之情況，添加較鋁(Al)膜為重數%以下之微量的銅(Cu)。此時，銅(Cu)係具有析出於鋁(Al)之晶粒邊界，接著鋁 (Al)之結晶粒彼此之機能。其結果，在AlCu膜中，可提昇電遷移耐性者。也就是，對於源極電極SE係使用電遷移耐性較鋁膜為高之AlCu膜，或者AlSiCu膜之故，在源極電極SE中，可充分抑制因電遷移引起之孔隙的產生或斷線者。
更且，例如，對於構成源極電極SE之AlCu膜的膜厚或AlSiCu膜的膜厚係為4.5μm程度而言，構成電阻電極OE1(單位電極UE1)之鋁膜的膜厚係為0.3μm程度。隨之，構成源極電極SE之AlCu膜的膜厚係充分較電阻電極OE1(單位電極UE1)之膜厚為厚之故，不易產生有因電遷移引起之孔隙或斷線。
如此在源極電極SE中，經由使用電遷移耐性較鋁膜為高之AlCu膜，或者AlSiCu膜者，和AlCu膜的膜厚或AlSiCu膜的膜厚為厚者，因電遷移引起之孔隙的產生或斷線係未變為明顯。
隨之，應用上述之技術，對於電阻電極OE1，例如使用AlCu膜或者AlSiCu膜所代表之鋁合金膜之構成係為有用。即，加上於從加以分割之複數的單位電極UE1構成電阻電極OE1的點(本實施形態1之特徵點)，經由將各複數之單位電極UE1，自鋁合金膜構成之時，可更使電遷移耐性提昇。其結果，如根據本實施形態1，可提供信賴性非常高之功率MOSFET。
<在本實施形態1之半導體裝置之製造方法>
在本實施形態1之半導體裝置(功率MOSFET)係如上述地加以構成，於以下，對於其製造方法參照圖面同時進行說明。然而，於以下所示之半導體裝置之製造方法係首先，使用以圖3之A-A線切斷之剖面圖而加以說明，之後，使用以表示本實施形態1之特徵的圖3之B-B線切斷之剖面圖而加以說明。
如圖8所示，例如，於露出有(111)面之矽所成之半導體基板1S上，經由有機金屬汽相沈積法(MOCVD：Metal Organic Chemical Vapor Deposition)，形成半導體層構造。在此半導體層構造中，例如，形成未摻雜之氮化鎵(GaN)所成之緩衝層BF。接著，於緩衝層BF上，形成未摻雜之氮化鎵(GaN)所成之通道層CH。之後，於通道層CH上，形成未摻雜之AlGaN所成之電子供給層ES。由如此作為，形成半導體層構造。此半導體層構造係經由層積於〔0001〕結晶軸(C軸)方向之III族面成長而加以形成。
接著，如圖9所示，於電子供給層ES上，例如，形成鋁膜所成之金屬膜MF1。此金屬膜MF1係例如，可經由使用濺鍍法之時而形成者。之後，如圖10所示，經由使用光微影技術及蝕刻技術而將金屬膜MF1圖案化。由此，可於電子供給層ES上，形成金屬膜MF1所成之單位電極UE1(電阻電極OE1)及形成單位電極UE2(電阻電極OE2)者。此單位電極UE1與單位電極UE2係呈相互隔開地加以形成。
接著，如圖11所示，於形成單位電極UE1及單位電極UE2之電子供給層ES上形成保護膜PRO。此保護膜PRO係呈被覆單位電極UE1及單位電極UE2地加以形成，例如，自氧化矽膜加以形成。
之後，如圖12所示，經由使用光微影技術及蝕刻技術，形成貫通保護膜PRO及電子供給層ES而到達至通道層CH之凹槽(溝)TR。此凹槽TR係形成於單位電極UE1與單位電極UE2之間。
接著，如圖13所示，從凹槽TR的內壁遍佈於保護膜PRO之一部分上形成閘極絕緣膜GOX，在此閘極絕緣膜GOX上，呈充填在凹槽TR內部地，例如，形成多晶矽膜或金屬膜所成之閘極電極GE。此時，閘極絕緣膜GOX係例如，可自氧化矽膜而形成者，但並不限於此，亦可自導電率較氧化矽膜為高之高導電率膜而形成。
例如，作為高導電率膜，使用氧化鋁膜(Al2O3)、鉿氧化物之一的氧化鉿膜(HfO2膜)，但取代於氧化鉿膜而亦可使用鉿鋁酸鹽膜，HfON膜(氮氧化鉿膜)、HfSiO膜(矽氧化鉿膜)、HfSiON膜(氮氧化鉿矽膜)、如HfAlO膜之其他的鉿系絕緣膜。更且，亦可使用對於此等鉿系絕緣膜導入氧化鉭，氧化鈮，氧化鈦，氧化鋯，氧化鑭，氧化釔等氧化物之鉿系絕緣膜。鉿系絕緣膜係與氧化鉿膜同樣，導電率較氧化矽膜或氧氮化矽膜為高之故，與使用氧化鉿膜之情況同樣地可降低洩漏電流者。
接著，如圖14所示，於閘極電極GE上及保護膜PRO上形成層間絕緣膜IL。此層間絕緣膜IL係例如，可自氧化矽膜而形成者。之後，如圖15所示，經由使用光微影技術及蝕刻技術之時，形成貫通層間絕緣膜IL及保護膜PRO之開口部OP1與開口部OP2。此開口部OP1係呈露出單位電極UE1的表面地加以形成，而開口部OP2係呈露出單位電極UE2的表面地加以形成。
接著，如圖16所示，於形成開口部OP1及開口部OP2層間絕緣膜IL上，例如，形成鈦/氮化鈦膜所成之阻障導體膜BMF，於此阻障導體膜BMF上，例如，形成由AlCu膜、或者AlSiCu膜所代表之鋁合金膜所成之金屬膜MF2。阻障導體膜BMF及金屬膜MF2係例如，可經由使用濺鍍法而形成。
之後，如圖17所示，經由使用光微影技術及蝕刻技術而將金屬膜MF2及阻障導體膜BMF圖案化。其結果，可形成埋入在開口部OP1內部，且於層間絕緣膜IL之一部分上形成源極電極SE。同樣地，可形成埋入在開口部OP2內部，且於層間絕緣膜IL之一部分上形成汲極電極DE。由此，可呈與單位電極UE1電性連接地形成源極電極SE，而與單位電極UE2電性連接地形成汲極電極DE者。由如以上作為，可形成本實施形態1之半導體裝置(功率MOSFET)者。
接著，對於從在本實施形態1的特徵點成為明確之觀點的半導體裝置之製造方法而加以說明。具體而 言，在以下，使用以圖3之B-B線切斷之剖面圖，對於在本實施形態1之半導體裝置之製造方法而加以說明。
首先，經由歷經如在圖8所說明之工程，形成圖18所示之半導體層構造。接著，如圖19所示，於形成在半導體層構造之最上層的電子供給層ES上，例如，形成鋁膜所成之金屬膜MF1。
之後，如圖20所示，經由使用光微影技術及蝕刻技術而將金屬膜MF1圖案化，形成複數之單位電極UE1。此等複數之單位電極UE1係呈相互隔開地加以配置，經由此等複數之單位電極UE1而形成電阻電極OE1。由如此作為，在本實施形態1中，可自複數之單位電極UE1構成電阻電極OE1者。
接著，如圖21所示，於形成複數之單位電極UE1之電子供給層ES上，形成保護膜PRO。此保護膜PRO係例如，自氧化矽膜加以形成，例如，可經由使用CVD(Chemical Vapor Deposition)法而形成者。
接著，如圖22所示，於保護膜PRO上形成閘極配線GL之後，如圖23所示，於形成閘極配線GL之保護膜PRO上形成層間絕緣膜IL。此層間絕緣膜IL係例如，自氧化矽膜所形成，例如，可經由使用CVD法而加以形成。
之後，如圖24所示，經由使用光微影技術及蝕刻技術之時，形成貫通層間絕緣膜IL及保護膜PRO之複數之開口部OP1。此各複數之開口部OP1係呈露出複數 之單位電極UE1表面地加以形成。
接著，如圖25所示，於形成開口部OP1之層間絕緣膜IL上，例如，形成鈦/氮化鈦膜所成之阻障導體膜BMF，於此阻障導體膜BMF上，例如，形成由AlCu膜、或者AlSiCu膜所代表之鋁合金膜所成之金屬膜MF2。阻障導體膜BMF及金屬膜MF2係例如，可經由使用濺鍍法而形成。
之後，經由使用光微影技術及蝕刻技術而將金屬膜MF2及阻障導體膜BMF圖案化。其結果，可形成埋入在開口部OP1內部，且於層間絕緣膜IL之一部分上形成源極電極SE。更且，以相同工程，形成與源極電極SE一體化之源極墊片SP，和與源極電極SE呈加以電性分離地隔開加以配置之汲極墊片DP。由如以上作為，可製造在本實施形態1之半導體裝置(功率MOSFET)者。
<在實施形態1之代表性效果>
如根據本實施形態1之半導體裝置，可得到以下所示之代表性效果者。
(1)如根據本實施形態1，在使用氮化物半導體材料之功率MOSFET的製造工程中，可適用矽半導體處理者。此係意味可降低以化合物半導體處理所使用之金膜的使用者，由此，可降低在本實施形態1之功率MOSFET的製造成本。
(2)此情況，對於形成於使用氮化物半導體 材料之功率MOSFET與配線層(源極電極SE及汲極電極DE)之間的電阻電極OE1(OE2)，取代含有金膜的膜而使用鋁膜。
其結果，在處理大電流之功率MOSFET中，係擔心有在電阻電極OE1(OE2)因電遷移引起之孔隙的產生或斷線。
關於此點，在本實施形態1中，從呈相互隔開地加以分割之複數的單位電極UE1構成電阻電極OE1，而從呈相互隔開地加以分割之複數的單位電極UE2構成電阻電極OE2。因此，可有效果地抑制遍佈於複數之單位電極UE1或複數之單位電極UE2流動開啟電流於Y軸方向(負方向)者。更且，在各複數之單位電極UE1，或者各複數之單位電極UE2中，亦可抑制流動於Y軸方向(負方向)之開啟電流的電流密度之增大者。
其結果，可抑制在電阻電極OE1或電阻電極OE2之電遷移之產生者。
隨之，如根據在本實施形態1之功率MOSFET，可有效果地抑制因電遷移引起之孔隙的產生或斷線，由此，可使半導體裝置之信賴性提昇者。
(3)例如，將在本實施形態1之功率MOSFET之汲極電流密度(開啟電流密度)作為0.2A/mm(顯示在閘極電極之閘極寬度方向(垂直於通道的方向)中每1mm之汲極電流密度為0.2A者)。更且，將構成電阻電極OE1(OE2)之單位電極UE1(UE2)的長度方向 長度作為2mm，將垂直交叉於長度方向之長度作為4μm，將分割之單位電極UE1(UE2)之間的間隙間隔作為1μm。在此條件進行計算之結果示於圖26。圖26係顯示電流密度(A/cm2)(此電流密度係顯示在與流動有電流之方向垂直之單位剖面的值)，和單位電極UE1(UE2)之分割數(單位電極數)之關係者。
如圖26所示，了解到單位電極UE1(UE2)的分割數越多，電流密度變越小者。例如，在電阻電極OE1(OE2)中，將不會產生因電遷移引起之孔隙的發生或斷線之容許電流密度作為1×105(A/cm2)時，在分割數0(對應於關連技術)中，成為2.5×106(A/cm2)，較容許電流密度高一位數以上之電流密度。對此，例如，將單位電極數如作為24以上時，可將電流密度作為較容許電流密度為低者。其結果，經由從呈相互隔開地加以分割之複數的單位電極UE1(UE2)構成電阻電極OE1(OE2)之時，了解到可實現電遷移耐性高之電阻電極OE1(OE2)者。
(4)更且，在本實施形態1中，將與電阻電極OE1加以電性連接之源極電極SE，或者與電阻電極OE2加以電性連接之汲極電極DE，自電遷移耐性較鋁膜為高之AlCu膜、或者AlSiCu膜所代表之鋁合金膜而形成。從此情況，在本實施形態1中，在源極電極SE及汲極電極DE，亦可使電遷移耐性提昇。特別是在本實施形態1中，將源極電極SE及汲極電極DE，自鈦膜所代表之 高熔點金屬膜與鋁合金膜之層積膜而構成之故，假設，即使對於鋁合金膜產生有因電遷移引起之斷裂，亦確保有經由高熔點金屬膜之電性連接之故，可抑制源極電極SE及汲極電極DE的斷線。
(5)如以上，在本實施形態1中，具備從呈相互隔開地加以分割之複數的單位電極UE1構成電阻電極OE1，而從呈相互隔開地加以分割之複數的單位電極UE2構成電阻電極OE2之第1特徵點。並且，在本實施形態1中，更且，具備將源極電極SE及汲極電極DE，自AlCu膜、或者AlSiCu膜所代表之鋁合金膜而形成之第2特徵點。從此情況，在本實施形態1中，在個別具備電阻電極OE1(OE2)，和源極電極SE(汲極電極DE)之功率MOSFET中，經由具有上述第1特徵點及第2特徵點之時，可提昇電遷移耐性。其結果，如根據本實施形態1，可謀求個別具備電阻電極OE1(OE2)，和源極電極SE(汲極電極DE)之功率MOSFET的信賴性提昇者。
<變形例1>
在前述實施形態1中，對於將相互分割之單位電極UE1(UE2)，自鋁膜之單層膜而形成的例加以說明過，但在本變形例1中，對於將相互分割之單位電極UE1(UE2)，自鈦膜與鋁膜之層積膜而構成的例加以說明。
圖27係顯示在本變形例1中之功率MOSFET的一剖面的圖。圖27係作為與顯示前述實施形態1之圖 7略相同的構成之故，對於不同之特徵點加以說明。
本變形例1之特徵係如圖27所示，構成電阻電極OE1之各複數之單位電極UE1則自鈦膜TI1與鋁膜AL與鈦膜TI2的層積膜加以構成的點。由此，如根據本變形例1，比較於前述實施形態1，更可謀求半導體裝置之信賴性提昇。
例如，在本變形例1中，亦與前述實施形態1同樣地，因從呈相互隔開地加以分割之複數的單位電極UE1構成電阻電極OE1之故，可使電遷移耐性提昇者。但對於單位電極UE1的數量少的情況，係如圖26所示，亦想定有開啟電流(汲極電流)之電流密度變為較容許電流密度為高之情況。此情況，亦有對於單位電極UE1產生有因電遷移引起之斷裂的可能性。
但在本變形例1中，假設對於構成單位電極UE1之鋁膜AL產生有因電遷移引起之斷裂，亦經由呈夾持鋁膜AL地加以形成之鈦膜TI1及鈦膜TI2而確保電性的連接。其結果，可防止單位電極UE1之斷線者。隨之，如根據本變形例1，經由自複數之所分割的單位電極UE1而構成電阻電極OE1的點，和自鈦膜TI1與鋁膜AL與鈦膜TI2之層積膜而構成各複數之單位電極UE1的相乘效果，更可謀求半導體裝置(功率MOSFET)之信賴性提昇者。
特別是，經由電遷移，即使不致於對於鋁膜AL產生斷裂，而亦有產生有孔隙之情況。此情況，雖不 致於到單位電極UE1之斷線，但上述之孔隙亦有產生於開口部OP1之正下方之情況。此時，於鋁膜AL的上層未形成有鈦膜TI2時，經由形成於開口部OP1之正下方的孔隙，有著切斷源極電極SE與單位電極UE1之電性連接。關於此點，在本變形例1中，於鋁膜AL的上層形成有鈦膜TI2之故，假設即使於開口部OP1之正下方的鋁膜AL產生有孔隙，一經由形成於鋁膜AL的上層之鈦膜TI2，確保有源極電極SE與單位電極UE1之電性連接。其結果，如根據本變形例1，更可提昇半導體裝置(功率MOSFET)之信賴性。
<變形例2>
在前述實施形態1中，例如，如圖3所示，對於源極電極SE的X軸方向的寬度，和汲極電極DE的X軸方向的寬度相等之情況進行說明過，但在本變形例2中，對於源極電極SE的X軸方向的寬度，和汲極電極DE的X軸方向的寬度不同的例加以說明。
圖28係顯示在本變形例2中之功率MOSFET的平面構成的圖。圖28係作為與顯示前述實施形態1之圖3略相同的構成之故，對於不同之特徵點加以說明。
本變形例2之特徵點係設置於源極電極SE的下層之單位電極UE1的數量，與設置於汲極電極DE的下層之單位電極UE2的數量為不同的點。具體而言，在本變形例2中，設置於源極電極SE的下層之單位電極UE1 的數量(在圖28中為4個)，但成為較設置於汲極電極DE的下層之單位電極UE2的數量(在圖28中為3個)為多。此係經由以下之理由。
例如，在本變形例2中，如圖28所示，源極電極SE的X軸方向的寬度L1變為較汲極電極DE的X軸方向的寬度L2為小。此情況，在本變形例2之功率MOSFET中，流動在汲極電極DE的電流密度之開啟電流的電流密度則成為較流動在源極電極SE的開啟電流之電流密度為低。換言之，流動在源極電極SE的開啟電流之電流密度係成為較流動在汲極電極DE之開啟的電流密度為大。此係在圖28所示之本變形例2之佈局構成中，意味著形成於源極電極SE之下層的電阻電極OE1則電遷移耐性較形成於汲極電極DE之下層的電阻電極OE2為低者。從此情況，在本變形例2中，經由將構成電遷移耐性低之電阻電極OE1之複數的單位電極UE1的數量，作為較構成電阻電極OE2之複數的單位電極UE2的數量為多之時，降低在各複數的單位電極UE1的電流密度。
也就是，如圖28所示，對於源極電極SE的X軸方向的寬度L1則變為較汲極電極DE的X軸方向的寬度L2為小之情況，係在設置於源極電極SE之下層的電阻電極OE1的電流密度則變為最大。因此，經由使構成電阻電極OE1之複數的單位電極UE1的數量增加之時，降低在單位電極UE1的電流密度，而使電遷移耐性提昇。
然而，在本變形例2中，對於源極電極SE的X軸方向的寬度L1則變為較汲極電極DE的X軸方向的寬度L2為小之情況已說明過，但相反地，亦考慮有源極電極SE的X軸方向的寬度L1則變為較汲極電極DE的X軸方向的寬度L2為大之情況。此情況，設置於汲極電極DE之下層的電阻電極OE2之電流密度則成為最大。因此，經由將構成電阻電極OE2之複數的單位電極UE2的數量，作為較構成電阻電極OE1之複數的單位電極UE1的數量增加之時，可降低在單位電極UE2的電流密度，而使電遷移耐性提昇。
<變形例3>
在前述實施形態1中，例如，如圖3所示，對於形成於源極電極SE之下層的複數之單位電極UE1的佈局配置，和形成於汲極電極DE之下層的複數之單位電極UE2的佈局配置為一致的例加以說明過。在本變形例3中，對於形成於源極電極SE之下層的複數之單位電極UE1之佈局配置，和形成於汲極電極DE之下層的複數之單位電極UE2之佈局配置為偏移的例加以說明。
圖29係顯示在本變形例3中之功率MOSFET的平面構成的圖。圖29係作為與顯示前述實施形態1之圖3略相同的構成之故，對於不同之特徵點加以說明。
本變形例3之特徵點係如圖29所示，形成於源極電極SE之下層的複數之單位電極UE1的平面佈局構 成，和形成於汲極電極DE之下層的複數之單位電極UE2的平面佈局構成為不同的點。
在此情況，亦可得到與前述實施形態1同樣的效果者。即，在本變形例3中，亦與前述實施形態1同樣地，成為從呈相互隔開地加以分割之複數的單位電極UE1構成電阻電極OE1，而從呈相互隔開地加以分割之複數的單位電極UE2形成電阻電極OE2者。因此，在本變形例3中，亦與前述實施形態1同樣地，可有效果地抑制遍佈於複數之單位電極UE1或複數之單位電極UE2流動開啟電流於Y軸方向(負方向)者。更且，在各複數之單位電極UE1，或者各複數之單位電極UE2中，亦可抑制流動於Y軸方向(負方向)之開啟電流的電流密度之增大者。其結果，可抑制在電阻電極OE1或電阻電極OE2之電遷移之產生者。隨之，在本變形例3之功率MOSFET，可有效果地抑制因電遷移引起之孔隙的產生或斷線，由此，可使半導體裝置之信賴性提昇者。
(實施形態2)
在前述實施形態1中，對於充填於開口部OP1之材料，和形成於層間絕緣膜IL上之源極電極SE的材料為相同的例加以說明過，但在本實施形態2中，對於充填於開口部之材料，和形成於層間絕緣膜上之源極電極的材料為不相同的例加以說明。同樣地在本實施形態2中，對於充填於開口部之材料，和形成於層間絕緣膜上之源極電極的 材料為不相同的例加以說明。
<在實施形態2之半導體裝置之構成>
圖30係顯示在本實施形態2中之功率MOSFET的一剖面的圖。圖30係作為與顯示前述實施形態1之圖7略相同的構成之故，對於主要不同的點加以說明。
如圖30所示，呈被覆複數的單位電極UE1地形成有保護膜PRO，於此保護膜PRO上形成有絕緣膜IF1。並且，於絕緣膜IF1上形成有絕緣膜IF2。經由此絕緣膜IF1與絕緣膜IF2而構成層間絕緣膜IL1。絕緣膜IF1係例如，自氧化矽膜加以形成，絕緣膜IF2係例如，自氮化矽膜加以形成。
對於如此所構成之層間絕緣膜IL1及保護膜PRO，係形成有貫通層間絕緣膜IL1及保護膜PRO，呈到達至各複數的單位電極UE1的表面地，形成複數之開口部OP1。並且，於此開口部OP1的內部形成有插塞PLG1。此插塞PLG1係例如，自形成於開口部OP1內壁之鈦/氮化鈦膜所成之阻障導體膜BMF2，和形成於此阻障導體膜BMF2上，呈埋入開口部OP1地加以形成之鎢膜WF。
接著，對於形成插塞PLG1之層間絕緣膜IL1上，係形成有源極電極SE，更且，與源極電極SE一體地形成源極墊片SP。此時，源極電極SE係經由呈埋入於層間絕緣膜IL1地加以形成之插塞PLG1而與複數的單位電 極UE1加以電性連接。另外，對於層間絕緣膜IL1上係亦形成有與源極電極SE隔開加以電性分離之汲極墊片DP。源極電極SE，源極墊片SP及汲極墊片DP係例如，自阻障導體膜BMF3，和由形成於此阻障導體膜BMF3上之AlCu膜、或者AlSiCu膜所代表之金屬膜MF3加以構成。
如此在本實施形態2之功率MOSFET中，例如，在自構成源極電極SE的材料，和構成插塞PLG1之材料為不同的材料加以構成的點，與自充填於開口部OP1內之材料，和構成源極電極SE之材料為相同的材料加以構成之前述實施形態1不同。同樣地，在本實施形態2中，雖無圖示，但例如，自構成汲極電極的材料，和構成插塞之材料亦為不同之材料加以構成。
但在本實施形態2之功率MOSFET中，自呈相互隔開地加以分割之複數的單位電極UE1構成電阻電極OE1之故，可得到與前述實施形態1同樣的效果者。
<在實施形態2之半導體裝置之製造方法>
在本實施形態2之半導體裝置(功率MOSFET)係如上述地加以構成，於以下，對於其製造方法參照圖面同時進行說明。
首先，從圖18至圖22所示之工程係與前述實施形態1同樣。接著，如圖31所示，於保護膜PRO上，形成絕緣膜IF1，於此絕緣膜IF1上形成絕緣膜 IF2。絕緣膜IF1係例如，自氧化矽膜所形成，例如，可經由使用CVD法而加以形成。另外，絕緣膜IF2係例如，自氮化矽膜所形成，例如，可經由使用CVD法而加以形成。
接著，如圖32所示，經由使用光微影技術及蝕刻技術之時，形成貫通絕緣膜IF2，絕緣膜IF1及保護膜PRO，到達至各複數的單位電極UE1的表面之複數之開口部OP1。
之後，如圖33所示，於含在開口部OP1內之絕緣膜IF2上，例如，形成鈦/氮化鈦膜所成之阻障導體膜BMF2，在此阻障導體膜BMF2上，呈埋入開口部OP1地形成鎢膜WF。阻障導體膜BMF2係例如，經由使用濺鍍法而加以形成，鎢膜WF係例如，經由使用CVD法而加以形成。
接著，如圖34所示，將形成於絕緣膜IF2上之不要的阻障導體膜BMF2及鎢膜WF，例如，經由使用化學式機械研磨法(CMP(Chemical Mechanical Polishing))而除去。由此，僅於開口部OP1使阻障導體膜BMF2及鎢膜WF殘存，可形成插塞PLG1。之後，如圖35所示，於形成插塞PLG1之絕緣膜IF2上，例如，形成鈦/氮化鈦膜所成之阻障導體膜BMF3，於此阻障導體膜BMF3上，例如，形成由AlCu膜、或者AlSiCu膜所代表之金屬膜MF3。此時，阻障導體膜BMF3及金屬膜MF3係例如，可經由使用濺鍍法而形成。
並且，經由使用光微影技術及蝕刻技術而將金屬膜MF3及阻障導體膜BMF3圖案化。由此，可形成如圖30所示之源極電極SE，源極墊片SP及汲極墊片DP。由如以上作為，可製造在本實施形態2之半導體裝置(功率MOSFET)者。
(實施形態3)
在本實施形態3中，對於在前述實施形態1或前述實施形態2所說明之功率MOSFET的應用例加以說明。
<反相器電路例>
在本實施形態3之半導體裝置係例如，使用於使用在油電混和車等之3相馬達之驅動電路的構成。圖36係顯示在本實施形態3中之3相馬達的電路圖的圖。在圖36中，3相馬達電路係具有3相馬達1，功率半導體裝置2，控制電路3。3相馬達1係呈經由相位不同之3相的電壓而驅動地加以構成。功率半導體裝置2係自控制3相馬達1之開關元件加以構成，例如，對應於3相而設置有功率MOSFET4與二極體5。即，在各單相中，於電源電位(Vcc)與3相馬達之輸入電位之間，逆並聯地連接有功率MOSFET4與二極體5，對於3相馬達的輸入電位與接地電位(GND)之間，亦逆並聯地連接有功率MOSFET4與二極體5。也就是，在3相馬達1中，於各單相(各相)設置有2個功率MOSFET4與2個二極體5，在3相 設置有6個功率MOSFET4與6個二極體5。並且，對於各個功率MOSFET4之閘極電極係連接有省略一部分圖示之控制電路3，成為呈經由此控制電路3而控制功率MOSFET4。在如此所構成之3相馬達的驅動電路中，經由以控制電路3而控制流動在構成功率半導體裝置2之功率MOSFET4(開關元件)的電流之時，成為呈使3相馬達1旋轉。也就是，功率MOSFET4係作為供給電源電位(Vcc)於3相馬達1，以及或者供給接地電位(GND)之開關元件而發揮機能之構成，經由以控制電路3而控制此功率MOSFET4之開啟/關閉之時間之時，成為呈可驅動3相馬達1。
並且，功率MOSFET4與二極體5係如圖36所示，雖逆並聯地加以連接，但對於此時之二極體的機能加以說明。
二極體5係負荷未含電感之純阻抗的情況，無回流之能量之故而為不需要。但，對於負荷連接有含有如馬達(例如，3相馬達)之電感的電路情況，有著於與開啟之開關(功率MOSFET4)相反方向流動有負荷電流的馬達。因此，對於功率MOSFET4等之開關元件有必要逆並聯地連接二極體。即，在反相器電路中，如馬達控制地對於負荷含有電感的情況，關閉功率MOSFET4等之開關元件時，必須釋放積存於電感的能量(1/2LI2)。因此，為了回流積存於此電感的能量，而於功率MOSFET4逆並聯地連接二極體5。也就是，二極體5係具有為了開 放積存於電感的電性能量而流動逆方向電流之機能。
如根據如此所構成之本實施形態3之半導體裝置，經由使用在前述實施形態1或前述實施形態2所說明之功率MOSFET之時，可謀求成本削減之同時，可謀求半導體裝置之信賴性提昇。
(實施形態4)
在本實施形態4之功率MOSFET係僅在實施形態1，2之功率MOSFET與X方向之閘極電極構造不同。在圖3A-A剖面之圖5中，形成有凹槽TR，並形成有被覆其凹槽TR內壁之閘極絕緣膜GOX，和接合於閘極絕緣膜GOX而形成有閘極電極GE。
另一方面，在本實施形態4中，如圖37所示，接合於電子供給層ES，形成有P型GaN覆蓋層PC，並於其上方形成有閘極電極GE2。P型GaN覆蓋層PC與閘極電極GE2係作為肖特基連接為佳。於P型GaN覆蓋層PC與閘極電極GE2之間，形成絕緣膜所成之閘極絕緣膜(未圖示)亦可。在此，P型GaN覆蓋層PC係在平面視中，形成於閘極電極GE2內側為佳。
在本實施形態4中，於閘極電極GE2與電子供給層ES之間，插入有P型半導體層之P型GaN覆蓋層PC之故，可將臨界值電壓作為正者。也就是，在本實施形態4中，未形成凹槽TR而可實現常導通動作之故，可削減製造成本。
以上，將經由本發明者所成之發明，依據實施形態已具體做過說明，但本發明並不限定於前述實施形態，在不脫離其內容之範圍當然可做各種變更。
SP‧‧‧源極墊片
GL‧‧‧閘極配線
SE‧‧‧源極電極
OP1‧‧‧開口部
PRO‧‧‧保護膜
DP‧‧‧汲極墊片
IL‧‧‧層間絕緣膜
ES‧‧‧電子供給層
CH‧‧‧通道層
BF‧‧‧緩衝層
1S‧‧‧半導體基板
UE1‧‧‧單位電極
OE1‧‧‧電阻電極

Claims (20)

  1. 一種半導體裝置，其特徵為含有電場效果電晶體，前述電場效果電晶體具備：(a)氮化物半導體層，和(b)與前述氮化物半導體層電阻接觸，且相互隔開加以配置之複數的第1單位電極所成之第1電阻電極，和(c)與前述氮化物半導體層電阻接觸，且相互隔開加以配置之複數的第2單位電極所成之第2電阻電極，與前述第1電阻電極隔開加以設置之前述第2電阻電極，和(d)呈夾持於前述第1電阻電極與前述第2電阻電極地加以形成之閘極電極，和(e)呈被覆前述第1電阻電極與前述第2電阻電極地加以形成之絕緣膜，和(f)設置於前述絕緣膜，到達至構成前述第1電阻電極之前述複數之第1單位電極的各個之複數之第1開口部，和(g)設置於前述絕緣膜，到達至構成前述第2電阻電極之前述複數之第2單位電極的各個之複數之第2開口部，和(h)從前述複數之第1開口部內部遍佈於前述絕緣膜上而加以設置，且與前述第1電阻電極加以電性連接之源極電極，和(i)從前述複數之第2開口部內部遍佈於前述絕 緣膜上而加以設置，且與前述第2電阻電極加以電性連接之汲極電極，與前述源極電極加以電性分離之前述汲極電極。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，前述複數之第1單位電極及前述複數之第2單位電極係含有鋁膜。
  3. 如申請專利範圍第1項記載之半導體裝置，其中，在前述複數之第1單位電極所排列之方向中，前述複數之第1單位電極各個之寬度係較前述複數之第1開口部各個之寬度為大，在前述複數之第2單位電極所排列之方向中，前述複數之第2單位電極各個之寬度係較前述複數之第2開口部各個之寬度為大。
  4. 如申請專利範圍第3項記載之半導體裝置，其中，在平面視中，前述複數之第1開口部各個係內包於前述複數之第1單位電極之各個，在平面視中，前述複數之第2開口部各個係內包於前述複數之第2單位電極之各個。
  5. 如申請專利範圍第1項記載之半導體裝置，其中，前述複數之第1單位電極之個數，和前述複數之第2 單位電極之個數係為不同。
  6. 如申請專利範圍第1項記載之半導體裝置，其中，前述複數之第1單位電極之個數，和前述複數之第2單位電極之個數係為相等。
  7. 如申請專利範圍第1項記載之半導體裝置，其中，前述複數之第1單位電極及前述複數之第2單位電極係由鋁膜加以構成。
  8. 如申請專利範圍第1項記載之半導體裝置，其中，前述複數之第1單位電極及前述複數之第2單位電極係由以鈦膜夾持鋁膜之層積膜加以構成。
  9. 如申請專利範圍第1項記載之半導體裝置，其中，前述源極電極及前述汲極電極係含有鋁合金膜。
  10. 如申請專利範圍第9項記載之半導體裝置，其中，前述鋁合金膜係AlCu膜、或者AlSiCu膜。
  11. 如申請專利範圍第1項記載之半導體裝置，其中，前述電阻接觸係指阻抗性接觸，未具有整流作用之接觸。
  12. 一種半導體裝置，其特徵為含有電場效果電晶 體，前述電場效果電晶體具備：(a)氮化物半導體層，和(b)與前述氮化物半導體層電阻接觸，且相互隔開加以配置之複數的第1單位電極所成之第1電阻電極，和(c)與前述氮化物半導體層電阻接觸，且相互隔開加以配置之複數的第2單位電極所成之第2電阻電極，與前述第1電阻電極隔開加以設置之前述第2電阻電極，和(d)呈夾持於前述第1電阻電極與前述第2電阻電極地加以形成之閘極電極，和(e)呈被覆前述第1電阻電極與前述第2電阻電極地加以形成之絕緣膜，和(f)設置於前述絕緣膜，到達至構成前述第1電阻電極之前述複數之第1單位電極各個的複數之第1開口部，和(g)設置於前述絕緣膜，到達至構成前述第2電阻電極之前述複數之第2單位電極各個的複數之第2開口部，和(h)埋入於前述複數之第1開口部各個之內部之複數之第1插塞，和(i)設置於前述絕緣膜上，且呈與前述複數之第1插塞接觸地加以設置之源極電極，和(j)埋入於前述複數之第2開口部各個之內部之複數之第2插塞， 和(k)設置於前述絕緣膜上，且呈與前述複數之第2插塞接觸地加以設置之汲極電極，與前述源極電極加以電性分離之前述汲極電極。
  13. 如申請專利範圍第12項記載之半導體裝置，其中，前述複數之第1單位電極及前述複數之第2單位電極係含有鋁膜。
  14. 如申請專利範圍第12項記載之半導體裝置，其中，前述絕緣膜係由第1絕緣膜，和形成於前述第1絕緣膜上之第2絕緣膜加以構成。
  15. 如申請專利範圍第14項記載之半導體裝置，其中，前述第1絕緣膜係為氧化矽膜，前述第2絕緣膜係為氮化矽膜。
  16. 如申請專利範圍第12項記載之半導體裝置，其中，構成前述第1插塞的材料，和構成前述源極電極之材料係為不同，構成前述第2插塞的材料，和構成前述汲極電極之材料係為不同。
  17. 一種半導體裝置，其特徵為具備：(a)具有源極墊片，和從前述源極墊片突出於第1方向之複數的源極用梳型電極之源極電極， 和(b)具有汲極墊片，和從前述汲極墊片突出於前述第1方向之複數的汲極用梳型電極，前述複數之源極用梳型電極之各個，和前述複數之汲極用梳型電極之各個係呈沿著與前述第1方向垂直交叉的第2方向相互不同地加以配置地所設置之汲極電極，和(c)呈夾持於前述複數之源極用梳型電極之各個，和前述複數之汲極用梳型電極之各個地加以設置之複數的閘極電極，和(d)於前述複數之源極用梳型電極各個之下層，呈沿著前述第1方向具有複數之第1開口部地加以設置，且於前述複數之汲極用梳型電極各個之下層，呈沿著前述第1方向具有複數之第2開口部地加以設置之絕緣膜，和(e)埋入於前述複數之第1開口部各個之內部，且與前述複數之源極用梳型電極之各個加以電性連接之複數的第1插塞，和(f)埋入於前述複數之第2開口部各個之內部，且與前述複數之汲極用梳型電極各個加以電性連接之複數的第2插塞，和(g)於前述複數之源極用梳型電極之各個，設置於沿著前述第1方向加以配置之前述複數之第1插塞各個的下層，與沿著前述第1方向加以配置之前述複數之第1插塞之各個加以電性連接，且沿著前述第1方向隔開加以配置之複數之第1單位電極，和(h)於前述複數之汲極用梳型電極之各個，設置 於沿著前述第1方向加以配置之前述複數之第2插塞各個的下層，與沿著前述第1方向加以配置之前述複數之第2插塞之各個加以電性連接，且沿著前述第1方向隔開加以配置之複數之第2單位電極，和(i)設置於前述複數之第1單位電極及前述複數之第2單位電極之下層，且與前述複數之第1單位電極及前述複數之第2單位電極電阻接觸之氮化物半導體層。
  18. 如申請專利範圍第17項記載之半導體裝置，其中，前述複數之第1單位電極及前述複數之第2單位電極係含有鋁膜，前述複數之源極用梳型電極各個之前述第2方向的寬度，和前述複數之汲極用梳型電極各個之前述第2方向的寬度為均等，前述複數之第1單位電極之個數，和前述複數之第2單位電極之個數係為相等。
  19. 如申請專利範圍第17項記載之半導體裝置，其中，前述複數之第1單位電極及前述複數之第2單位電極係含有鋁膜，前述複數之源極用梳型電極之前述第2方向的寬度係較前述複數之汲極用梳型電極之前述第2方向的寬度為小，前述複數之第1單位電極之個數係較前述複數之第2 單位電極之個數為多。
  20. 如申請專利範圍第17項記載之半導體裝置，其中，前述複數之第1單位電極及前述複數之第2單位電極係含有鋁膜，前述複數之源極用梳型電極各個之前述第2方向的寬度係較前述複數之汲極用梳型電極各個之前述第2方向的寬度為大，前述複數之第1單位電極之個數係較前述複數之第2單位電極之個數為少。
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