JP2014022413A - 半導体装置 - Google Patents

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Abstract

【課題】窒化物半導体材料を使用した電界効果トランジスタの信頼性を向上させる。
【解決手段】実施の形態の特徴点は、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成している点にある。これにより、複数の単位電極ＵＥ１にわたってＹ軸方向（負方向）にオン電流が流れることを抑制できる。さらには、複数の単位電極ＵＥ１のそれぞれにおいても、Ｙ軸方向（負方向）に流れるオン電流の電流密度の増大を抑制することができる。この結果、実施の形態によれば、オーミック電極ＯＥ１のエレクトロマイグレーション耐性を向上することができる。
【選択図】図７

Description

本発明は、半導体装置に関し、例えば、窒化物半導体材料を使用したパワーデバイスを含む半導体装置に適用して有効な技術に関する。
特開平７−４５８２９号公報（特許文献１）には、ドレイン拡散領域上のメタル配線部分に複数のコンタクトホールが接続され、かつ、ソース拡散領域上のメタル配線部分にも複数のコンタクトホールが接続されている構成が記載されている。
また、特許第３０８６７１３号（特許文献２）には、非分割のソース領域に対してソース電極を接合するソースコンタクト領域が複数設けられている技術が記載されている。
特開平７−４５８２９号公報 特許第３０８６７１３号
昨今、低炭素化社会に向けて更なるエネルギーの高効率利用が重要かつ早急な課題となっている。エネルギーの高効率利用のためには、例えば、インバータにおける電力損失の低減効果が寄与できるため、インバータを構成するパワーデバイスの開発が重要となる。このような研究開発状況の中、パワーデバイスの材料として、Ｓｉ（シリコン）に代えて、ＧａＮ（窒化ガリウム）への転換が検討されている。これは、ＧａＮ（窒化ガリウム）は、Ｓｉ（シリコン）と比較して、絶縁破壊電界強度および禁制帯幅（バンドギャップ）が大きいことから、ＧａＮ（窒化ガリウム）を使用することにより、オン抵抗の低減と絶縁耐圧の両立を図ることができる高性能のパワーデバイスを提供できるからである。
ところが、パワーデバイスでは、大電流を取り扱うため、例えば、窒化物半導体層とオーミック接触するオーミック電極を使用する場合、オーミック電極に流れる電流密度が大きくなる。このため、オーミック電極にエレクトロマイグレーションが発生してボイドの発生や断線を引き起こすおそれが高まる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における電界効果トランジスタは、窒化物半導体層とオーミック接触し、かつ、互いに離間して配置された複数の第１単位電極からなる第１オーミック電極を有する。さらに、一実施の形態における電界効果トランジスタは、窒化物半導体層とオーミック接触し、かつ、互いに離間して配置された複数の第２単位電極からなる第２オーミック電極であって、第１オーミック電極とは離間して設けられた第２オーミック電極を有する。ここで、複数の第１単位電極および複数の第２単位電極は、アルミニウム膜を含む。
一実施の形態によれば、窒化物半導体材料を使用した電界効果トランジスタの信頼性を向上させることができる。
関連技術におけるパワーＭＯＳＦＥＴの構成例を示す平面図である。 図１のＡ−Ａ線で切断した断面図である。 実施の形態１におけるパワーＭＯＳＦＥＴの構成例を示す平面図である。 図３に示すソース電極の一部を拡大した平面図である。 図３のＡ−Ａ線で切断した断面図である。 オーミック接触における電流−電圧特性を示したグラフである。 図３のＢ−Ｂ線で主にソース電極を切断した断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１に続く半導体装置の製造工程を示す断面図である。 図１２に続く半導体装置の製造工程を示す断面図である。 図１３に続く半導体装置の製造工程を示す断面図である。 図１４に続く半導体装置の製造工程を示す断面図である。 図１５に続く半導体装置の製造工程を示す断面図である。 図１６に続く半導体装置の製造工程を示す断面図である。 実施の形態１における半導体装置の製造工程を示す断面図である。 図１８に続く半導体装置の製造工程を示す断面図である。 図１９に続く半導体装置の製造工程を示す断面図である。 図２０に続く半導体装置の製造工程を示す断面図である。 図２１に続く半導体装置の製造工程を示す断面図である。 図２２に続く半導体装置の製造工程を示す断面図である。 図２３に続く半導体装置の製造工程を示す断面図である。 図２４に続く半導体装置の製造工程を示す断面図である。 電流密度（Ａ／ｃｍ２）と、単位電極数の関係を示したものである。 変形例１におけるパワーＭＯＳＦＥＴの一断面を示す図である。 変形例２におけるパワーＭＯＳＦＥＴの平面構成を示す図である。 変形例３におけるパワーＭＯＳＦＥＴの平面構成を示す図である。 実施の形態２におけるパワーＭＯＳＦＥＴの一断面を示す図である。 実施の形態２における半導体装置の製造工程を示す断面図である。 図３１に続く半導体装置の製造工程を示す断面図である。 図３２に続く半導体装置の製造工程を示す断面図である。 図３３に続く半導体装置の製造工程を示す断面図である。 図３４に続く半導体装置の製造工程を示す断面図である。 実施の形態３における３相モータの回路図を示す図である。 実施の形態４におけるパワーＭＯＳＦＥＴの一断面を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜関連技術の説明＞
まず、本実施の形態１における半導体装置について説明する前に、関連技術における半導体装置について説明する。そして、この関連技術に存在する改善の余地について説明した後、本実施の形態１における技術的思想について説明する。
図１は、関連技術におけるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の構成例を示す平面図である。図１に示すように、関連技術におけるパワーＭＯＳＦＥＴにおいては、紙面の左端と右端にゲートパッドＧＰが配置されており、この左右に配置されたゲートパッドＧＰの間にソース電極ＳＥとドレイン電極ＤＥが配置されている。具体的には、左右に配置されたゲートパッドＧＰに挟まれるように、Ｘ軸方向に延在するソースパッドＳＰが配置され、このソースパッドＳＰからＹ軸方向に突き出るように複数の櫛形形状をしたソース電極ＳＥが形成されている。
同様に、左右に配置されたゲートパッドＧＰの間のスペース（空間）には、Ｘ軸方向に延在するドレインパッドＤＰが配置され、このドレインパッドＤＰからＹ軸方向に突き出るように複数の櫛形形状をしたドレイン電極ＤＥが形成されている。
そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれが、Ｙ軸方向と直交するＸ軸方向に沿って互い違いに配置されている。このとき、互い違いに配置されている複数のソース電極ＳＥのそれぞれと複数のドレイン電極ＤＥのそれぞれとの間には、Ｙ軸方向に延在するゲート電極ＧＥが配置されている。そして、複数のゲート電極ＧＥは、ソースパッドＳＰに近接して並行するゲート配線ＧＬと電気的に接続され、このＸ軸方向に延在するゲート配線ＧＬは、紙面の左端および右端に配置されたゲートパッドＧＰと電気的に接続されている。
さらに、関連技術におけるパワーＭＯＳＦＥＴにおいては、ソース電極ＳＥの下層に単体のオーミック電極ＯＥ１が形成されており、このオーミック電極ＯＥ１は、Ｙ軸方向に延在するように配置されている。そして、オーミック電極ＯＥ１は、上層に形成されているソース電極ＳＥと電気的に接続されている。
同様に、ドレイン電極ＤＥの下層に単体のオーミック電極ＯＥ２が形成されており、このオーミック電極ＯＥ２は、Ｙ軸方向に延在するように配置されている。そして、オーミック電極ＯＥ２は、上層に形成されているドレイン電極ＤＥと電気的に接続されている。
次に、図２は、図１のＡ−Ａ線で切断した断面図である。図２に示すように、関連技術におけるパワーＭＯＳＦＥＴでは、例えば、シリコンからなる半導体基板１Ｓ上に、バッファ層ＢＦが形成されており、このバッファ層ＢＦ上に、例えば、ＧａＮからなるチャネル層ＣＨが形成されている。そして、チャネル層ＣＨ上に、例えば、ＡｌＧａＮからなる電子供給層ＥＳが形成されている。
ここで、バッファ層ＢＦは、半導体基板１Ｓを構成するシリコン（Ｓｉ）の格子間隔と、チャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）の格子間隔の不整合を緩和する目的で形成される。すなわち、シリコンからなる半導体基板１Ｓ上に、直接、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成すると、チャネル層ＣＨに結晶欠陥が多数形成されることになり、パワーＭＯＳＦＥＴの性能低下を招くことになる。このことから、半導体基板１Ｓとチャネル層ＣＨとの間に格子緩和を目的としたバッファ層ＢＦを挿入しているのである。このバッファ層ＢＦを形成することにより、バッファ層ＢＦ上に形成されるチャネル層ＣＨの品質を向上させることができる。これによって、パワーＭＯＳＦＥＴの性能向上を図ることができる。
続いて、図２に示すように、電子供給層ＥＳ上に、ゲート配線ＧＬおよびオーミック電極ＯＥ１が形成されており、このゲート配線ＧＬおよびオーミック電極ＯＥ１を覆うように、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。この層間絶縁膜ＩＬには、オーミック電極ＯＥ１の表面を露出するように、コンタクトホールＣＮＴが形成されており、コンタクトホールＣＮＴを埋め込んで層間絶縁膜ＩＬ上にわたるようにソース電極ＳＥが形成されている。さらに、層間絶縁膜ＩＬ上には、ソース電極ＳＥと一体的にソースパッドＳＰが形成されるとともに、ソースパッドＳＰと離間した層間絶縁膜ＩＬ上には、ドレインパッドＤＰが形成されている。
このように構成されている関連技術におけるパワーＭＯＳＦＥＴでは、化合物半導体プロセスによる開発が先行しているが、低コスト化を実現するために、シリコン半導体プロセスで量産可能な技術の確立が求められている。
例えば、化合物半導体プロセスでは、窒化物半導体層とオーミック接触を取るオーミック電極ＯＥ１に、下層よりＴｉ／Ａｌ／Ｍｏ／Ａｕからなる積層膜が使用され、このオーミック電極ＯＥ１と電気的に接続する配線（例えば、ソース電極ＳＥ）に金（Ａｕ）配線が使用されている。
したがって、窒化物半導体材料を使用したパワーデバイスを化合物半導体プロセスで製造する場合、高価な金（Ａｕ）が多用されることから製造コストが上昇することになる。一方、シリコン半導体プロセスでは、通常、配線層に高価な金は使用されないため、製造コストの低下を図ることができる。
ただし、シリコン半導体プロセスを使用する場合、金原子の拡散を抑制する必要があるため、金膜を含むオーミック電極ＯＥ１に替わる材料でオーミック電極ＯＥ１を形成する必要がある。例えば、窒化物半導体層とオーミック接触する金属材料としてアルミニウム膜が挙げられ、シリコン半導体プロセスでは、このアルミニウム膜を主成分とするオーミック電極ＯＥ１を使用することが考えられる。特に、電子供給層ＥＳの材料をＡｌＧａＮとし、オーミック電極としてアルミニウムを用いると、ＡｌＧａＮの仕事関数とアルミニウムの仕事関数が比較的近いことから、良好なオーミック接触を形成できることを本発明者は見出した。
ところが、本発明者の検討によれば、オーミック電極ＯＥ１をアルミニウム膜から構成する場合、以下に示す改善の余地が顕在化することが判明したので、この点について説明する。
＜関連技術に存在する改善の余地＞
図１および図２を使用して、関連技術におけるパワーＭＯＳＦＥＴのオン時に流れる電流の経路について説明する。まず、図１に示すように、パワーＭＯＳＦＥＴのオン時においては、ドレインパッドＤＰからドレイン電極ＤＥにオン電流が流れる。そして、ドレイン電極ＤＥに達したオン電流は、ドレイン電極ＤＥの下層に形成されているオーミック電極ＯＥ２を介して、チャネル層ＣＨと電子供給層ＥＳの界面に到達する。
ここで、窒化物半導体材料を使用した関連技術におけるパワーＭＯＳＦＥＴにおいては、チャネル層ＣＨにおける、チャネル層ＣＨと電子供給層ＥＳとの界面近傍に、２次元電子ガスが生成される。この２次元電子ガスは次のメカニズムで形成される。チャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）の電子親和力と、電子供給層ＥＳを構成する窒化アルミニウムガリウム（ＡｌＧａＮ）の電子親和力とが相違しているため、伝導帯オフセット（伝導帯不連続）が形成されている。この伝導帯オフセットと、チャネル層ＣＨおよび電子供給層ＥＳに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨにおけるチャネル層ＣＨと電子供給層ＥＳとの界面近傍に、フェルミ準位よりも低い井戸型ポテンシャルが生成される。この結果、この井戸型ポテンシャル内に電子が蓄積される。これによって、チャネル層ＣＨと電子供給層ＥＳの界面近傍に２次元電子ガスが生成されるのである。
したがって、チャネル層ＣＨと電子供給層ＥＳの界面に形成されている２次元電子ガスにより、図１に示すように、オン電流がチャネル層ＣＨと電子供給層ＥＳの界面に沿って、オーミック電極ＯＥ２の下層からゲート電極直下を通って、オーミック電極ＯＥ１の下層に向かって流れる。その後、図２に示すように、オーミック電極ＯＥ１の下層に達したオン電流は、電子供給層ＥＳの上層に形成されているオーミック電極ＯＥ１およびオーミック電極ＯＥ１上に形成されているソース電極ＳＥへ流れ、最終的にソースパッドＳＰに達する。このようにして、関連技術におけるパワーＭＯＳＦＥＴでは、ドレインパッドＤＰからソースパッドＳＰへオン電流が流れることになる。
このとき、図２に示すように、オーミック電極ＯＥ１は、単体の電極から構成され、かつ、Ｙ軸方向に延在していることから、オン電流の一部は、オーミック電極ＯＥ１の内部をＹ軸方向に流れる。つまり、オーミック電極ＯＥ１の長手方向に沿ってオン電流の一部が流れることになる。同様に、図１から、オーミック電極ＯＥ１だけでなく、オーミック電極ＯＥ２でも、オーミック電極ＯＥ２の長手方向に沿って、オン電流の一部が流れることになる。
例えば、図２に示すオーミック電極ＯＥ１に着目すると、図２に示す右方向から左方向（長手方向）に向かって、オン電流の一部が流れ続けることになる。そして、パワーＭＯＳＦＥＴでは、大電流を使用しているため、関連技術におけるパワーＭＯＳＦＥＴにおいては、オーミック電極ＯＥ１の長手方向に流れる電流密度が大きくなる。このような条件下で、オーミック電極ＯＥ１にアルミニウム膜を使用すると、エレクトロマイグレーションが顕在化する。すなわち、アルミニウム膜は、膜中を流れる電流の電流密度が上昇するとエレクトロマイグレーションが生じやすい特性を有しているため、オーミック電極ＯＥ１として、アルミニウム膜を使用する場合、アルミニウム膜にエレクトロマイグレーションが発生して、オーミック電極ＯＥ１の断線を引き起こすおそれがある。
このようなオーミック電極ＯＥ１の断線が引き起こされると、パワーＭＯＳＦＥＴの不良に至ることになる。つまり、アルミニウム膜中を流れる電流の密度が高くなると、電子流により、アルミニウム原子が運動量を得て下流側に移動する現象であるエレクトロマイグレーションが生じる。このようなエレクトロマイグレーションが発生すると、アルミニウム膜中にボイドが発生して断線の原因となったり、電子流の下流に突起（ヒロック）が発生して、信頼性の低下を招くことなる。したがって、上述した関連技術において、オーミック電極ＯＥ１およびオーミック電極ＯＥ２をアルミニウム膜から構成する場合、パワーＭＯＳＦＥＴの信頼性の観点から改善する余地があることがわかる。
そこで、本実施の形態１では、上述した関連技術を改善する工夫を施している。以下に、この工夫を施した本実施の形態１における技術的思想について説明する。
＜実施の形態１における半導体装置の構成＞
図３は、本実施の形態１におけるパワーＭＯＳＦＥＴ（半導体装置）の構成例を示す平面図である。図３に示すように、本実施の形態１におけるパワーＭＯＳＦＥＴにおいては、紙面の左端と右端にゲートパッドＧＰが配置されており、この左右に配置されたゲートパッドＧＰの間にソース電極ＳＥとドレイン電極ＤＥが配置されている。具体的には、左右に配置されたゲートパッドＧＰに挟まれるように、Ｘ軸方向に延在するソースパッドＳＰが配置され、このソースパッドＳＰからＹ軸方向に突き出るように櫛形形状をした複数のソース電極（ソース用櫛形電極）ＳＥが形成されている。
同様に、左右に配置されたゲートパッドＧＰの間のスペース（空間）には、Ｘ軸方向に延在するドレインパッドＤＰが配置され、このドレインパッドＤＰからＹ軸方向に突き出るように櫛形形状をした複数のドレイン電極（ドレイン用櫛形電極）ＤＥが形成されている。
そして、複数のソース電極ＳＥのそれぞれと、複数のドレイン電極ＤＥのそれぞれが、Ｙ軸方向と直交するＸ軸方向に沿って互い違いに配置されている。このとき、互い違いに配置されている複数のソース電極ＳＥのそれぞれと複数のドレイン電極ＤＥのそれぞれとの間には、Ｙ軸方向に延在するゲート電極ＧＥが配置されている。そして、複数のゲート電極ＧＥは、ソースパッドＳＰに近接して並行するゲート配線ＧＬと電気的に接続され、このＸ軸方向に延在するゲート配線ＧＬは、紙面の左端および右端に配置されたゲートパッドＧＰと電気的に接続されている。
さらに、本実施の形態１におけるパワーＭＯＳＦＥＴにおいては、ソース電極ＳＥの下層にオーミック電極ＯＥ１が形成されている。このオーミック電極ＯＥ１は、複数の単位電極ＵＥ１から構成されており、複数の単位電極ＵＥ１がＹ軸方向に並ぶように配置されて、オーミック電極ＯＥ１が形成されている。そして、オーミック電極ＯＥ１を構成する複数の単位電極ＵＥ１のそれぞれは、上層に形成されているソース電極ＳＥと電気的に接続されている。
同様に、ドレイン電極ＤＥの下層にオーミック電極ＯＥ２が形成されている。このオーミック電極ＯＥ２は、複数の単位電極ＵＥ２から構成される。複数の単位電極ＵＥ２は、Ｙ軸方向に並ぶように配置されて、オーミック電極ＯＥ２が形成されている。そして、オーミック電極ＯＥ２を構成する複数の単位電極ＵＥ２のそれぞれは、上層に形成されているドレイン電極ＤＥと電気的に接続されている。
ここで、本実施の形態１では、ソース電極ＳＥのＸ軸方向の幅と、ドレイン電極ＤＥのＸ軸方向の幅が等しくなっている。そして、ソース電極ＳＥの下層に形成されている複数の単位電極ＵＥ１の個数と、ドレイン電極ＤＥの下層に形成されている複数の単位電極ＵＥ２の個数は等しい。通常、ソース電流とドレイン電流とは、ほぼ同じ電流値であるため、エレクトロマイグレーションを抑制する観点からは、単位電極ＵＥ１の個数と、単位電極ＵＥ２の個数は同じであることが望ましい。しかし、特にソース抵抗を特に減らしたい用途では、単位電極ＵＥ１の個数を単位電極ＵＥ２の個数よりも減らすこともできる。このように、用途によっては、単位電極ＵＥ１の個数と、単位電極ＵＥ２の個数を異ならせることができる。
図４は、図３に示すソース電極ＳＥの一部を拡大した平面図である。図４に示すように、矩形形状をしたソース電極ＳＥの下層には層間絶縁膜（図示せず）が形成されており、層間絶縁膜に設けられた開口部ＯＰ１を介して複数の単位電極ＵＥ１が形成されている。このとき、複数の単位電極ＵＥ１のそれぞれ、および、複数の開口部ＯＰ１のそれぞれは、矩形形状をしており、平面視において、ソース電極ＳＥに内包されるように、複数の単位電極ＵＥ１が形成されている。さらに、開口部ＯＰ１は、平面視において、単位電極ＵＥ１に内包されるように形成されている。すなわち、単位電極ＵＥ１のサイズは、ソース電極ＳＥのサイズよりも小さく、かつ、開口部ＯＰ１のサイズよりも大きくなっている。この構成は、ソース電極ＳＥと開口部ＯＰ１と単位電極ＵＥ１だけでなく、図３に示すドレイン電極ＤＥと開口部（図示せず）と単位電極ＵＥ２との間の関係にも当てはまる。
このように、本実施の形態１では、複数の単位電極ＵＥ１が並んでいる方向（Ｘ軸方向）において、複数の単位電極ＵＥ１のそれぞれの幅は、複数の開口部（第１開口部）ＯＰ１のそれぞれの幅よりも大きい。同様に、複数の単位電極ＵＥ２が並んでいる方向（Ｘ軸方向）において、複数の単位電極ＵＥ２のそれぞれの幅は、複数の開口部（第２開口部）のそれぞれの幅よりも大きい。そして、平面視において、複数の開口部ＯＰ１のそれぞれは、複数の単位電極ＵＥ１のそれぞれに内包され、かつ、平面視において、複数の開口部のそれぞれは、複数の単位電極ＵＥ２のそれぞれに内包されるように配置されている。
次に、図５は、図３のＡ−Ａ線で切断した断面図である。図５に示すように、本実施の形態１におけるパワーＭＯＳＦＥＴでは、例えば、シリコンからなる半導体基板１Ｓ上に、バッファ層ＢＦが形成されており、このバッファ層ＢＦ上に、例えば、ＧａＮからなるチャネル層ＣＨが形成されている。そして、チャネル層ＣＨ上に、例えば、ＡｌＧａＮからなる電子供給層ＥＳが形成されている。
ここで、バッファ層ＢＦは、半導体基板１Ｓを構成するシリコン（Ｓｉ）の格子間隔と、チャネル層ＣＨを構成する窒化ガリウム（ＧａＮ）の格子間隔の不整合を緩和する目的で形成される。すなわち、シリコンからなる半導体基板１Ｓ上に、直接、窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成すると、チャネル層ＣＨに結晶欠陥が多数形成されることになり、パワーＭＯＳＦＥＴの性能低下を招くことになる。このことから、半導体基板１Ｓとチャネル層ＣＨとの間に格子緩和を目的としたバッファ層ＢＦを挿入しているのである。このバッファ層ＢＦを形成することにより、バッファ層ＢＦ上に形成されるチャネル層ＣＨの品質を向上させることができ、これによって、パワーＭＯＳＦＥＴの性能向上を図ることができる。
なお、本実施の形態１では、半導体基板１Ｓとしてシリコン（Ｓｉ）を使用する例について説明しているが、これに限らず、炭化シリコン（ＳｉＣ）、サファイア（Ａｌ２Ｏ３）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）などから構成される基板を使用してもよい。
続いて、図５に示すように、本実施の形態１におけるパワーＭＯＳＦＥＴでは、電子供給層ＥＳの表面から、電子供給層ＥＳとチャネル層ＣＨとの界面を超えて、チャネル層ＣＨに達するトレンチ（溝）ＴＲが形成されている。このトレンチＴＲの内壁には、例えば、酸化シリコン膜や酸化アルミニウム膜からなるゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸを介して、トレンチＴＲの内部には、ゲート電極ＧＥが埋め込まれている。
また、図５に示すように、電子供給層ＥＳ上に、単位電極ＵＥ１および単位電極ＵＥ２が形成されており、この単位電極ＵＥ１および単位電極ＵＥ２を覆うように、例えば、酸化シリコン膜からなる保護膜ＰＲＯと層間絶縁膜ＩＬが形成されている。この保護膜ＰＲＯおよび層間絶縁膜ＩＬには、単位電極ＵＥ１の表面を露出するように、開口部ＯＰ１が形成されているとともに、単位電極ＵＥ２の表面を露出するように、開口部ＯＰ２が形成されている。そして、開口部ＯＰ１の内部から層間絶縁膜ＩＬ上にわたって、ソース電極ＳＥが形成されている。同様に、開口部ＯＰ２の内部から層間絶縁膜ＩＬ上にわたって、ドレイン電極ＤＥが形成されている。このとき、単位電極ＵＥ１および単位電極ＵＥ２は、アルミニウム膜から構成され、ソース電極ＳＥおよびドレイン電極ＤＥは、例えば、チタン／窒化チタン膜からなるバリア導体膜と、ＡｌＣｕ膜あるいはＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜との積層膜から構成されている。
このように構成されている窒化物半導体材料を使用した本実施の形態１におけるパワーＭＯＳＦＥＴにおいては、チャネル層ＣＨと電子供給層ＥＳの界面近傍に、２次元電子ガスが生成される。すなわち、チャネル層ＣＨと電子供給層ＥＳの電子親和力の相違に基づく伝導帯オフセットと、チャネル層ＣＨおよび電子供給層ＥＳに存在するピエゾ分極と自発分極の影響により、チャネル層ＣＨと電子供給層ＥＳの界面近傍にフェルミ準位よりも低い井戸型ポテンシャルが生成される。この結果、この井戸型ポテンシャル内に電子が蓄積されることになり、これによって、チャネル層ＣＨと電子供給層ＥＳの界面近傍に２次元電子ガスが生成されるのである。
ここで、ゲート電極ＧＥが埋め込まれたトレンチＴＲがチャネル層ＣＨと電子供給層ＥＳの界面を超えて、チャネル層ＣＨにまで達しているのは以下の理由による。例えば、ゲート電極ＧＥが電子供給層ＥＳ上に配置されている場合には、ゲート電極ＧＥに電圧を印加しない状態でも、ゲート電極ＧＥ直下のチャネル層ＣＨと電子供給層ＥＳとの界面に２次元電子ガスが生成されてしまう。つまり、ゲート電極ＧＥに電圧を印加しない状態でも、ドレイン電極ＤＥとソース電極ＳＥの間に電位差を生じさせるとオン電流が流れるノーマリオン状態となる。
すなわち、窒化物半導体をチャネル層ＣＨおよび電子供給層ＥＳに用いた場合、チャネル層ＣＨと電子供給層ＥＳとの間の伝導帯オフセットによる井戸型ポテンシャルに加え、窒化物半導体を用いたことによるピエゾ分極と自発分極とにより、井戸型ポテンシャルの底が押し下げられる。この結果、ゲート電極ＧＥがトレンチ構造をしていない場合、ゲート電極ＧＥに電圧を印加しなくとも、チャネル層ＣＨの電子供給層ＥＳとの界面近傍に２次元電子ガスが発生する。この結果、ノーマリオン型デバイスになってしまうのである。
ところが、パワーＭＯＳＦＥＴに代表される電力制御用トランジスタでは、ノーマリオフ型デバイスであることが要求される。このため、図５に示すように、ゲート電極ＧＥをトレンチＴＲに埋め込んだ構造のパワーＭＯＳＦＥＴが提案されている。
このようなトレンチ構造をしたゲート電極ＧＥを有するパワーＭＯＳＦＥＴの場合、トレンチ構造のゲート電極ＧＥによって、チャネル層ＣＨと電子供給層ＥＳの界面が遮られることになる。このため、ゲート電極ＧＥに印加される電圧がしきい値電圧以下の場合、ソース電極ＳＥとドレイン電極ＤＥとが２次元電子ガスによって導通することがない。
一方、本実施の形態１におけるパワーＭＯＳＦＥＴでは、ゲート電極ＧＥにしきい値電圧以上の電圧を印加すると、ゲート電極ＧＥに印加された正電圧によって、ゲート電極ＧＥの底面近傍に電子が集まり蓄積領域が形成される。この結果、ゲート電極ＧＥにしきい値電圧以上の電圧を印加する場合、ソース電極ＳＥとドレイン電極ＤＥとが２次元電子ガスおよび蓄積領域によって導通することになる。この結果、ドレイン電極ＤＥからソース電極ＳＥに向かってオン電流が流れる。言い換えれば、ソース電極ＳＥからドレイン電極ＤＥに向かって電子が流れる。このようにして、図５に示される構成のパワーＭＯＳＦＥＴでは、ノーマリオフ型デバイスを実現することができる。つまり、トレンチ構造のゲート電極ＧＥは、ノーマリオフ型デバイスを実現するために採用されていることになる。
次に、図５に示すように、電子供給層ＥＳ上には、単位電極ＵＥ１および単位電極ＵＥ２が形成されているが、この電子供給層（窒化物半導体層）ＥＳと単位電極ＵＥ１、あるいは、電子供給層（窒化物半導体層）ＥＳと単位電極ＵＥ２は、オーミック接触している。
図６は、オーミック接触における電流−電圧特性を示したグラフである。図６において、横軸がオーミック接触間に印加される電圧を示しており、縦軸がオーミック接触間を流れる電流を示している。図６に示すように、オーミック接触に第１電圧が印加される場合、第１電圧の増加に伴ってプラス方向の電流が一次直線状に上昇する。一方、オーミック接触に第２電圧が印加される場合、第２電圧の増加に伴ってマイナス方向の電流が一次直線状に上昇する。このことから、オーミック接触の電流−電圧特性は、第１電圧極性における電流−電圧特性と、第２電圧極性における電流−電圧特性がまったく同等であることがわかる。つまり、オーミック接触とは、抵抗性接触であり、ショットキー接触のように整流特性を有していない接触として定義される。
＜実施の形態１における特徴＞
図７は、図３のＢ−Ｂ線で主にソース電極ＳＥを切断した断面図である。なお、本実施の形態１では、ソース電極ＳＥをＹ軸方向に延在する切断線で切断した構造と、ドレイン電極ＤＥをＹ軸方向に延在する切断線で切断した構造とは同様の構成をしているため、以下では、ソース電極ＳＥに着目して説明する。ただし、以下に示す説明は、ソース電極ＳＥおよびその直下構造だけでなく、ドレイン電極ＤＥおよびその直下構造にも適用できる。
図７に示すように、本実施の形態１におけるパワーＭＯＳＦＥＴにおいては、例えば、シリコンからなる半導体基板１Ｓ上に、バッファ層ＢＦが形成されており、このバッファ層ＢＦ上に、例えば、ＧａＮからなるチャネル層ＣＨが形成されている。そして、チャネル層ＣＨ上に、例えば、ＡｌＧａＮからなる電子供給層ＥＳが形成されている。
そして、電子供給層ＥＳ上に複数の単位電極ＵＥ１がＹ方向に並んで配置されている。これらの複数の単位電極ＵＥ１によってオーミック電極ＯＥ１が形成されている。さらに、このオーミック電極ＯＥ１を覆うように、例えば、酸化シリコン膜からなる保護膜ＰＲＯと層間絶縁膜ＩＬが形成されている。また、保護膜ＰＲＯ上にはゲート配線ＧＬが形成されており、このゲート配線ＧＬは、層間絶縁膜ＩＬで覆われている。
この保護膜ＰＲＯおよび層間絶縁膜ＩＬには、オーミック電極ＯＥ１を構成する複数の単位電極ＵＥ１のそれぞれの表面を露出するように、複数の開口部ＯＰ１が形成されている。そして、開口部ＯＰ１の内部から層間絶縁膜ＩＬ上にわたって、ソース電極ＳＥが形成されており、このソース電極ＳＥと一体化してソースパッドＳＰが形成されている。また、層間絶縁膜ＩＬ上には、ソース電極ＳＥと電気的に絶縁するように離間してドレインパッドＤＰも形成されている。このとき、単位電極ＵＥ１は、アルミニウム膜から構成され、ソース電極ＳＥは、例えば、チタン／窒化チタン膜からなるバリア導体膜と、ＡｌＣｕ膜あるいはＡｌＳｉＣｕ膜との積層膜から構成されている。
ここで、本実施の形態１における特徴は、分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１が構成されている点にある。これにより、オーミック電極ＯＥ１におけるエレクトロマイグレーション耐性を向上できるのである。
例えば、関連技術においては、図２に示すように、オーミック電極ＯＥ１は単体から構成されている。すなわち、関連技術では、オーミック電極ＯＥ１がＹ軸方向に延在するように構成されていることから、オン電流の一部がオーミック電極ＯＥ１の内部をＹ軸方向（負方向）に沿って流れることになる。この場合、オーミック電極ＯＥ１の内部では、電子が電界によって加速され、ある程度進んだ後に、オーミック電極ＯＥ１を構成する金属イオンに衝突し、その運動エネルギーは、金属イオンの格子振動エネルギー（熱エネルギー）に変換されるとともに、金属イオンの運動エネルギーに変換される。
一方、金属イオンは、周期ポテンシャルの中のほぼ固定された位置で熱運動をしているが、ある確率でポテンシャルの壁を越えて移動することができる。このポテンシャルの壁は、一般的に活性化エネルギーと呼ばれており、物質によってほぼ値が決定されている。
ポテンシャルの壁を越えた金属イオンは、何もなければ元の位置に戻るか、あるいは、ランダムに移動するため、巨視的に見た金属には変化が見られない。ところが、電界によって加速された電子の運動エネルギーが金属イオンに与えられると、電子の流れに沿って、オーミック電極ＯＥ１を構成する金属イオンが一斉に同一方向（電子の流れる方向）に移動することになる。この結果、電界によって加速される電子の数が多くなると、オーミック電極ＯＥ１にボイドが発生して、ひどい場合には断線に至ることになる。
つまり、関連技術においては、図２に示すように、オーミック電極ＯＥ１がＹ軸方向に延在する単体から構成されているため、オーミック電極ＯＥ１の内部にＹ軸方向（負方向）に沿って流れるオン電流の電流密度が増大する。この結果、オン電流を構成する電子の流れによって、オーミック電極ＯＥ１を構成する金属イオンが電子の流れる一方向に一斉に移動する。これにより、関連技術では、オーミック電極ＯＥ１に断線が生じやすくなるのである。
これに対し、図７に示すように、本実施の形態１におけるオーミック電極ＯＥ１は、単体から構成されているのではなく、互いに離間するように分割された複数の単位電極ＵＥ１から構成されている。すなわち、本実施の形態１におけるオーミック電極ＯＥ１は、Ｙ軸方向に離間して配置された複数の分割された単位電極ＵＥ１から構成されている。この結果、本実施の形態１におけるオーミック電極ＯＥ１によれば、オン電流の一部がオーミック電極ＯＥ１の内部をＹ軸方向（負方向）に沿って流れることを抑制できる。
つまり、本実施の形態１では、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成しているため、複数の単位電極ＵＥ１にわたってＹ軸方向（負方向）にオン電流が流れることを抑制できるのである。さらには、複数の単位電極ＵＥ１のそれぞれにおいても、Ｙ軸方向（負方向）に流れるオン電流の電流密度の増大を抑制することができる。
この結果、本実施の形態１によれば、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成することにより、オーミック電極ＯＥ１のエレクトロマイグレーション耐性を向上することができるのである。すなわち、本実施の形態１では、オーミック電極ＯＥ１を複数の単位電極ＵＥ１に分断しているため、関連技術に比べて、オーミック電極ＯＥ１のＹ軸方向（長手方向）に流れるオン電流の電流密度を抑制することができるのである。
図７において、矢印は、ソース電極ＳＥの直下領域をオン電流が流れる経路を示している。この矢印に示されるように、オン電流は、チャネル層ＣＨと電子供給層ＥＳの界面を流れた後、電子供給層ＥＳ上に配置されたオーミック電極ＯＥ１に流れる。このとき、オーミック電極ＯＥ１は、図７に示すように、Ｙ軸方向に沿って離間して配置された複数の単位電極ＵＥ１から構成されているため、オン電流は、複数の単位電極ＵＥ１のそれぞれに分散して流れることになる。そして、複数の単位電極ＵＥ１は、Ｙ軸方向に離間して配置されていることから、オン電流がオーミック電極ＯＥ１の内部をＹ軸方向（負方向）に沿って流れることを抑制できる。言い換えれば、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成しているため、複数の単位電極ＵＥ１にわたってＹ軸方向（負方向）にオン電流が流れることを効果的に抑制できる。さらには、複数の単位電極ＵＥ１のそれぞれにおいても、Ｙ軸方向（負方向）に流れるオン電流の電流密度の増大を抑制することができる。この結果、オーミック電極ＯＥ１でのエレクトロマイグレーションの発生を抑制することができる。
その後、複数の単位電極ＵＥ１のそれぞれに流れているオン電流は、複数の単位電極ＵＥ１のそれぞれの上に設けられている開口部ＯＰ１からソース電極ＳＥへ流れ、このソース電極ＳＥからソースパッドＳＰへ流れることになる。
ここで、図７に示すように、ソース電極ＳＥは、複数の単位電極ＵＥ１のそれぞれと電気的に接続され、かつ、Ｙ軸方向に延在するように構成されている。このことから、ソース電極ＳＥでは、複数の単位電極ＵＥ１を流れてきたオン電流が合流して流れることになる。したがって、ソース電極ＳＥでのエレクトロマイグレーション耐性の低下が懸念されるが、本実施の形態１では、この懸念事項に対して心配する必要はないのである。
なぜなら、本実施の形態１において、ソース電極ＳＥは、アルミニウム（Ａｌ）膜から構成されるのではなく、ＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜から構成されているからである。例えば、ＡｌＣｕ膜の場合、アルミニウム（Ａｌ）よりも重い数％以下の微量な銅（Ｃｕ）を添加している。このとき、銅（Ｃｕ）はアルミニウム（Ａｌ）の結晶粒界に析出し、アルミニウム（Ａｌ）の結晶粒同士を接着する機能を有している。この結果、ＡｌＣｕ膜では、エレクトロマイグレーション耐性を向上することができるのである。つまり、ソース電極ＳＥには、アルミニウム膜よりもエレクトロマイグレーション耐性の高いＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜を使用しているため、ソース電極ＳＥでは、エレクトロマイグレーションに起因するボイドの発生や断線を充分に抑制できるのである。
さらに、例えば、ソース電極ＳＥを構成するＡｌＣｕ膜の膜厚やＡｌＳｉＣｕ膜の膜厚は、４．５μｍ程度であるのに対し、オーミック電極ＯＥ１（単位電極ＵＥ１）を構成するアルミニウム膜の膜厚は、０．３μｍ程度である。したがって、ソース電極ＳＥを構成するＡｌＣｕ膜の膜厚は、オーミック電極ＯＥ１（単位電極ＵＥ１）の膜厚よりも充分に厚いため、エレクトロマイグレーションに起因するボイドや断線が生じにくいのである。
このようにソース電極ＳＥでは、アルミニウム膜よりもエレクトロマイグレーション耐性の高いＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜を使用していることと、ＡｌＣｕ膜の膜厚やＡｌＳｉＣｕ膜の膜厚が厚いことにより、エレクトロマイグレーションに起因するボイドの発生や断線は顕在化しないのである。
したがって、上述した技術を応用して、オーミック電極ＯＥ１にも、例えば、ＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜を使用する構成は有用である。すなわち、分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成する点（本実施の形態１の特徴点）に加えて、複数の単位電極ＵＥ１のそれぞれをアルミニウム合金膜から構成することにより、さらなるエレクトロマイグレーション耐性を向上させることができる。この結果、本実施の形態１によれば、非常に信頼性の高いパワーＭＯＳＦＥＴを提供することができる。
＜本実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置（パワーＭＯＳＦＥＴ）は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。なお、以下に示す半導体装置の製造方法は、まず、図３のＡ−Ａ線で切断した断面図を使用して説明し、その後、本実施の形態１の特徴が表れる図３のＢ−Ｂ線で切断した断面図を使用して説明する。
図８に示すように、例えば、（１１１）面が露出しているシリコンからなる半導体基板１Ｓ上に、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）により、半導体層構造を形成する。この半導体層構造では、例えば、アンドープの窒化ガリウム（ＧａＮ）からなるバッファ層ＢＦを形成する。続いて、バッファ層ＢＦ上に、アンドープの窒化ガリウム（ＧａＮ）からなるチャネル層ＣＨを形成する。その後、チャネル層ＣＨ上に、アンドープのＡｌＧａＮからなる電子供給層ＥＳを形成する。このようにして、半導体層構造が形成される。この半導体層構造は、［０００１］結晶軸（Ｃ軸）方向に積層するＩＩＩ族面成長により形成される。
次に、図９に示すように、電子供給層ＥＳ上に、例えば、アルミニウム膜からなる金属膜ＭＦ１を形成する。この金属膜ＭＦ１は、例えば、スパッタリング法を使用することにより形成することができる。その後、図１０に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ１をパターニングする。これにより、電子供給層ＥＳ上に、金属膜ＭＦ１からなる単位電極ＵＥ１（オーミック電極ＯＥ１）および単位電極ＵＥ２（オーミック電極ＯＥ２）を形成することができる。この単位電極ＵＥ１と単位電極ＵＥ２は、互いに離間するように形成される。
続いて、図１１に示すように、単位電極ＵＥ１および単位電極ＵＥ２を形成した電子供給層ＥＳ上に保護膜ＰＲＯを形成する。この保護膜ＰＲＯは、単位電極ＵＥ１および単位電極ＵＥ２を覆うように形成され、例えば、酸化シリコン膜から形成される。
その後、図１２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、保護膜ＰＲＯおよび電子供給層ＥＳを貫通してチャネル層ＣＨに達するトレンチ（溝）ＴＲを形成する。このトレンチＴＲは、単位電極ＵＥ１と単位電極ＵＥ２の間に形成される。
次に、図１３に示すように、トレンチＴＲの内壁から保護膜ＰＲＯの一部上にわたってゲート絶縁膜ＧＯＸを形成し、このゲート絶縁膜ＧＯＸ上であって、トレンチＴＲの内部を充填するように、例えば、ポリシリコン膜や金属膜からなるゲート電極ＧＥを形成する。このとき、ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成することができるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。
例えば、高誘電率膜として、酸化アルミニウム膜（Ａｌ２Ｏ３）、ハフニウム酸化物の一つである酸化ハフニウム膜（ＨｆＯ２膜）が使用されるが、酸化ハフニウム膜に変えて、ハフニウムアルミネート膜、ＨｆＯＮ膜（ハフニウムオキシナイトライド膜）、ＨｆＳｉＯ膜（ハフニウムシリケート膜）、ＨｆＳｉＯＮ膜（ハフニウムシリコンオキシナイトライド膜）、ＨｆＡｌＯ膜のような他のハフニウム系絶縁膜を使用することもできる。さらに、これらのハフニウム系絶縁膜に酸化タンタル、酸化ニオブ、酸化チタン、酸化ジルコニウム、酸化ランタン、酸化イットリウムなどの酸化物を導入したハフニウム系絶縁膜を使用することもできる。ハフニウム系絶縁膜は、酸化ハフニウム膜と同様、酸化シリコン膜や酸窒化シリコン膜より誘電率が高いので、酸化ハフニウム膜を用いた場合と同様にリーク電流を低減することができる。
続いて、図１４に示すように、ゲート電極ＧＥ上および保護膜ＰＲＯ上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成することができる。その後、図１５に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬおよび保護膜ＰＲＯを貫通する開口部ＯＰ１と開口部ＯＰ２を形成する。この開口部ＯＰ１は、単位電極ＵＥ１の表面を露出するように形成され、開口部ＯＰ２は、単位電極ＵＥ２の表面を露出するように形成される。
次に、図１６に示すように、開口部ＯＰ１および開口部ＯＰ２を形成した層間絶縁膜ＩＬ上に、例えば、チタン／窒化チタン膜からなるバリア導体膜ＢＭＦを形成し、このバリア導体膜ＢＭＦ上に、例えば、ＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜からなる金属膜ＭＦ２を形成する。バリア導体膜ＢＭＦおよび金属膜ＭＦ２は、例えば、スパッタリング法を使用することにより形成できる。
その後、図１７に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ２およびバリア導体膜ＢＭＦをパターニングする。この結果、開口部ＯＰ１の内部を埋め込み、かつ、層間絶縁膜ＩＬの一部上にソース電極ＳＥを形成することができる。同様に、開口部ＯＰ２の内部を埋め込み、かつ、層間絶縁膜ＩＬの一部上にドレイン電極ＤＥを形成することができる。これにより、単位電極ＵＥ１と電気的に接続するようにソース電極ＳＥを形成し、単位電極ＵＥ２と電気的に接続するようにドレイン電極ＤＥを形成することができる。以上のようにして、本実施の形態１における半導体装置（パワーＭＯＳＦＥＴ）を形成することができる。
続いて、本実施の形態１における特徴点が明確になる観点からの半導体装置の製造方法について説明する。具体的に、以下では、図３のＢ−Ｂ線で切断した断面図を使用して、本実施の形態１における半導体装置の製造方法について説明する。
まず、図８で説明した通りの工程を経ることにより、図１８に示す半導体層構造を形成する。そして、図１９に示すように、半導体層構造の最上層に形成されている電子供給層ＥＳ上に、例えば、アルミニウム膜からなる金属膜ＭＦ１を形成する。
その後、図２０に示すよぅに、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ１をパターニングして、複数の単位電極ＵＥ１を形成する。これらの複数の単位電極ＵＥ１は、互いに離間するように配置され、これらの複数の単位電極ＵＥ１によりオーミック電極ＯＥ１が形成される。このようにして、本実施の形態１では、オーミック電極ＯＥ１を複数の単位電極ＵＥ１から構成することができる。
次に、図２１に示すように、複数の単位電極ＵＥ１を形成した電子供給層ＥＳ上に、保護膜ＰＲＯを形成する。この保護膜ＰＲＯは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ（Chemical Vapor Deposition）法を使用することにより形成することができる。
続いて、図２２に示すように、保護膜ＰＲＯ上にゲート配線ＧＬを形成した後、図２３に示すように、ゲート配線ＧＬを形成した保護膜ＰＲＯ上に層間絶縁膜ＩＬを形成する。この層間絶縁膜ＩＬは、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。
その後、図２４に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬおよび保護膜ＰＲＯを貫通する複数の開口部ＯＰ１を形成する。この複数の開口部ＯＰ１のそれぞれは、複数の単位電極ＵＥ１のそれぞれの表面を露出するように形成される。
次に、図２５に示すように、開口部ＯＰ１を形成した層間絶縁膜ＩＬ上に、例えば、チタン／窒化チタン膜からなるバリア導体膜ＢＭＦを形成し、このバリア導体膜ＢＭＦ上に、例えば、ＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜からなる金属膜ＭＦ２を形成する。バリア導体膜ＢＭＦおよび金属膜ＭＦ２は、例えば、スパッタリング法を使用することにより形成できる。
その後、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ２およびバリア導体膜ＢＭＦをパターニングする。この結果、開口部ＯＰ１の内部を埋め込み、かつ、層間絶縁膜ＩＬの一部上にソース電極ＳＥを形成することができる。さらに、同じ工程で、ソース電極ＳＥと一体化したソースパッドＳＰと、ソース電極ＳＥと電気的に分離されるように離間して配置されたドレインパッドＤＰを形成する。以上のようにして、本実施の形態１における半導体装置（パワーＭＯＳＦＥＴ）を製造することができる。
＜実施の形態１における代表的な効果＞
本実施の形態１における半導体装置によれば、以下に示す代表的な効果を得ることができる。
（１）本実施の形態１によれば、窒化物半導体材料を使用したパワーＭＯＳＦＥＴの製造工程において、シリコン半導体プロセスを適用することができる。このことは、化合物半導体プロセスで使用されていた金膜の使用を低減することができることを意味し、これによって、本実施の形態１におけるパワーＭＯＳＦＥＴの製造コストを低減できる。
（２）この場合、窒化物半導体材料を使用したパワーＭＯＳＦＥＴと配線層（ソース電極ＳＥおよびドレイン電極ＤＥ）との間に形成されるオーミック電極ＯＥ１（ＯＥ２）に金膜を含む膜の替わりにアルミニウム膜が使用される。
この結果、大電流を取り扱うパワーＭＯＳＦＥＴにおいては、オーミック電極ＯＥ１（ＯＥ２）でエレクトロマイグレーションに起因するボイドの発生や断線が懸念される。
この点に関し、本実施の形態１では、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成し、互いに離間するように分割された複数の単位電極ＵＥ２からオーミック電極ＯＥ２を形成している。このため、複数の単位電極ＵＥ１あるいは複数の単位電極ＵＥ２にわたってＹ軸方向（負方向）にオン電流が流れることを効果的に抑制できる。さらには、複数の単位電極ＵＥ１のそれぞれ、あるいは、複数の単位電極ＵＥ２のそれぞれにおいても、Ｙ軸方向（負方向）に流れるオン電流の電流密度の増大を抑制することができる。
この結果、オーミック電極ＯＥ１やオーミック電極ＯＥ２でのエレクトロマイグレーションの発生を抑制することができる。
したがって、本実施の形態１におけるパワーＭＯＳＦＥＴによれば、エレクトロマイグレーションに起因するボイドの発生や断線を効果的に抑制することができ、これによって、半導体装置の信頼性を向上させることができる。
（３）例えば、本実施の形態１におけるパワーＭＯＳＦＥＴでのドレイン電流密度（オン電流密度）を０．２Ａ／ｍｍ（ゲート電極のゲート幅方向（チャネルに垂直な方向）において１ｍｍ当たりのドレイン電流密度が０．２Ａであることを示している）とする。さらに、オーミック電極ＯＥ１（ＯＥ２）を構成する単位電極ＵＥ１（ＵＥ２）の長手方向の長さを２ｍｍとし、長手方向に直交する方向の長さを４μｍ、分割した単位電極ＵＥ１（ＵＥ２）の間の隙間間隔を１μｍとする。この条件において計算を行った結果が図２６に示されている。図２６は、電流密度（Ａ／ｃｍ２）（この電流密度は、電流が流れる方向と垂直な単位断面での値を示している）と、単位電極ＵＥ１（ＵＥ２）の分割数（単位電極数）の関係を示したものである。
図２６に示すように、単位電極ＵＥ１（ＵＥ２）の分割数が多くなればなるほど電流密度が小さくなっていることがわかる。例えば、オーミック電極ＯＥ１（ＯＥ２）において、エレクトロマイグレーションに起因するボイドの発生や断線が発生しない許容電流密度を１×１０５（Ａ／ｃｍ２）とすると、分割数０（関連技術に対応）では、２．５×１０６（Ａ／ｃｍ２）と許容電流密度よりも一桁以上高い電流密度となる。これに対し、例えば、単位電極数を２４以上にすれば、電流密度を許容電流密度よりも低くすることができる。この結果、互いに離間するように分割された複数の単位電極ＵＥ１（ＵＥ２）からオーミック電極ＯＥ１（ＯＥ２）を構成することにより、エレクトロマイグレーション耐性の高いオーミック電極ＯＥ１（ＯＥ２）を実現できることがわかる。
（４）さらに、本実施の形態１では、オーミック電極ＯＥ１と電気的に接続されるソース電極ＳＥ、あるいは、オーミック電極ＯＥ２と電気的に接続されるドレイン電極ＤＥをアルミニウム膜よりもエレクトロマイグレーション耐性の高いＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜から形成している。このことから、本実施の形態１では、ソース電極ＳＥおよびドレイン電極ＤＥにおいても、エレクトロマイグレーション耐性を向上させることができる。特に、本実施の形態１では、ソース電極ＳＥおよびドレイン電極ＤＥを、チタン膜に代表される高融点金属膜とアルミニウム合金膜の積層膜から構成しているため、たとえ、アルミニウム合金膜にエレクトロマイグレーションに起因する破断が発生しても、高融点金属膜による電気的接続が確保されるため、ソース電極ＳＥおよびドレイン電極ＤＥの断線を抑制できる。
（５）以上のように、本実施の形態１では、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成し、互いに離間するように分割された複数の単位電極ＵＥ２からオーミック電極ＯＥ２を形成する第１特徴点を備える。そして、本実施の形態１では、さらに、ソース電極ＳＥおよびドレイン電極ＤＥを、ＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜に代表されるアルミニウム合金膜から形成する第２特徴点を備える。このことから、本実施の形態１では、オーミック電極ＯＥ１（ＯＥ２）と、ソース電極ＳＥ（ドレイン電極ＤＥ）を別々に備えるパワーＭＯＳＦＥＴにおいて、上述した第１特徴点および第２特徴点を有することにより、エレクトロマイグレーション耐性を向上できる。この結果、本実施の形態１によれば、オーミック電極ＯＥ１（ＯＥ２）と、ソース電極ＳＥ（ドレイン電極ＤＥ）を別々に備えるパワーＭＯＳＦＥＴの信頼性向上を図ることができる。
＜変形例１＞
前記実施の形態１では、互いに分割された単位電極ＵＥ１（ＵＥ２）をアルミニウム膜の単層膜から形成する例について説明したが、本変形例１では、互いに分割された単位電極ＵＥ１（ＵＥ２）をチタン膜とアルミニウム膜の積層膜から構成する例について説明する。
図２７は、本変形例１におけるパワーＭＯＳＦＥＴの一断面を示す図である。図２７は、前記実施の形態１を示す図７とほぼ同様の構成をしているため、異なる特徴点について説明する。
本変形例１の特徴は、図２７に示すように、オーミック電極ＯＥ１を構成する複数の単位電極ＵＥ１のそれぞれが、チタン膜ＴＩ１とアルミニウム膜ＡＬとチタン膜ＴＩ２の積層膜から構成されている点にある。これにより、本変形例１によれば、前記実施の形態１に比べて、さらなる半導体装置の信頼性の向上を図ることができる。
例えば、本変形例１においても、前記実施の形態１と同様に、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成しているので、エレクトロマイグレーション耐性を向上させることができる。ただし、単位電極ＵＥ１の数が少ない場合には、図２６に示したように、オン電流（ドレイン電流）の電流密度が許容電流密度よりも高くなる場合も想定される。この場合、単位電極ＵＥ１にエレクトロマイグレーションに起因する破断が発生する可能性もある。
しかし、本変形例１では、たとえ、単位電極ＵＥ１を構成するアルミニウム膜ＡＬにエレクトロマイグレーションに起因する破断が発生しても、アルミニウム膜ＡＬを挟むように形成されているチタン膜ＴＩ１およびチタン膜ＴＩ２により電気的な接続が確保される。この結果、単位電極ＵＥ１の断線を防止することができるのである。したがって、本変形例１によれば、オーミック電極ＯＥ１を複数の分割された単位電極ＵＥ１から構成する点と、複数の単位電極ＵＥ１のそれぞれをチタン膜ＴＩ１とアルミニウム膜ＡＬとチタン膜ＴＩ２の積層膜から構成する点との相乗効果により、さらなる半導体装置（パワーＭＯＳＦＥＴ）の信頼性向上を図ることができるのである。
特に、エレクトロマイグレーションによって、アルミニウム膜ＡＬに破断まで至らなくてもボイドが発生する場合がある。この場合、単位電極ＵＥ１の断線には至らないが、上述したボイドが開口部ＯＰ１の直下に発生する場合がある。このとき、アルミニウム膜ＡＬの上層にチタン膜ＴＩ２が形成されていないと、開口部ＯＰ１の直下に形成されるボイドによって、ソース電極ＳＥと単位電極ＵＥ１の電気的な接続が切断されるおそれがある。この点に関し、本変形例１では、アルミニウム膜ＡＬの上層にチタン膜ＴＩ２が形成されているため、たとえ、開口部ＯＰ１の直下のアルミニウム膜ＡＬにボイドが発生しても、アルミニウム膜ＡＬの上層に形成されているチタン膜ＴＩ２によって、ソース電極ＳＥと単位電極ＵＥ１の電気的な接続が確保される。この結果、本変形例１によれば、さらなる半導体装置（パワーＭＯＳＦＥＴ）の信頼性を向上させることができる。
＜変形例２＞
前記実施の形態１では、例えば、図３に示すように、ソース電極ＳＥのＸ軸方向の幅と、ドレイン電極ＤＥのＸ軸方向の幅が等しい場合について説明したが、本変形例２では、ソース電極ＳＥのＸ軸方向の幅と、ドレイン電極ＤＥのＸ軸方向の幅が異なる例について説明する。
図２８は、本変形例２におけるパワーＭＯＳＦＥＴの平面構成を示す図である。図２８は、前記実施の形態１を示す図３とほぼ同様の構成をしているため、異なる特徴点について説明する。
本変形例２の特徴点は、ソース電極ＳＥの下層に設けられている単位電極ＵＥ１の数と、ドレイン電極ＤＥの下層に設けられている単位電極ＵＥ２の数が異なる点である。具体的に、本変形例２においては、ソース電極ＳＥの下層に設けられている単位電極ＵＥ１の数（図２８では４つ）が、ドレイン電極ＤＥの下層に設けられている単位電極ＵＥ２の数（図２８では３つ）よりも多くなっている。これは、以下の理由による。
例えば、本変形例２においては、図２８に示すように、ソース電極ＳＥのＸ軸方向の幅Ｌ１が、ドレイン電極ＤＥのＸ軸方向の幅Ｌ２よりも小さくなっている。この場合、本変形例２におけるパワーＭＯＳＦＥＴでは、ドレイン電極ＤＥを流れるオン電流の電流密度が、ソース電極ＳＥを流れるオン電流の電流密度よりも低くなる。言い換えれば、ソース電極ＳＥを流れるオン電流の電流密度は、ドレイン電極ＤＥを流れるオン電流の電流密度よりも大きくなる。このことは、図２８に示す本変形例２のレイアウト構成では、ソース電極ＳＥの下層に形成されているオーミック電極ＯＥ１の方が、ドレイン電極ＤＥの下層に形成されているオーミック電極ＯＥ２よりもエレクトロマイグレーション耐性が低下することを意味する。このことから、本変形例２では、エレクトロマイグレーション耐性の低いオーミック電極ＯＥ１を構成する複数の単位電極ＵＥ１の数を、オーミック電極ＯＥ２を構成する複数の単位電極ＵＥ２の数よりも多くすることにより、複数の単位電極ＵＥ１のそれぞれにおける電流密度を低くしているのである。
つまり、図２８に示すように、ソース電極ＳＥのＸ軸方向の幅Ｌ１が、ドレイン電極ＤＥのＸ軸方向の幅Ｌ２よりも小さくなっている場合には、ソース電極ＳＥの下層に設けられているオーミック電極ＯＥ１での電流密度が最も大きくなる。このため、オーミック電極ＯＥ１を構成する複数の単位電極ＵＥ１の数を増加させることにより、単位電極ＵＥ１での電流密度を低くし、エレクトロマイグレーション耐性を向上させているのである。
なお、本変形例２では、ソース電極ＳＥのＸ軸方向の幅Ｌ１が、ドレイン電極ＤＥのＸ軸方向の幅Ｌ２よりも小さくなっている場合について説明したが、逆に、ソース電極ＳＥのＸ軸方向の幅Ｌ１が、ドレイン電極ＤＥのＸ軸方向の幅Ｌ２よりも大きくなっている場合も考えられる。この場合、ドレイン電極ＤＥの下層に設けられているオーミック電極ＯＥ２での電流密度が最も大きくなる。このため、オーミック電極ＯＥ２を構成する複数の単位電極ＵＥ２の数を、オーミック電極ＯＥ１を構成する複数の単位電極ＵＥ１の数よりも増加させることにより、単位電極ＵＥ２での電流密度を低くし、エレクトロマイグレーション耐性を向上させることができる。
＜変形例３＞
前記実施の形態１では、例えば、図３に示すように、ソース電極ＳＥの下層に形成されている複数の単位電極ＵＥ１のレイアウト配置と、ドレイン電極ＤＥの下層に形成されている複数の単位電極ＵＥ２のレイアウト配置とが一致する例について説明した。本変形例３では、ソース電極ＳＥの下層に形成されている複数の単位電極ＵＥ１のレイアウト配置と、ドレイン電極ＤＥの下層に形成されている複数の単位電極ＵＥ２のレイアウト配置とがずれている例について説明する。
図２９は、本変形例３におけるパワーＭＯＳＦＥＴの平面構成を示す図である。図２９は、前記実施の形態１を示す図３とほぼ同様の構成をしているため、異なる特徴点について説明する。
本変形例３の特徴点は、図２９に示すように、ソース電極ＳＥの下層に形成されている複数の単位電極ＵＥ１の平面レイアウト構成と、ドレイン電極ＤＥの下層に形成されている複数の単位電極ＵＥ２の平面レイアウト構成とが異なる点にある。
この場合であっても、前記実施の形態１と同様の効果を得ることができる。すなわち、本変形例３においても、前記実施の形態１と同様に、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成し、互いに離間するように分割された複数の単位電極ＵＥ２からオーミック電極ＯＥ２を形成することになる。このため、本変形例３においても、前記実施の形態１と同様に、複数の単位電極ＵＥ１あるいは複数の単位電極ＵＥ２にわたってＹ軸方向（負方向）にオン電流が流れることを効果的に抑制できる。さらには、複数の単位電極ＵＥ１のそれぞれ、あるいは、複数の単位電極ＵＥ２のそれぞれにおいても、Ｙ軸方向（負方向）に流れるオン電流の電流密度の増大を抑制することができる。この結果、オーミック電極ＯＥ１やオーミック電極ＯＥ２でのエレクトロマイグレーションの発生を抑制することができる。したがって、本変形例３におけるパワーＭＯＳＦＥＴにおいても、エレクトロマイグレーションに起因するボイドの発生や断線を効果的に抑制することができ、これによって、半導体装置の信頼性を向上させることができる。
（実施の形態２）
前記実施の形態１では、開口部ＯＰ１に充填される材料と、層間絶縁膜ＩＬ上に形成されるソース電極ＳＥの材料が同じである例について説明したが、本実施の形態２では、開口部に充填される材料と、層間絶縁膜上に形成されるソース電極の材料が異なる例について説明する。同様に、本実施の形態２では、開口部に充填される材料と、層間絶縁膜上に形成されるドレイン電極の材料が異なる例について説明する。
＜実施の形態２における半導体装置の構成＞
図３０は、本実施の形態２におけるパワーＭＯＳＦＥＴの一断面を示す図である。図３０は、前記実施の形態１を示す図７とほぼ同様の構成をしているため、主に異なる点について説明する。
図３０に示すように、複数の単位電極ＵＥ１を覆うように保護膜ＰＲＯが形成され、この保護膜ＰＲＯ上に絶縁膜ＩＦ１が形成されている。そして、絶縁膜ＩＦ１上に絶縁膜ＩＦ２が形成されている。この絶縁膜ＩＦ１と絶縁膜ＩＦ２により、層間絶縁膜ＩＬ１を構成している。絶縁膜ＩＦ１は、例えば、酸化シリコン膜から形成され、絶縁膜ＩＦ２は、例えば、窒化シリコン膜から形成されている。
このように構成されている層間絶縁膜ＩＬ１および保護膜ＰＲＯには、層間絶縁膜ＩＬ１および保護膜ＰＲＯを貫通して、複数の単位電極ＵＥ１のそれぞれの表面に達するように、複数の開口部ＯＰ１が形成されている。そして、この開口部ＯＰ１の内部にプラグＰＬＧ１が形成されている。このプラグＰＬＧ１は、例えば、開口部ＯＰ１の内壁に形成されたチタン／窒化チタン膜からなるバリア導体膜ＢＭＦ２と、バリア導体膜ＢＭＦ２上に形成され、開口部ＯＰ１を埋め込むように形成されたタングステン膜ＷＦから構成されている。
次に、プラグＰＬＧ１を形成した層間絶縁膜ＩＬ１上には、ソース電極ＳＥが形成され、さらに、このソース電極ＳＥと一体的にソースパッドＳＰが形成されている。このとき、ソース電極ＳＥは、層間絶縁膜ＩＬ１に埋め込むように形成されたプラグＰＬＧ１によって複数の単位電極ＵＥ１と電気的に接続されている。また、層間絶縁膜ＩＬ１上には、ソース電極ＳＥと離間して電気的に分離されたドレインパッドＤＰも形成されている。ソース電極ＳＥ、ソースパッドＳＰおよびドレインパッドＤＰは、例えば、バリア導体膜ＢＭＦ３と、このバリア導体膜ＢＭＦ３上に形成されたＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜に代表される金属膜ＭＦ３から構成されている。
このように本実施の形態２におけるパワーＭＯＳＦＥＴでは、例えば、ソース電極ＳＥを構成する材料と、プラグＰＬＧ１を構成する材料が異なる材料から構成されている点で、開口部ＯＰ１内に充填される材料と、ソース電極ＳＥを構成する材料が同じ材料から構成される前記実施の形態１と相違する。同様に、本実施の形態２では、図示していないが、例えば、ドレイン電極を構成する材料と、プラグを構成する材料も異なる材料から構成されている。
ただし、本実施の形態２におけるパワーＭＯＳＦＥＴにおいても、互いに離間するように分割された複数の単位電極ＵＥ１からオーミック電極ＯＥ１を構成しているため、前記実施の形態１と同様の効果を得ることができる。
＜実施の形態２における半導体装置の製造方法＞
本実施の形態２における半導体装置（パワーＭＯＳＦＥＴ）は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
まず、図１８から図２２に示す工程までは、前記実施の形態１と同様である。続いて、図３１に示すように、保護膜ＰＲＯ上に、絶縁膜ＩＦ１を形成し、この絶縁膜ＩＦ１上に絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ１は、例えば、酸化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。また、絶縁膜ＩＦ２は、例えば、窒化シリコン膜から形成され、例えば、ＣＶＤ法を使用することにより形成することができる。
次に、図３２に示すように、フォトリソグラフィ技術およびエッチング技術を使用することにより、絶縁膜ＩＦ２、絶縁膜ＩＦ１および保護膜ＰＲＯを貫通して、複数の単位電極ＵＥ１のそれぞれの表面に達する複数の開口部ＯＰ１を形成する。
その後、図３３に示すように、開口部ＯＰ１内を含む絶縁膜ＩＦ２上に、例えば、チタン／窒化チタン膜からなるバリア導体膜ＢＭＦ２を形成し、このバリア導体膜ＢＭＦ２上であって、開口部ＯＰ１を埋め込むようにタングステン膜ＷＦを形成する。バリア導体膜ＢＭＦ２は、例えば、スパッタリング法を使用することにより形成され、タングステン膜ＷＦは、例えば、ＣＶＤ法を使用することにより形成される。
続いて、図３４に示すように、絶縁膜ＩＦ２上に形成されている不要なバリア導体膜ＢＭＦ２およびタングステン膜ＷＦを、例えば、化学的機械的研磨法（ＣＭＰ（Chemical Mechanical Polishing））を使用することにより除去する。これにより、開口部ＯＰ１にだけバリア導体膜ＢＭＦ２およびタングステン膜ＷＦを残存させて、プラグＰＬＧ１を形成することができる。その後、図３５に示すように、プラグＰＬＧ１を形成した絶縁膜ＩＦ２上に、例えば、チタン／窒化チタン膜からなるバリア導体膜ＢＭＦ３を形成し、このバリア導体膜ＢＭＦ３上に、例えば、ＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜からなる金属膜ＭＦ３を形成する。このとき、バリア導体膜ＢＭＦ３および金属膜ＭＦ３は、例えば、スパッタリング法を使用することにより形成することができる。
そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、金属膜ＭＦ３およびバリア導体膜ＢＭＦ３をパターニングする。これにより、図３０に示すようなソース電極ＳＥ、ソースパッドＳＰおよびドレインパッドＤＰを形成することができる。以上のようにして、本実施の形態２における半導体装置（パワーＭＯＳＦＥＴ）を製造することができる。
（実施の形態３）
本実施の形態３では、前記実施の形態１や前記実施の形態２で説明したパワーＭＯＳＦＥＴの応用例について説明する。
＜インバータ回路例＞
本実施の形態３における半導体装置は、例えば、ハイブリッド車などに使用される３相モータの駆動回路に使用されるものである。図３６は、本実施の形態３における３相モータの回路図を示す図である。図３６において、３相モータ回路は、３相モータ１、パワー半導体装置２、制御回路３を有している。３相モータ１は、位相の異なる３相の電圧により駆動するように構成されている。パワー半導体装置２は、３相モータ１を制御するスイッチング素子から構成されており、例えば、３相に対応してパワーＭＯＳＦＥＴ４とダイオード５が設けられている。すなわち、各単相において、電源電位（Ｖｃｃ）と３相モータの入力電位との間にパワーＭＯＳＦＥＴ４とダイオード５が逆並列に接続されており、３相モータの入力電位と接地電位（ＧＮＤ）との間にもパワーＭＯＳＦＥＴ４とダイオード５が逆並列に接続されている。つまり、３相モータ１では、単相（各相）毎に２つのパワーＭＯＳＦＥＴ４と２つのダイオード５が設けられており、３相で６つのパワーＭＯＳＦＥＴ４と６つのダイオード５が設けられている。そして、個々のパワーＭＯＳＦＥＴ４のゲート電極には、一部図示を省略しているが制御回路３が接続されており、この制御回路３によって、パワーＭＯＳＦＥＴ４が制御されるようになっている。このように構成された３相モータの駆動回路において、制御回路３でパワー半導体装置２を構成するパワーＭＯＳＦＥＴ４（スイッチング素子）を流れる電流を制御することにより、３相モータ１を回転させるようになっている。つまり、パワーＭＯＳＦＥＴ４は、３相モータ１に電源電位（Ｖｃｃ）を供給したり、あるいは、接地電位（ＧＮＤ）を供給したりするスイッチング素子として機能するものであり、このパワーＭＯＳＦＥＴ４のオン／オフのタイミングを制御回路３で制御することにより、３相モータ１を駆動することができるようになっている。
そして、パワーＭＯＳＦＥＴ４とダイオード５とは、図３６に示すように、逆並列に接続されているが、このときのダイオードの機能について説明する。
ダイオード５は、負荷がインダクタンスを含まない純抵抗である場合、還流するエネルギーがないため不要である。しかし、負荷にモータ（例えば、３相モータ）のようなインダクタンスを含む回路が接続されている場合、ＯＮしているスイッチ（パワーＭＯＳＦＥＴ４）とは逆方向に負荷電流が流れるモードがある。このため、パワーＭＯＳＦＥＴ４などのスイッチング素子に逆並列にダイオードを接続する必要がある。すなわち、インバータ回路において、モータ制御のように負荷にインダクタンスを含む場合、パワーＭＯＳＦＥＴ４などのスイッチング素子をターンＯＦＦしたとき、インダクタンスに蓄えられたエネルギー（１／２ＬＩ２）を必ず放出しなければならない。そこで、このインダクタンスに蓄えられた電気エネルギーを還流するため、パワーＭＯＳＦＥＴ４に逆並列にダイオード５を接続する。つまり、ダイオード５は、インダクタンスに蓄えられた電気エネルギーを開放するために逆方向電流を流すという機能を有している。
このように構成されている本実施の形態３の半導体装置によれば、前記実施の形態１や前記実施の形態２で説明したパワーＭＯＳＦＥＴを使用することにより、コスト削減を図ることができるとともに、半導体装置の信頼性向上を図ることができる。
（実施の形態４）
本実施の形態４におけるパワーＭＯＳＦＥＴは、実施の形態１、２におけるパワーＭＯＳＦＥＴとＸ方向のゲート電極構造のみが相違する。図３のＡ−Ａ断面である図５では、トレンチＴＲが形成され、そのトレンチＴＲの内壁を覆うゲート絶縁膜ＧＯＸと、ゲート絶縁膜ＧＯＸに接してゲート電極ＧＥが形成されている。
一方、本実施の形態４では、図３７に示すように、電子供給層ＥＳに接して、Ｐ型ＧａＮキャップ層ＰＣが形成され、その上にゲート電極ＧＥ２が形成されている。Ｐ型ＧａＮキャップ層ＰＣとゲート電極ＧＥ２とは、ショットキー接続していることが望ましい。Ｐ型ＧａＮキャップ層ＰＣとゲート電極ＧＥ２との間に、絶縁膜からなるゲート絶縁膜（不図示）を形成しても良い。ここで、Ｐ型ＧａＮキャップ層ＰＣは、平面視において、ゲート電極ＧＥ２の内側に形成されていることが望ましい。
本実施の形態４では、ゲート電極ＧＥ２と電子供給層ＥＳとの間にＰ型半導体層である、Ｐ型ＧａＮキャップ層ＰＣが挿入されているため、閾値電圧を正にすることができる。つまり、本実施の形態４では、トレンチＴＲを形成せずに、ノーマリオフ動作を実現することができるため、製造コストを削減することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ３相モータ
１Ｓ 半導体基板
２ パワー半導体装置
３ 制御回路
４ パワーＭＯＳＦＥＴ
５ ダイオード
ＡＬ アルミニウム膜
ＢＦ バッファ層
ＢＭＦ バリア導体膜
ＢＭＦ２ バリア導体膜
ＢＭＦ３ バリア導体膜
ＣＨ チャネル層
ＣＮＴ コンタクトホール
ＤＥ ドレイン電極
ＤＰ ドレインパッド
ＥＳ 電子供給層
ＧＥ ゲート電極
ＧＥ２ ゲート電極
ＧＬ ゲート配線ｘ
ＧＯＸ ゲート絶縁膜
ＧＰ ゲートパッド
ＩＦ１ 絶縁膜
ＩＦ２ 絶縁膜
ＩＬ 層間絶縁膜
ＩＬ１ 層間絶縁膜
Ｌ１ 幅
Ｌ２ 幅
ＭＦ１ 金属膜
ＭＦ２ 金属膜
ＭＦ３ 金属膜
ＯＥ１ オーミック電極
ＯＥ２ オーミック電極
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＣ Ｐ型ＧａＮキャップ層
ＰＬＧ１ プラグ
ＰＲＯ 保護膜
ＳＥ ソース電極
ＳＰ ソースパッド
ＴＩ１ チタン膜
ＴＩ２ チタン膜
ＴＲ トレンチ
ＵＥ１ 単位電極
ＵＥ２ 単位電極
ＷＦ タングステン膜

Claims (20)

  1. 電界効果トランジスタを含み、
    前記電界効果トランジスタは、
    （ａ）窒化物半導体層と、
    （ｂ）前記窒化物半導体層とオーミック接触し、かつ、互いに離間して配置された複数の第１単位電極からなる第１オーミック電極と、
    （ｃ）前記窒化物半導体層とオーミック接触し、かつ、互いに離間して配置された複数の第２単位電極からなる第２オーミック電極であって、前記第１オーミック電極とは離間して設けられた前記第２オーミック電極と、
    （ｄ）前記第１オーミック電極と前記第２オーミック電極とに挟まれるように形成されたゲート電極と、
    （ｅ）前記第１オーミック電極と前記第２オーミック電極とを覆うように形成された絶縁膜と、
    （ｆ）前記絶縁膜に設けられ、前記第１オーミック電極を構成する前記複数の第１単位電極のそれぞれに達する複数の第１開口部と、
    （ｇ）前記絶縁膜に設けられ、前記第２オーミック電極を構成する前記複数の第２単位電極のそれぞれに達する複数の第２開口部と、
    （ｈ）前記複数の第１開口部の内部から前記絶縁膜上にわたって設けられ、かつ、前記第１オーミック電極と電気的に接続されるソース電極と、
    （ｉ）前記複数の第２開口部の内部から前記絶縁膜上にわたって設けられ、かつ、前記第２オーミック電極と電気的に接続されるドレイン電極であって、前記ソース電極と電気的に分離された前記ドレイン電極と、を備える半導体装置。
  2. 請求項１に記載の半導体装置であって、
    前記複数の第１単位電極および前記複数の第２単位電極は、アルミニウム膜を含む半導体装置。
  3. 請求項１に記載の半導体装置であって、
    前記複数の第１単位電極が並んでいる方向において、
    前記複数の第１単位電極のそれぞれの幅は、前記複数の第１開口部のそれぞれの幅よりも大きく、
    前記複数の第２単位電極が並んでいる方向において、
    前記複数の第２単位電極のそれぞれの幅は、前記複数の第２開口部のそれぞれの幅よりも大きい半導体装置。
  4. 請求項３に記載の半導体装置であって、
    平面視において、前記複数の第１開口部のそれぞれは、前記複数の第１単位電極のそれぞれに内包され、
    平面視において、前記複数の第２開口部のそれぞれは、前記複数の第２単位電極のそれぞれに内包される半導体装置。
  5. 請求項１に記載の半導体装置であって、
    前記複数の第１単位電極の個数と、前記複数の第２単位電極の個数とは、異なる半導体装置。
  6. 請求項１に記載の半導体装置であって、
    前記複数の第１単位電極の個数と、前記複数の第２単位電極の個数とは、等しい半導体装置。
  7. 請求項１に記載の半導体装置であって、
    前記複数の第１単位電極および前記複数の第２単位電極は、アルミニウム膜から構成されている半導体装置。
  8. 請求項１に記載の半導体装置であって、
    前記複数の第１単位電極および前記複数の第２単位電極は、アルミニウム膜をチタン膜で挟んだ積層膜から構成されている半導体装置。
  9. 請求項１に記載の半導体装置であって、
    前記ソース電極および前記ドレイン電極は、アルミニウム合金膜を含む半導体装置。
  10. 請求項９に記載の半導体装置であって、
    前記アルミニウム合金膜は、ＡｌＣｕ膜、あるいは、ＡｌＳｉＣｕ膜である半導体装置。
  11. 請求項１に記載の半導体装置であって、
    前記オーミック接触とは、抵抗性接触であり、整流作用を有さない接触である半導体装置。
  12. 電界効果トランジスタを含み、
    前記電界効果トランジスタは、
    （ａ）窒化物半導体層と、
    （ｂ）前記窒化物半導体層とオーミック接触し、かつ、互いに離間して配置された複数の第１単位電極からなる第１オーミック電極と、
    （ｃ）前記窒化物半導体層とオーミック接触し、かつ、互いに離間して配置された複数の第２単位電極からなる第２オーミック電極であって、前記第１オーミック電極とは離間して設けられた前記第２オーミック電極と、
    （ｄ）前記第１オーミック電極と前記第２オーミック電極とに挟まれるように形成されたゲート電極と、
    （ｅ）前記第１オーミック電極と前記第２オーミック電極とを覆うように形成された絶縁膜と、
    （ｆ）前記絶縁膜に設けられ、前記第１オーミック電極を構成する前記複数の第１単位電極のそれぞれに達する複数の第１開口部と、
    （ｇ）前記絶縁膜に設けられ、前記第２オーミック電極を構成する前記複数の第２単位電極のそれぞれに達する複数の第２開口部と、
    （ｈ）前記複数の第１開口部のそれぞれの内部に埋め込まれた複数の第１プラグと、
    （ｉ）前記絶縁膜上に設けられ、かつ、前記複数の第１プラグと接触するように設けられたソース電極と、
    （ｊ）前記複数の第２開口部のそれぞれの内部に埋め込まれた複数の第２プラグと、
    （ｋ）前記絶縁膜上に設けられ、かつ、前記複数の第２プラグと接触するように設けられたドレイン電極であって、前記ソース電極と電気的に分離された前記ドレイン電極と、を備える半導体装置。
  13. 請求項１２に記載の半導体装置であって、
    前記複数の第１単位電極および前記複数の第２単位電極は、アルミニウム膜を含む半導体装置。
  14. 請求項１２に記載の半導体装置であって、
    前記絶縁膜は、第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜から構成されている半導体装置。
  15. 請求項１４に記載の半導体装置であって、
    前記第１絶縁膜は、酸化シリコン膜であり、
    前記第２絶縁膜は、窒化シリコン膜である半導体装置。
  16. 請求項１２に記載の半導体装置であって、
    前記第１プラグを構成する材料と、前記ソース電極を構成する材料とは、異なり、
    前記第２プラグを構成する材料と、前記ドレイン電極を構成する材料とは、異なる半導体装置。
  17. （ａ）ソースパッドと、前記ソースパッドから第１方向に突き出た複数のソース用櫛形電極と、を有するソース電極と、
    （ｂ）ドレインパッドと、前記ドレインパッドから前記第１方向に突き出た複数のドレイン用櫛形電極と、を有し、前記複数のソース用櫛形電極のそれぞれと、前記複数のドレイン用櫛形電極のそれぞれが、前記第１方向と直交する第２方向に沿って互い違いに配置されるように設けられたドレイン電極と、
    （ｃ）前記複数のソース用櫛形電極のそれぞれと、前記複数のドレイン用櫛形電極のそれぞれとに挟まれるように設けられた複数のゲート電極と、
    （ｄ）前記複数のソース用櫛形電極のそれぞれの下層に、前記第１方向に沿って複数の第１開口部を有するように設けられ、かつ、前記複数のドレイン用櫛形電極のそれぞれの下層に、前記第１方向に沿って複数の第２開口部を有するように設けられた絶縁膜と、
    （ｅ）前記複数の第１開口部のそれぞれの内部に埋め込まれ、かつ、前記複数のソース用櫛形電極のそれぞれと電気的に接続された複数の第１プラグと、
    （ｆ）前記複数の第２開口部のそれぞれの内部に埋め込まれ、かつ、前記複数のドレイン用櫛形電極のそれぞれと電気的に接続された複数の第２プラグと、
    （ｇ）前記複数のソース用櫛形電極のそれぞれ毎に、前記第１方向に沿って配置されている前記複数の第１プラグのそれぞれの下層に設けられ、前記第１方向に沿って配置されている前記複数の第１プラグのそれぞれと電気的に接続され、かつ、前記第１方向に沿って離間して配置された複数の第１単位電極と、
    （ｈ）前記複数のドレイン用櫛形電極のそれぞれ毎に、前記第１方向に沿って配置されている前記複数の第２プラグのそれぞれの下層に設けられ、前記第１方向に沿って配置されている前記複数の第２プラグのそれぞれと電気的に接続され、かつ、前記第１方向に沿って離間して配置された複数の第２単位電極と、
    （ｉ）前記複数の第１単位電極および前記複数の第２単位電極の下層に設けられ、かつ、前記複数の第１単位電極および前記複数の第２単位電極とオーミック接触している窒化物半導体層と、を備える半導体装置。
  18. 請求項１７に記載の半導体装置であって、
    前記複数の第１単位電極および前記複数の第２単位電極は、アルミニウム膜を含み、
    前記複数のソース用櫛形電極のそれぞれの前記第２方向の幅と、前記複数のドレイン用櫛形電極のそれぞれの前記第２方向の幅が等しく、
    前記複数の第１単位電極の個数と、前記複数の第２単位電極の個数とが等しい半導体装置。
  19. 請求項１７に記載の半導体装置であって、
    前記複数の第１単位電極および前記複数の第２単位電極は、アルミニウム膜を含み、
    前記複数のソース用櫛形電極のそれぞれの前記第２方向の幅は、前記複数のドレイン用櫛形電極のそれぞれの前記第２方向の幅よりも小さく、
    前記複数の第１単位電極の個数は、前記複数の第２単位電極の個数よりも多い半導体装置。
  20. 請求項１７に記載の半導体装置であって、
    前記複数の第１単位電極および前記複数の第２単位電極は、アルミニウム膜を含み、
    前記複数のソース用櫛形電極のそれぞれの前記第２方向の幅は、前記複数のドレイン用櫛形電極のそれぞれの前記第２方向の幅よりも大きく、
    前記複数の第１単位電極の個数は、前記複数の第２単位電極の個数よりも少ない半導体装置。
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