CN117578656A - 电路系统、用于操作电路系统的方法 - Google Patents

电路系统、用于操作电路系统的方法 Download PDF

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CN117578656A CN202311526630.8A CN202311526630A CN117578656A CN 117578656 A CN117578656 A CN 117578656A CN 202311526630 A CN202311526630 A CN 202311526630A CN 117578656 A CN117578656 A CN 117578656A
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李美慧
王怀锋
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Abstract

本发明提供一种电路系统、用于操作电路系统的方法，系统包括：第一晶体管，其栅极透过一第一节点电连接到一第一控制端子，其源极透过一第二节点电连接到一电源；第二晶体管，其栅极通过一第三节点电连接到一第二控制端子，其源极通过一第四节点电连接到一电池，其漏极通过一第五节点电连接第一晶体管的漏极；第一开关组件，并联连接第一晶体管；及第二开关组件，并联连接第二晶体管；其中当电路系统在第一模式下操作时，第四节点通过第二开关组件电连接到第五节点创建第一路径；及当电路系统在第二模式下操作时，第二节点通过第一开关组件电连接到第五节点创建第二路径。本发明能够降低通路导通阻抗，降低器件尺寸，防止供电闪断。

Description

电路系统、用于操作电路系统的方法
技术领域
本发明实施例涉及电池保护电路技术领域，尤其涉及一种电路系统、用于操作电路系统的方法。
背景技术
当前，现有主流电池保护装置，采用硅基MOSFET进行控制。在电路应用中，通过两个MOSFET(金属-氧化物半导体场效应晶体管)共漏极连接进行控制，以达到充电回路、放电回路独立控制，并实现更低的通路导通阻抗。
然而，两个MOSFET串联控制，漏极在器件结构分别实现后通过后段封装进行串联连接，增加了通路导通阻抗。
此外，受限于硅基半导体本征载流子迁移率较低，MOSFET普遍需要较大尺寸的硅基MOSFET，使得器件尺寸大。
发明内容
本发明实施例提供一种电路系统、用于操作电路系统的方法，以解决现有的两个MOSFET串联控制，漏极在器件结构分别实现后通过后段封装进行串联连接，增加了通路导通阻抗；此外，受限于硅基半导体本征载流子迁移率较低，MOSFET普遍需要较大尺寸的硅基MOSFET，使得器件尺寸大的问题。
为了解决上述技术问题，本发明是这样实现的：
第一方面，本发明实施例提供了一种电路系统，包括：
一第一晶体管，其栅极透过一第一节点电连接到一第一控制端子，其源极透过一第二节点电连接到一电源；
一第二晶体管，其栅极通过一第三节点电连接到一第二控制端子，其源极通过一第四节点电连接到一电池，其漏极通过一第五节点电连接所述第一晶体管的漏极；
一第一开关组件，并联连接所述第一晶体管；及
一第二开关组件，并联连接所述第二晶体管；
其中当所述电路系统在一第一模式下操作时，所述第四节点通过所述第二开关组件电连接到所述第五节点，以创建从所述第四节点到所述第二节点的第一路径；及
当所述电路系统在一第二模式下操作时，所述第二节点通过所述第一开关组件电连接到所述第五节点，以创建从所述第二节点到所述第四节点的第二路径。
可选地，所述第一晶体管及所述第二晶体管分别包括：
一衬底；
一第一氮化物半导体层，其在所述衬底上；
一第二氮化物半导体层，其在所述第一氮化物半导体层上，并且所述第二氮化物半导体层的能隙大于所述第一氮化物半导体层的能隙。
可选地，所述第一晶体管及所述第二晶体管的所述栅极、所述漏极及所述源极在所述第二氮化物半导体层上，并且所述栅极与所述漏极之间的距离等于所述栅极与所述源极之间的距离。
可选地，还包括:
一第三晶体管，其栅极电连接到所述第一节点，其漏极电连接到所述第二节点，其源级电连接到一基极；及
一第四晶体管，其栅极电连接到所述第三节点，其漏极电连接到所述第四节点，其源级电连接到所述基极。
可选地，还包括:
一NOR门，其输入连接到所述第一控制端子及所述第二控制端子；及
一第五晶体管，其中所述第五晶体管的栅极电连接到所述NOR门的输出，所述第五晶体管的漏极电连接到所述基极，所述第五晶体的源极电连接到接地。
可选地，
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第二逻辑电平时，所述电路系统在所述第一模式下操作；且
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第一逻辑电平时，所述电路系统在所述第二模式下操作。
可选地，所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
可选地，当所述第一控制端子处于所述第一逻辑电平且所述第二控制端子处于所述第一逻辑电平时，所述电路系统在第三模式下操作。
可选地，当所述电路系统在所述第三模式下操作时，所述第一晶体管及所述第二晶体管为导通，以进行所述电源及所述电池之间的充电操作或放电操作。
可选地，当所述第一控制端子处于所述第二逻辑电平且所述第二控制端子处于所述第二逻辑电平时，所述电路系统在第四模式下操作。
可选地，所述第五晶体管经配置以在所述第四模式期间关闭所述第一晶体管及所述第二晶体管。
可选地，
所述第一开关组件包括一第六晶体管，其栅极及其源极电连接到所述第二节点，其漏极电连接到所述第五节点；及
所述第二开关组件包括一第七晶体管，其栅极及其源极电连接到所述第四节点，其漏极电连接到所述第五节点。
可选地，
所述第一开关组件包括一第一二极管，其阳极电连接到所述第二节点，其阴极电连接到所述第五节点；及
所述第二开关组件包括一第二二极管，其阳极电连接到所述第四节点，其阴极电连接到所述第五节点。
可选地，
所述第一开关组件包括一第八晶体管，其栅极电连接到所述第二节点，其漏极电连接到所述第一节点；及
所述第二开关组件包括一第九晶体管，其栅极电连接到所述第四节点，其漏极电连接到所述第三节点。
可选地，还包括:
一第一反相器，其输入电连接到所述第一节点，其输出电连接到所述第八晶体管的源极；及
一第二反相器，其输入电连接到所述第三节点，其输出电连接到所述第九晶体管的源极。
第二方面，本发明实施例提供了一种用于操作电路系统的方法，包括：
提供一第一晶体管，其栅极透过一第一节点电连接到一第一控制端子，其源极透过一第二节点电连接到一电源；及
提供一第二晶体管，其栅极通过一第三节点电连接到一第二控制端子，其源极通过一第四节点电连接到所述电池，其漏极通过一第五节点电连接所述第一晶体管的漏极；
当所述电路系统在一第一模式下操作时，导通所述第一晶体管，关闭所述第二晶体管，以允许所述电源及所述电池之间的一充电操作；
当所述电路系统在一第二模式下操作时，关闭所述第一晶体管，导通所述第二晶体管，以允许所述电源及所述电池之间的一放电操作；
当所述电路系统在一第三模式下操作时，导通所述第一晶体管及所述第二晶体管，以进行所述充电操作或所述放电操作；及
当所述电路系统在一第四模式下操作时，关闭所述第一晶体管及所述第二晶体管。
可选地，还包括：
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第二逻辑电平时，操作所述电路系统在所述第一模式；
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第一逻辑电平时，操作所述电路系统在所述第二模式；
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第一逻辑电平时，操作所述电路系统在所述第三模式；及
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第二逻辑电平时，操作所述电路系统在所述第四模式。
可选地，所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
可选地，还包括：
提供一第三晶体管，其栅极电连接到所述第一节点，其漏极电连接到所述第二节点，其源级电连接到一基极；及
提供一第四晶体管，其栅极电连接到所述第三节点，其漏极电连接到所述第四节点，其源级电连接到所述基极。
可选地，还包括：
提供一第五晶体管，其栅极及其源极电连接到所述第二节点，其漏极电连接到所述第五节点；及
提供一第六晶体管，其栅极及其源极电连接到所述第四节点，其漏极电连接到所述第五节点。
第三方面，本发明实施例提供了一种电路系统，包括：
一第一晶体管，其栅极透过一第一节点电连接到一第一控制端子，其源极透过一第二节点电连接到一电源；及
一第二晶体管，其栅极通过一第三节点电连接到一第二控制端子，其源极通过一第四节点电连接到所述电池，其漏极通过一第五节点电连接所述第一晶体管的漏极；
其中当所述电路系统在一第一模式下操作时，所述第一晶体管为导通，所述第二晶体管为关闭，以允许所述电源及一电池之间的一充电操作；
当所述电路系统在一第二模式下操作时，所述第一晶体管为关闭，所述第二晶体管为导通，以允许所述电源及所述电池之间的一放电操作；
当所述电路系统在一第三模式下操作时，所述第一晶体管及所述第二晶体管为导通，以进行所述充电操作或所述放电操作；及
当所述电路系统在一第四模式下操作时，所述第一晶体管及所述第二晶体管为关闭。
可选地，还包括：
一第一开关组件，并联连接所述第一晶体管；
一第二开关组件，并联连接所述第二晶体管；
一第三晶体管，其栅极电连接到所述第一节点，其漏极电连接到所述第二节点，其源级电连接到一基极；及
一第四晶体管，其栅极电连接到所述第三节点，其漏极电连接到所述第四节点，其源级电连接到所述基极。
可选地，还包括:
一NOR门，其输入连接到所述第一控制端子及所述第二控制端子；及
一第五晶体管，其中所述第五晶体管的栅极连接到所述NOR门的输出，所述第五晶体管的漏极电连接到所述基极，所述第五晶体的源极电极连接到接地。
可选地，所述第一晶体管及所述第二晶体管分别包括：
衬底；
第一氮化物半导体层，其在所述衬底上；
第二氮化物半导体层，其在所述第一氮化物半导体层上，并且所述第二氮化物半导体层的能隙大于所述第一氮化物半导体层的能隙。
可选地，
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第二逻辑电平时，所述电路系统在所述第一模式下操作；及
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第一逻辑电平时，所述电路系统在所述第二模式下操作；
其中所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
在本发明实施例中，第一晶体管及第二晶体管组成Dual Gate BiGaN主功率器件(双门BiGaN主功率器件，相较于现有的采用两个MOSFET串联控制方案，本发明实施例避免了漏极在器件结构分别实现后通过后段封装进行串联连接的工艺，能够降低通路导通阻抗。本发明实施例采用BiGaN，BiGaN半导体的本征载流子迁移率高于现有的硅基MOSFET，降低了器件尺寸。此外，采用第一开关组件及第二开关组件实现过充电和过放电续流功能，能够有效防止供电闪断。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1为本发明实施例中第一晶体管及第二晶体管的电路框图；
图2A为第一晶体管及所述第二晶体管的部分布局示意图；
图2B为沿图2A中线1A-1A’截取的横截面视图；
图2C为沿图2A中的线1B-1B’截取的横截面视图；
图3A为本发明实施例电流系统的原理框图；
图3B为基于本发明电路系统的电池保护器件的接脚示意图；
图3C为本发明实施例电流系统的电路图之一；
图3D为本发明实施例电流系统的电路图之二；
图3E为本发明实施例电流系统的电路图之三；
图3F为本发明实施例电流系统的电路图之四；
图4A为电路系统在第三模式下的充电电流路径示意图；
图4B为电路系统在第二模式下的放电电流路径示意图；
图4C为充电时第一控制端子、第二控制端子、电池及负载的电压变化示意图；
图4D示意了电路系统在第三模式下的充电电流路径示意图；
图4E为电路系统在第一模式下的放电电流路径示意图；
图4F为放电时第一控制端子、第二控制端子、电池及负载的电压变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供了一种电路系统，参见图3A至图3C所示，电路系统300包括：
一第一晶体管311，其栅极透过一第一节点301电连接到一第一控制端子351，其源极透过一第二节点302电连接到一电源320；
一第二晶体管312，其栅极通过一第三节点303电连接到一第二控制端子352，其源极通过一第四节点304电连接到一电池330，其漏极通过一第五节点305电连接所述第一晶体管311的漏极；
一第一开关组件321，并联连接所述第一晶体管311；及
一第二开关组件322，并联连接所述第二晶体管312；
其中当所述电路系统300在一第一模式(即放电保护模式)下操作时，所述第四节点304通过所述第二开关组件322电连接到所述第五节点305，以创建从所述第四节点304到所述第二节点302的第一路径；及
当所述电路系统300在一第二模式(即充电保护模式)下操作时，所述第二节点302通过所述第一开关组件321电连接到所述第五节点305，以创建从所述第二节点302到所述第四节点304的第二路径。
负载341与电源320并联，负载342设于第四节点304处。
具体参见图3B所示，图3B为基于本发明电路系统的电池保护器件的接脚示意图，电池保护器件包括：栅极控制引脚30G1、栅极控制引脚30G2、源极接线引脚30S1、源极接线引脚30S2、接地引脚30SB。
具体地，栅极控制引脚30G1对应第一晶体管311的栅极。在实际应用中，栅极控制引脚30G1通过第一节点301电连接到一第一控制端子351。
具体地，栅极控制引脚30G2对应第二晶体管312的栅极。在实际应用中，栅极控制引脚30G2通过一第三节点303电连接到一第二控制端子352。
具体地，源极接线引脚30S1对应第一晶体管311的源极。实际应用中，源极接线引脚30S1透过一第二节点302电连接到一电源320。
具体地，源极接线引脚30S2对应第二晶体管312的源极，实际应用中，源极接线引脚30S2通过一第四节点304电连接到一电池330。
具体地，接地引脚30SB通过361连接地线。
以下结合具体示例对本发明实施例的第一路径及第二路径进行解释说明，参见图4A至图4E所示，第一晶体管411，其栅极透过一第一节点401电连接到一第一控制端子451，其源极透过一第二节点402电连接到一电源420。第二晶体管412，其栅极通过一第三节点403电连接到一第二控制端子452，其源极通过一第四节点404电连接到一电池430，其漏极通过一第五节点405电连接所述第一晶体管411的漏极。第一开关组件并联连接所述第一晶体管411及第二开关组件并联连接所述第二晶体管412，具体地：所述第一开关组件包括一第六晶体管431，其栅极及其源极电连接到所述第二节点402，其漏极电连接到所述第五节点405。所述第二开关组件包括一第七晶体管432，其栅极及其源极电连接到所述第四节点404，其漏极电连接到所述第五节点405。第三晶体管416，其栅极电连接到所述第一节点401，其漏极电连接到所述第二节点402，其源级电连接到基极；第四晶体管417，其栅极电连接到所述第三节点403，其漏极电连接到所述第四节点404，其源级电连接到基极。
具体参见4A、图4E及图4C所示，图4A示意了电路系统在第三模式(第一晶体管411及第二晶体管412均导通)下的充电电流路径，图4E示意了电路系统在第一模式下的充电电流路径。图4A中，在电源420与电池430之间存在充电电流路径481。图4E中，电路系统在第一模式下，所述第四节点404通过所述第二开关组件电连接到所述第五节点405，创建从所述第四节点404到所述第二节点402的充电电流路径(即第一路径484)。图4C示意了充电时第一控制端子451、第二控制端子452、电池430及负载441的电压变化，其中，从上往下依次为一控制端子451、第二控制端子452、电池430、负载441。在T1至T2时刻之间，停止充电，允许放电。在0时刻至T1时刻之间及T2时刻之后，为进行充电。
具体参见4B及图4D所示，图4B示意了电路系统在第二模式下的放电电流路径，图4D示意了电路系统在第三模式(第一晶体管411及第二晶体管412均导通)下的放电电流路径。图4D中，在负载441与电池430之间存在放电电流路径483。图4B中，电路系统在第二模式下，所述第二节点402通过所述第一开关组件421电连接到所述第五节点405，创建从所述第四节点404到所述第二节点402的放电电流路径(即第一路径482)。图4F示意了放电时第一控制端子451、第二控制端子452、电池430及负载441的电压变化，其中，从上往下依次为一控制端子451、第二控制端子452、电池430、负载441。在T1至T2时刻之间，停止放电，允许充电。在0时刻至T1时刻之间及T2时刻之后，为进行放电。
本发明实施例中，第一晶体管311及第二晶体管312均为GaN晶体管，第一晶体管311及第二晶体管312组成Dual Gate BiGaN主功率器件(双门BiGaN主功率器件)。
在本发明实施例中，第一晶体管311及第二晶体管312组成Dual Gate BiGaN主功率器件(双门BiGaN主功率器件)，相较于现有的采用两个MOSFET串联控制方案，本发明实施例避免了漏极在器件结构分别实现后通过后段封装进行串联连接的工艺，能够降低通路导通阻抗。本发明实施例采用BiGaN，BiGaN半导体的本征载流子迁移率高于现有的硅基MOSFET，降低了器件尺寸。此外，采用第一开关组件321及第二开关组件322实现过充电和过放电续流功能，能够有效防止供电闪断。
本发明的一些实施例中，可选地，参见图1所示，图1为本发明实施例中所述第一晶体管311及所述第二晶体管312的电路框图，所述第一晶体管311及所述第二晶体管312均具有控制节点CTRL、第一电力/负载节点P/L1和第二电力/负载节点P/L2和主衬底。
所述第一晶体管311及所述第二晶体管312均包括：氮化物基双侧晶体管11；和衬底电位管理电路，其配置成用于管理电路系统的主衬底的电位。
双侧晶体管11可具有电连接到控制节点的主栅极端子Gm、电连接到第一电力/负载节点P/L1的第一源极/漏极端子S/D1、电连接到第二电力/负载节点P/L2的第二源极/漏极端子S/D2，和电连接到主衬底的主衬底端子SUB。
衬底电位管理电路可包括第一电位稳定元件12，所述第一电位稳定元件12具有电连接到第一电力/负载节点P/L1的第一传导端子和电连接到主衬底SUB的第二传导端子。
衬底电位管理电路可进一步包括第二电位稳定元件13，所述第二电位稳定元件13具有电连接到第二电力/负载节点P/2的第一传导端子和电连接到主衬底的SUB第二传导端子。
本发明的一些实施例中，可选地，参见图2A至图2C所示，所述第一晶体管311及所述第二晶体管312分别包括：
一衬底102；
一第一氮化物半导体层104，其在所述衬底102上；
一第二氮化物半导体层106，其在所述第一氮化物半导体层104上，并且所述第二氮化物半导体层106的能隙大于所述第一氮化物半导体层104的能隙。
图2A至图2C显示根据本发明的一些实施例的所述第一晶体管311及所述第二晶体管312的结构。图2A为展示第一晶体管311及所述第二晶体管312的部分布局。图2B与图2C为分别沿图2A中的线1A-1A’、1B-1B’、截取的横截面视图。
具体地，图2A至图2C中，所述第一晶体管311及所述第二晶体管312分别包括衬底102、第一氮化物基半导体层104、第二氮化物基半导体层106、栅极结构110、S/D电极116、第一钝化层124、第二钝化层126、第三钝化层128、一个或多个第一导电通孔132、一个或多个第二导电通孔136、一个或多个第一导电迹线142、一个或多个第二导电迹线146、保护层154和一个或多个镓穿孔(TGV)162和导电垫170。
衬底102可为半导体衬底。衬底102的示范性材料可包含例如但不限于Si、SiGe、SiC、砷化镓、p掺杂的Si、n掺杂的Si、蓝宝石、绝缘体上半导体(例如绝缘体上硅(SOI))或其它合适的半导体材料。在一些实施例中，衬底102可包含例如但不限于III族元素、IV族元素、V族元素或其组合(例如，III-V化合物)。在其它实施例中，衬底102可包含例如但不限于一个或多个其它特征，例如掺杂区、埋层、外延(epi)层，或其组合。
第一氮化物基半导体层104安置在衬底102之上。第一氮化物基半导体层104的示范性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。第一氮化物基半导体层104的示范性结构可包含例如但不限于多层结构、超晶格结构和组成梯度结构。
第二氮化物半导体层106安置在第一氮化物基半导体层104上。第二氮化物半导体层106的示范性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
选择第一氮化物基半导体层104和第二氮化物基半导体层106的示范性材料以使得第二氮化物半导体层106具有大于第一氮化物基半导体层104的能隙的能隙(即，禁带宽度)，这使得其电子亲和力彼此不同且在其间形成异质结。举例来说，当第一氮化物基半导体层104为带隙大约为3.4eV的未掺杂GaN层时，第二氮化物半导体层106可选择为带隙大约为4.0eV的AlGaN层。因此，第一氮化物基半导体层104和第二氮化物基半导体层106可分别充当沟道层和势垒层。在沟道层与势垒层之间的接合界面处产生三角阱电位，使得电子在三角阱电位中累积，由此产生邻近于异质结的二维电子气体(2DEG)区。
在一些实施例中，所述第一晶体管311及所述第二晶体管312可进一步包含缓冲层、成核层或其组合(未显示)。缓冲层可安置在衬底102与第一氮化物基半导体104之间。缓冲层可配置成减少衬底102与第一氮化物基半导体104之间的晶格和热失配，由此固化归因于失配/差异的缺陷。缓冲层可包含III-V族化合物。III-V化合物可包含例如但不限于铝、镓、铟、氮或其组合。因此，缓冲层的示范性材料可进一步包含例如但不限于GaN、AlN、AlGaN、InAlGaN或其组合。
成核层可形成于衬底102与缓冲层之间。成核层可配置成提供过渡以适应衬底102与缓冲层的III-氮化物层之间的失配/差异。成核层的示范性材料可包含例如但不限于AlN或其合金中的任一种。
栅极结构110安置在第二氮化物基半导体之上。栅极结构110中的每一个可包含任选的栅极半导体层112和栅极金属层114。栅极半导体层112和栅极金属层114堆叠在第二氮化物半导体层106上。栅极半导体层112在第二氮化物半导体层106与栅极金属层114之间。栅极半导体层112和栅极金属层144可形成肖特基势垒(Schottky barrier)。在一些实施例中，所述第一晶体管311及所述第二晶体管312可进一步包含p型掺杂的III-V化合物半导体层112与栅极金属层114之间的任选的电介质层(未显示)。
氮化物基双侧晶体管、第一衬底耦合晶体管和第二衬底耦合晶体管可为增强型器件，所述增强型器件在其栅电极114在大约零偏置下时处于常关状态。具体来说，栅极半导体层112可为p型掺杂III-V化合物半导体层。p型掺杂III-V化合物半导体层112可与第二氮化物半导体层106产生至少一个p-n结以耗尽2DEG区，使得对应于对应栅极结构110下方的位置的2DEG区的至少一个区域具有与2DEG区的其余部分不同的特性(例如，不同电子浓度)且因此受阻挡。归因于这种机制，所述第一晶体管311及所述第二晶体管312具有常关特性。换句话说，当无电压施加到栅电极114或施加到栅电极114的电压小于阈值电压(即，在栅极结构110下方形成反型层所需的最小电压)时，栅极结构110下方的2DEG区的区域保持受阻挡，且因此无电流从其穿过。此外，通过提供p型掺杂III-V化合物半导体层112，栅极泄漏电流减小，且实现断开状态期间阈值电压的增大。
在一些实施例中，p型掺杂III-V化合物半导体层112可省略，使得所述第一晶体管311及所述第二晶体管312为耗尽型器件，这意味着晶体管在零栅极-源极电压下处于常开状态。
p型掺杂III-V化合物半导体层112的示范性材料可包含例如但不限于p掺杂III-V族氮化物半导体材料，例如p型GaN、p型AlGaN、p型InN、p型AlInN、p型InGaN、p型AlInGaN或其组合。在一些实施例中，通过使用例如Be、Mg、Zn、Cd和Mg的p型杂质来实现p掺杂材料。
在一些实施例中，第一氮化物基半导体104包含未掺杂GaN且第二氮化物半导体层106包含AlGaN，且p型掺杂III-V化合物半导体层112为p型GaN层，所述p型GaN层可使底层能带结构向上弯曲且耗尽2DEG区的对应区域，从而将所述第一晶体管311及所述第二晶体管312置于断开状态条件中。
在一些实施例中，栅电极114可包含金属或金属化合物。栅电极114可形成为单个层，或具有相同或不同组成的多个层。金属或金属化合物的示范性材料可包含例如但不限于W、Au、Pd、Ti、Ta、Co、Ni、Pt、Mo、TiN、TaN、Si、其金属合金或化合物或其它金属化合物。在一些实施例中，栅电极114的示范性材料可包含例如但不限于氮化物、氧化物、硅化物、掺杂半导体或其组合。
在一些实施例中，任选的电介质层可由单个层或更多层的电介质材料形成。示范性电介质材料可包含例如但不限于一个或多个氧化物层、SiOx层、SiNx层、高k电介质材料(例如，HfO2、Al2O3、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2等)或其组合。
S/D电极116安置在第二氮化物半导体层106上。“S/D”电极意味着S/D电极116中的每一个可取决于器件设计而充当源电极或漏电极。S/D电极116可位于对应栅极结构110的两个相对侧处，但可使用其它配置，尤其当在器件中采用多个源电极、漏电极或栅电极时。栅极结构110中的每一个可布置成使得栅极结构110中的每一个位于S/D电极116中的至少两个之间。栅极结构110和S/D电极116可共同充当具有2DEG区的至少一个氮化物基/GaN基HEMT。
在示范性图示中，邻近S/D电极116关于其间的栅极结构110对称。在一些实施例中，邻近S/D电极116可任选地关于其间的栅极结构110不对称。也就是说，S/D电极116中的一个可比S/D电极116中的另一个更接近栅极结构110。
在一些实施例中，S/D电极116可包含例如但不限于金属、合金、掺杂半导体材料(例如掺杂结晶硅)、例如硅化物和氮化物的化合物、其它导体材料或其组合。S/D电极116的示范性材料可包含例如但不限于Ti、AlSi、TiN或其组合。S/D电极116可为单个层，或具有相同或不同组成的多个层。在一些实施例中，S/D电极116可与第二氮化物半导体层106形成欧姆接触。欧姆接触可通过将Ti、Al或其它合适的材料应用于S/D电极116来实现。在一些实施例中，S/D电极116中的每一个由至少一个保形层和导电填充物形成。保形层可包覆导电填充物。保形层的示范性材料例如但不限于Ti、Ta、TiN、Al、Au、AlSi、Ni、Pt或其组合。导电填充物的示范性材料可包含例如但不限于AlSi、AlCu或其组合。
钝化层124安置在第二氮化物半导体层106之上。钝化层124可出于保护目的或为增强器件的电学性质(例如，通过提供不同层/元件之间/当中的电隔离效应)而形成。钝化层124覆盖第二氮化物半导体层106的顶部表面。钝化层124可覆盖栅极结构110。钝化层124可至少覆盖栅极结构110的相对的两个侧壁。S/D电极116可穿透/穿过钝化层124以接触第二氮化物半导体层106。钝化层124的示范性材料可包含例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、氮化物、聚(2-乙基-2-恶唑啉)(PEOX)或其组合。在一些实施例中，钝化层124可为多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合电介质层。
钝化层126安置在钝化层124和S/D电极116上方。钝化层126覆盖钝化层124和S/D电极116。钝化层126可充当平坦化层，所述平坦化层具有用以支撑其它层/元件的水平顶部表面。钝化层126的示范性材料可包含例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、PEOX或其组合。在一些实施例中，钝化层126为多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合电介质层。
导电通孔132安置在钝化层126和钝化层124内。导电通孔132穿透钝化层126和钝化层124。导电通孔132纵向延伸以分别与栅极结构110和S/D电极116电耦合。导电通孔132的上表面不受钝化层126覆盖。导电通孔132的示范性材料可包含例如但不限于导电材料，例如金属或合金。
导电迹线142安置在钝化层126和导电通孔132上。导电迹线142与导电通孔132接触。导电迹线142可通过使安置在钝化层126和导电通孔132上的导电层图案化而形成。导电迹线142的示范性材料可包含例如但不限于导电材料。导电迹线142可包含具有Ag、Al、Cu、Mo、Ni、其合金、其氧化物、其氮化物或其组合的单个膜或多层膜。
钝化层128安置在钝化层126和导电迹线142上方。钝化层128覆盖钝化层126和导电迹线142。钝化层128可充当平坦化层，所述平坦化层具有用以支撑其它层/元件的水平顶部表面。钝化层128的示范性材料可包含例如但不限于SiNx、SiOx、Si3N4、SiON、SiC、SiBN、SiCBN、氧化物、PEOX或其组合。在一些实施例中，钝化层128为多层结构，例如Al2O3/SiN、Al2O3/SiO2、AlN/SiN、AlN/SiO2或其组合的复合电介质层。
导电通孔136安置在钝化层128内。导电通孔136穿透钝化层128。导电通孔136纵向延伸以与导电迹线142电耦合。导电通孔136的上表面不受钝化层136覆盖。导电通孔136的示范性材料可包含例如但不限于导电材料，例如金属或合金。
导电迹线146安置在钝化层128和导电通孔136上。导电迹线146与导电通孔136接触。导电迹线146可通过使安置在钝化层128和导电通孔136上的导电层图案化而形成。导电层146的示范性材料可包含例如但不限于导电材料。导电层146可包含具有Ag、Al、Cu、Mo、Ni、其合金、其氧化物、其氮化物或其组合的单个膜或多层膜。
TGV 162形成为从第二导电层146纵向延伸且穿透到衬底102中。TGV 162的上表面不受第三钝化层128覆盖。在一些实施例中，TGV 162可形成为从第一导电层142纵向延伸且穿透到衬底102中。TGV 162的上表面不受第二钝化层126覆盖。TGV 162的示范性材料可包含例如但不限于导电材料，例如金属或合金。
保护层154安置在钝化层128和导电层146上方。保护层154覆盖钝化层128和导电层146。保护层154可防止导电层146氧化。导电层146的一些部分可通过保护层154中的开口暴露以形成导电垫170，所述导电垫170配置成电连接到外部元件(例如，外部电路)。
导电垫170可包含：控制垫CTRL，其配置成充当控制节点；第一电力/负载垫P/L1，其配置成充当第一电力/负载节点；第二电力/负载垫P/L2，其配置成充当第二电力/负载节点；和参考垫REF，其配置成充当参考节点。
导电迹线142或146、导电通孔132或136和TGV 162可配置成电连接不同层/元件以形成氮化物基双侧晶体管、第一衬底耦合晶体管和第二衬底耦合晶体管。
本发明的一些实施例中，可选地，一晶体管311及所述第二晶体管312的所述栅极、所述漏极及所述源极在所述第二氮化物半导体层106上，并且所述栅极与所述漏极之间的距离等于所述栅极与所述源极之间的距离。
参见图2A至图2C所示，栅极结构110安置在第二氮化物基半导体层106上方。栅极结构110中的每一个可包含任选的栅极半导体层112和栅极金属层114。栅极半导体层112和栅极金属层114堆叠在第二氮化物半导体层106上。栅极半导体层112在第二氮化物半导体层106与栅极金属层114之间。栅极半导体层112和栅极金属层144可形成肖特基势垒(Schottky barrier)。在一些实施例中，所述第一晶体管311及所述第二晶体管312可进一步包含p型掺杂的III-V化合物半导体层112与栅极金属层114之间的任选的电介质层(未显示)。
参见图3C所示，第一晶体管311，其栅极透过一第一节点301电连接到一第一控制端子351，其源极透过一第二节点302电连接到一电源320。第二晶体管312，其栅极通过一第三节点303电连接到一第二控制端子352，其源极通过一第四节点304电连接到一电池330，其漏极通过一第五节点305电连接所述第一晶体管311的漏极。第一开关组件并联连接所述第一晶体管311及第二开关组件并联连接所述第二晶体管312，具体地：所述第一开关组件包括一第六晶体管331，其栅极及其源极电连接到所述第二节点302，其漏极电连接到所述第五节点305。所述第二开关组件包括一第七晶体管332，其栅极及其源极电连接到所述第四节点304，其漏极电连接到所述第五节点305。在一些实施例中，电路系统300还包括：一第三晶体管316，其栅极电连接到所述第一节点301，其漏极电连接到所述第二节点302，其源级电连接到一基极SB；及一第四晶体管317，其栅极电连接到所述第三节点303，其漏极电连接到所述第四节点304，其源级电连接到所述基极SB。
在一些实施例中，参见图3D所示，电路系统300还进一步包括：一NOR门360，其输入连接到所述第一控制端子351及所述第二控制端子352；及
一第五晶体管361，其中所述第五晶体管361的栅极电连接到所述NOR门的输出，所述第五晶体管361的漏极电连接到所述基极SB(也称SUB，Substrate)，所述第五晶体管361的源极电连接到接地。
本发明的一些实施例中，可选地，当所述第一控制端子351处于第一逻辑电平且所述第二控制端子352处于第二逻辑电平时，所述电路系统300在所述第一模式下操作；且
当所述第一控制端子351处于所述第二逻辑电平并且所述第二控制端子352处于所述第一逻辑电平时，所述电路系统在所述第二模式下操作。
在一些实施例中，所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
在一些实施例中，当所述第一控制端子处于所述第一逻辑电平且所述第二控制端子处于所述第一逻辑电平时，所述电路系统在第三模式下操作。
在一些实施例中，当所述电路系统300在所述第三模式下操作时，所述第一晶体管311及所述第二晶体管312为导通，以进行所述电源320及所述电池330之间的充电操作或放电操作。
以下结合具体示例进行说明：
参见图4A，电路系统处于所述第三模式下，所述第一晶体管411及所述第二晶体管412为导通，以进行所述电源420及所述电池430之间的充电操作。参见图4D，电路系统处于所述第三模式下，所述第一晶体管411及所述第二晶体管412为导通，以进行所述电源420及所述电池430之间的放电操作。
在一些实施例中，当所述第一控制端子351处于所述第二逻辑电平且所述第二控制端子352处于所述第二逻辑电平时，所述电路系统300在第四模式下操作。
在一些实施例中，所述第五晶体管361经配置以在所述第四模式期间关闭所述第一晶体管311及所述第二晶体管312。
本发明的一些实施例中，可选地，参见图3C所示，所述第一开关组件321包括一第六晶体管331，其栅极及其源极电连接到所述第二节点302，其漏极电连接到所述第五节点305；及
所述第二开关组件322包括一第七晶体管332，其栅极及其源极电连接到所述第四节点304，其漏极电连接到所述第五节点305。
本发明的一些实施例中，可选地，参见图3E所示，第一晶体管311，其栅极透过一第一节点301电连接到一第一控制端子351，其源极透过一第二节点302电连接到一电源320。第二晶体管312，其栅极通过一第三节点303电连接到一第二控制端子352，其源极通过一第四节点304电连接到一电池330，其漏极通过一第五节点305电连接所述第一晶体管311的漏极。第一开关组件并联连接所述第一晶体管311及第二开关组件并联连接所述第二晶体管312，具体地：所述第一开关组件321包括一第一二极管371，其阳极电连接到所述第二节点302，其阴极电连接到所述第五节点305；及所述第二开关组件322包括一第二二极管372，其阳极电连接到所述第四节点304，其阴极电连接到所述第五节点305。在一些实施例中，电路系统300还包括:一第三晶体管316，其栅极电连接到所述第一节点301，其漏极电连接到所述第二节点302，其源级电连接到一基极SB；及一第四晶体管317，其栅极电连接到所述第三节点303，其漏极电连接到所述第四节点304，其源级电连接到所述基极SB。
本发明的一些实施例中，可选地，参见图3F所示，第一晶体管311，其栅极透过一第一节点301电连接到一第一控制端子351，其源极透过一第二节点302电连接到一电源320。第二晶体管312，其栅极通过一第三节点303电连接到一第二控制端子352，其源极通过一第四节点304电连接到一电池330，其漏极通过一第五节点305电连接所述第一晶体管311的漏极。第一开关组件并联连接所述第一晶体管311及第二开关组件并联连接所述第二晶体管312，具体地：所述第一开关组件321包括一第八晶体管381，其栅极电连接到所述第二节点302，其漏极电连接到所述第一节点301；及所述第二开关组件322包括一第九晶体管382，其栅极电连接到所述第四节点304，其漏极电连接到所述第三节点303。在一些实施例中，电路系统300还包括:一第三晶体管316，其栅极电连接到所述第一节点301，其漏极电连接到所述第二节点302，其源级电连接到一基极SB；及一第四晶体管317，其栅极电连接到所述第三节点303，其漏极电连接到所述第四节点304，其源级电连接到所述基极SB。
在一些实施例中，参见图3F所示，电路系统300还包括：一第一反相器386，其输入电连接到所述第一节点301，其输出电连接到所述第八晶体管381的源极；及一第二反相器387，其输入电连接到所述第三节点303，其输出电连接到所述第九晶体管382的源极。
本发明实施例提供了一种用于操作电路系统的方法，包括：
提供一第一晶体管311，其栅极透过一第一节点301电连接到一第一控制端子351，源极透过一第二节点302电连接到一电源320；
及提供一第二晶体管312，其栅极通过一第三节点303电连接到一第二控制端子352，其源极通过一第四节点电连接到所述电池330，其漏极通过一第五节点305电连接所述第一晶体管的漏极；
当所述电路系统在一第一模式下操作时，导通所述第一晶体管，关闭所述第二晶体管，以允许所述电源及所述电池之间的一充电操作；
当所述电路系统在一第二模式下操作时，关闭所述第一晶体管，导通所述第二晶体管，以允许所述电源及所述电池之间的一放电操作；
当所述电路系统在一第三模式下操作时，导通所述第一晶体管及所述第二晶体管，以进行所述充电操作或所述放电操作；及
当所述电路系统在一第四模式下操作时，关闭所述第一晶体管及所述第二晶体管。
本发明的一些实施例中，可选地，还包括：
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第二逻辑电平时，操作所述电路系统在所述第一模式；
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第一逻辑电平时，操作所述电路系统在所述第二模式；
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第一逻辑电平时，操作所述电路系统在所述第三模式；及
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第二逻辑电平时，操作所述电路系统在所述第四模式。
本发明的一些实施例中，可选地，所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
本发明的一些实施例中，可选地，还包括：
提供一第三晶体管316，其栅极电连接到所述第一节点，其漏极电连接到所述第二节点，其源级电连接到一基极；及
提供一第四晶体管317，其栅极电连接到所述第三节点，其漏极电连接到所述第四节点，其源级电连接到所述基极。
本发明的一些实施例中，可选地，还包括：
提供一第五晶体管331，其栅极及其源极电连接到所述第二节点，其漏极电连接到所述第五节点；及
提供一第六晶体管332，其栅极及其源极电连接到所述第四节点，其漏极电连接到所述第五节点。
本发明提供了一种电路系统，包括：
一第一晶体管311，其栅极透过一第一节点301电连接到一第一控制端子351，其源极透过一第二节点302电连接到一电源320；及
一第二晶体管312，其栅极通过一第三节点303电连接到一第二控制端子352，其源极通过一第四节点304电连接到一电池330，其漏极通过一第五节点305电连接所述第一晶体管的漏极；
其中当所述电路系统300在一第一模式下操作时，所述第一晶体管311为导通，所述第二晶体管312为关闭，以允许所述电源320及一电池330之间的一充电操作；
当所述电路系统300在一第二模式下操作时，所述第一晶体管311为关闭，所述第二晶体管312为导通，以允许所述电源320及所述电池330之间的一放电操作；
当所述电路系统300在一第三模式下操作时，所述第一晶体管311及所述第二晶体管312为导通，以进行所述充电操作或所述放电操作；及
当所述电路系统300在一第四模式下操作时，所述第一晶体管311及所述第二晶体管312为关闭。
本发明的一些实施例中，可选地，参见图3A及图3C所示，还包括：
一第一开关组件321，并联连接所述第一晶体管311；
一第二开关组件322，并联连接所述第二晶体管312；
一第三晶体管316，其栅极电连接到所述第一节点301，其漏极电连接到所述第二节点302，其源级电连接到一基极SB；及
一第四晶体管317，其栅极电连接到所述第三节点303，其漏极电连接到所述第四节点304，其源级电连接到所述基极SB。
在一些实施例中，参见图3D所示，还包括:
一NOR门360，其输入连接到所述第一控制端子351及所述第二控制端子352；及
一第五晶体管361，其中所述第五晶体管361的栅极电连接到所述NOR门的输出，所述第五晶体管361的漏极电连接到所述基极SB(也称SUB，Substrate)，所述第五晶体管361的源极电连接到接地。
实际应用中，参见图3A至图3D所示，在第一控制端子351及第二控制端子352皆为“0”时，Dual Gate BiGaN关断状态时，通过NOR门360和第五晶体管361将基极SB电位拉至GND(地线)，进行衬底电位管理。
电池保护状态包括状态一、状态二、状态三及状态四。
状态一：充电/放电
第一控制端子351及第二控制端子352皆为“1”，栅极控制引脚30G1及栅极控制引脚30G2为高电平，第一晶体管311及第二晶体管312为导通，BiGaN处于导通状态，充电时电流从源极接线引脚30S2经第二晶体管312-第一晶体管311流至源极接线引脚30S1，放电时电流从源极接线引脚30S1经第一晶体管311-第二晶体管312流至源极接线引脚30S2。第三晶体管316、第四晶体管317导通，第五晶体管361关断，基极SB通过第三晶体管316及第四晶体管317拉至源极接线引脚30S1及源极接线引脚30S2相同电位，源极接线引脚30S1及源极接线引脚30S2均为低电平。
状态二：放电保护
第一控制端子351为“1”、第二控制端子352为“0”，栅极控制引脚30G1为高电平，第一晶体管311导通；栅极控制引脚30G2为低电平，第二晶体管312关断，电路系统300进入放电保护状态。第三晶体管316导通，基极SB通过第三晶体管316拉至源极接线引脚30S1，进行衬底电位切换。
由于第二晶体管312并联了二极管连接方式的第二开关组件322，若放电保护后，充电功能激活，则系统可实现源极接线引脚30S2经第二开关组件322-第一晶体管311流至源极接线引脚30S1的充电续流，避免系统闪断。
状态三：充电保护
第一控制端子351为“0”、第二控制端子352为“1”，栅极控制引脚30G1为低电平，第一晶体管311关断；栅极控制引脚30G2为高电平，第二晶体管312导通，电路系统300进入充电保护状态。第四晶体管317导通，基极SB通过第四晶体管317拉至源极接线引脚30S2，进行衬底电位切换。
由于第一晶体管311并联了二极管连接方式的第一开关组件321，若充电保护后，放电功能激活，则系统可实现源极接线引脚30S1经第一开关组件321-第二晶体管312流至源极接线引脚30S2的放电续流，避免系统闪断。
状态四：待机状态
第一控制端子351为“0”、第二控制端子352为“0”，第一晶体管311、第二晶体管312、第三晶体管316、第四晶体管317关断，BiGaN处于关断状态，系统进入待机状态，NOR门360输出为“1”，第五晶体管361导通，基极SB通过第五晶体管361拉至低电位GND“0”，进行衬底电位管理。
在一些实施例中，参见图2A至图2C所示，所述第一晶体管311及所述第二晶体管312分别包括：
一衬底102；
一第一氮化物半导体层104，其在所述衬底102上；
一第二氮化物半导体层106，其在所述第一氮化物半导体层104上，并且所述第二氮化物半导体层106的能隙大于所述第一氮化物半导体层104的能隙。
第一氮化物基半导体层104安置在衬底102之上。第一氮化物基半导体层104的示范性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。第一氮化物基半导体层104的示范性结构可包含例如但不限于多层结构、超晶格结构和组成梯度结构。
第二氮化物半导体层106安置在第一氮化物基半导体层104上。第二氮化物半导体层106的示范性材料可包含例如但不限于氮化物或III-V族化合物，例如GaN、AlN、InN、InxAlyGa(1-x-y)N(其中x+y≤1)、AlyGa(1-y)N(其中y≤1)。
选择第一氮化物基半导体层104和第二氮化物基半导体层106的示范性材料以使得第二氮化物半导体层106具有大于第一氮化物基半导体层104的能隙的能隙(即，禁带宽度)，这使得其电子亲和力彼此不同且在其间形成异质结。举例来说，当第一氮化物基半导体层104为带隙大约为3.4eV的未掺杂GaN层时，第二氮化物半导体层106可选择为带隙大约为4.0eV的AlGaN层。
在一些实施例中，当所述第一控制端子351处于第一逻辑电平且所述第二控制端子352处于第二逻辑电平时，所述电路系统300在所述第一模式下操作；且
当所述第一控制端子351处于所述第二逻辑电平并且所述第二控制端子352处于所述第一逻辑电平时，所述电路系统在所述第二模式下操作；
其中所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims (25)

1.一种电路系统，其特征在于，包括：
一第一晶体管，其栅极透过一第一节点电连接到一第一控制端子，其源极透过一第二节点电连接到一电源；
一第二晶体管，其栅极通过一第三节点电连接到一第二控制端子，其源极通过一第四节点电连接到一电池，其漏极通过一第五节点电连接所述第一晶体管的漏极；
一第一开关组件，并联连接所述第一晶体管；及
一第二开关组件，并联连接所述第二晶体管；
其中当所述电路系统在一第一模式下操作时，所述第四节点通过所述第二开关组件电连接到所述第五节点，以创建从所述第四节点到所述第二节点的第一路径；及
当所述电路系统在一第二模式下操作时，所述第二节点通过所述第一开关组件电连接到所述第五节点，以创建从所述第二节点到所述第四节点的第二路径。
2.根据权利要求1所述的电路系统，其特征在于，所述第一晶体管及所述第二晶体管分别包括：
一衬底；
一第一氮化物半导体层，其在所述衬底上；
一第二氮化物半导体层，其在所述第一氮化物半导体层上，并且所述第二氮化物半导体层的能隙大于所述第一氮化物半导体层的能隙。
3.根据权利要求2所述的电路系统，其特征在于，所述第一晶体管及所述第二晶体管的所述栅极、所述漏极及所述源极在所述第二氮化物半导体层上，并且所述栅极与所述漏极之间的距离等于所述栅极与所述源极之间的距离。
4.根据权利要求1所述的电路系统，其特征在于，还包括:
一第三晶体管，其栅极电连接到所述第一节点，其漏极电连接到所述第二节点，其源级电连接到一基极；及
一第四晶体管，其栅极电连接到所述第三节点，其漏极电连接到所述第四节点，其源级电连接到所述基极。
5.根据权利要求4所述的电路系统，其特征在于，还包括:
一NOR门，其输入连接到所述第一控制端子及所述第二控制端子；及
一第五晶体管，其中所述第五晶体管的栅极电连接到所述NOR门的输出，所述第五晶体管的漏极电连接到所述基极，所述第五晶体的源极电连接到接地。
6.根据权利要求5所述的电路系统，其特征在于：
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第二逻辑电平时，所述电路系统在所述第一模式下操作；且
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第一逻辑电平时，所述电路系统在所述第二模式下操作。
7.根据权利要求6所述的电路系统，其特征在于：所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
8.根据权利要求6所述的电路系统，其特征在于：当所述第一控制端子处于所述第一逻辑电平且所述第二控制端子处于所述第一逻辑电平时，所述电路系统在第三模式下操作。
9.根据权利要求8所述的电路系统，其特征在于：当所述电路系统在所述第三模式下操作时，所述第一晶体管及所述第二晶体管为导通，以进行所述电源及所述电池之间的充电操作或放电操作。
10.根据权利要求6所述的电路系统，其特征在于：当所述第一控制端子处于所述第二逻辑电平且所述第二控制端子处于所述第二逻辑电平时，所述电路系统在第四模式下操作。
11.根据权利要求10所述的电路系统，其特征在于：所述第五晶体管经配置以在所述第四模式期间关闭所述第一晶体管及所述第二晶体管。
12.根据权利要求4所述的电路系统，其特征在于：
所述第一开关组件包括一第六晶体管，其栅极及其源极电连接到所述第二节点，其漏极电连接到所述第五节点；及
所述第二开关组件包括一第七晶体管，其栅极及其源极电连接到所述第四节点，其漏极电连接到所述第五节点。
13.根据权利要求4所述的电路系统，其特征在于：
所述第一开关组件包括一第一二极管，其阳极电连接到所述第二节点，其阴极电连接到所述第五节点；及
所述第二开关组件包括一第二二极管，其阳极电连接到所述第四节点，其阴极电连接到所述第五节点。
14.根据权利要求4所述的电路系统，其特征在于：
所述第一开关组件包括一第八晶体管，其栅极电连接到所述第二节点，其漏极电连接到所述第一节点；及
所述第二开关组件包括一第九晶体管，其栅极电连接到所述第四节点，其漏极电连接到所述第三节点。
15.根据权利要求14所述的电路系统，其特征在于，还包括:
一第一反相器，其输入电连接到所述第一节点，其输出电连接到所述第八晶体管的源极；及
一第二反相器，其输入电连接到所述第三节点，其输出电连接到所述第九晶体管的源极。
16.一种用于操作电路系统的方法，其特征在于，包括：
提供一第一晶体管，其栅极透过一第一节点电连接到一第一控制端子，其源极透过一第二节点电连接到一电源；及
提供一第二晶体管，其栅极通过一第三节点电连接到一第二控制端子，其源极通过一第四节点电连接到电池，其漏极通过一第五节点电连接所述第一晶体管的漏极；
当所述电路系统在一第一模式下操作时，导通所述第一晶体管，关闭所述第二晶体管，以允许所述电源及所述电池之间的一充电操作；
当所述电路系统在一第二模式下操作时，关闭所述第一晶体管，导通所述第二晶体管，以允许所述电源及所述电池之间的一放电操作；
当所述电路系统在一第三模式下操作时，导通所述第一晶体管及所述第二晶体管，以进行所述充电操作或所述放电操作；及
当所述电路系统在一第四模式下操作时，关闭所述第一晶体管及所述第二晶体管。
17.根据权利要求16所述的方法，其特征在于，还包括：
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第二逻辑电平时，操作所述电路系统在所述第一模式；
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第一逻辑电平时，操作所述电路系统在所述第二模式；
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第一逻辑电平时，操作所述电路系统在所述第三模式；及
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第二逻辑电平时，操作所述电路系统在所述第四模式。
18.根据权利要求17所述的方法，其特征在于，所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
19.根据权利要求16所述的方法，其特征在于，还包括：
提供一第三晶体管，其栅极电连接到所述第一节点，其漏极电连接到所述第二节点，其源级电连接到一基极；及
提供一第四晶体管，其栅极电连接到所述第三节点，其漏极电连接到所述第四节点，其源级电连接到所述基极。
20.根据权利要求19所述的方法，其特征在于，还包括：
提供一第五晶体管，其栅极及其源极电连接到所述第二节点，其漏极电连接到所述第五节点；及
提供一第六晶体管，其栅极及其源极电连接到所述第四节点，其漏极电连接到所述第五节点。
21.一种电路系统，其特征在于，包括：
一第一晶体管，其栅极透过一第一节点电连接到一第一控制端子，其源极透过一第二节点电连接到一电源；及
一第二晶体管，其栅极通过一第三节点电连接到一第二控制端子，其源极通过一第四节点电连接到电池，其漏极通过一第五节点电连接所述第一晶体管的漏极；
其中当所述电路系统在一第一模式下操作时，所述第一晶体管为导通，所述第二晶体管为关闭，以允许所述电源及一电池之间的一充电操作；
当所述电路系统在一第二模式下操作时，所述第一晶体管为关闭，所述第二晶体管为导通，以允许所述电源及所述电池之间的一放电操作；
当所述电路系统在一第三模式下操作时，所述第一晶体管及所述第二晶体管为导通，以进行所述充电操作或所述放电操作；及
当所述电路系统在一第四模式下操作时，所述第一晶体管及所述第二晶体管为关闭。
22.根据权利要求21所述的电路系统，其特征在于，还包括：
一第一开关组件，并联连接所述第一晶体管；
一第二开关组件，并联连接所述第二晶体管；
一第三晶体管，其栅极电连接到所述第一节点，其漏极电连接到所述第二节点，其源级电连接到一基极；及
一第四晶体管，其栅极电连接到所述第三节点，其漏极电连接到所述第四节点，其源级电连接到所述基极。
23.根据权利要求22所述的电路系统，其特征在于，还包括:
一NOR门，其输入连接到所述第一控制端子及所述第二控制端子；及
一第五晶体管，其中所述第五晶体管的栅极连接到所述NOR门的输出，所述第五晶体管的漏极电连接到所述基极，所述第五晶体的源极电极连接到接地。
24.根据权利要求21所述的电路系统，其特征在于，所述第一晶体管及所述第二晶体管分别包括：
衬底；
第一氮化物半导体层，其在所述衬底上；
第二氮化物半导体层，其在所述第一氮化物半导体层上，并且所述第二氮化物半导体层的能隙大于所述第一氮化物半导体层的能隙。
25.根据权利要求21所述的电路系统，其特征在于：
当所述第一控制端子处于第一逻辑电平且所述第二控制端子处于第二逻辑电平时，所述电路系统在所述第一模式下操作；及
当所述第一控制端子处于所述第二逻辑电平并且所述第二控制端子处于所述第一逻辑电平时，所述电路系统在所述第二模式下操作；
其中所述第一逻辑电平对应于高电压电平，且所述第二逻辑电平对应于低电压电平。
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