JP5127721B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、複数の電極の配置に特徴を有する半導体装置に関する。
ソース電極、ゲート電極及びドレイン電極がそれぞれ複数のフィンガーにより形成されるマルチフィンガー型電界効果トランジスタ(FET:Field Effect Transistor)を備えた半導体装置としては、特許文献1に記載のものが知られている。
特許文献1:特開平11−87367号公報
図5は、特許文献1の半導体装置の電極構造を説明するための図である。
すなわち、この半導体装置は、図5(a)に示すように、その長方形の基板53上のほぼ中央部に、ゲートフィンガー電極2、ソースフィンガー電極3およびドレインフィンガー電極4が相互に歯合するように配列される。すなわち、ソースフィンガー電極3とドレインフィンガー電極4との間にゲートフィンガー電極2が配置されるような関係が繰り返されるように配列される。ゲートフィンガー電極2が接続されるゲートパッド50とソースフィンガー電極3が接続されるソースパッド51とが基板53の1辺(図の下辺)に沿って交互に配列される。そしてドレインフィンガー電極4が接続されるドレインパッド52が基板53の対向する辺(図の上辺)に沿って配列される。
基板53は、図5(b)に示すように、その裏面にグランドとしての金属製のグランドプレート54が形成されている。基板53の入力側及び出力側には、表面上に入力側整合回路および出力側整合回路(図示省略)がそれぞれ形成された入力側基板55及び出力側基板56が設けられる。グランドプレート54は、その一部が、入力側基板55及び基板53の間において基板表面に露出するように形成される。
ソースパッド51は、ワイヤ57によりグランドプレート54の露出部58にボンディングされ、これにより、ソース電極が接地される。また、ゲートパッド50は、入力側基板55上の入力用の整合回路にワイヤ59を介して接続され、ドレインパッド52は、ワイヤ60、61により出力側基板56上の出力用の整合回路に接続される。
また、従来、このようなマルチフィンガー型FETにおいて、ソースパッドがビアホール(VIA)を介して接地される構造の半導体装置としては、特許文献2に記載のものが知られている。
特許文献2:特開平11−283996号公報
上述した図5に示した従来の半導体装置においては、入力側基板55上の入力用の整合回路とゲートパッド50とを接続するワイヤ59は、グランドプレートの露出部58を跨いで接続されるため、露出部58の幅に相当する分だけ長いワイヤ長を要することになる。この結果、ゲート電極の入力インダクタンスが大きくなり、共振周波数を低下させる欠点がある。このため、高い周波数での動作に対して整合回路が構成できなくなる。
さらに、ゲート電極のフィンガー部と、ソース電極のフィンガー部とが重なる部分、すなわち、オーバーレイ62による寄生容量は、FETの利得に大きな影響を与える。
図6は、特許文献2の半導体装置の電極構造を説明するための図である。この半導体装置は、図6に示すように、ゲートパッド50とソースパッド51の配置と構造が図5に示す半導体装置と異なっている。すなわち、図6に示す半導体装置においては、ゲートパッド50とソースパッド51は基板53の下辺に沿って、2列に配列されている。ソースパッド51は基板53の裏面に設けられた金属製のグランドプレート(図示省略)にビアホール63を介して接続されている。ゲートパッド50は、ソースパッド51に対し、それらの間の位置に配置されるように、基板53の下辺に沿ってずらせて配置されている。ゲートパッド50は、それぞれ、隣接するソースパッド51の間を通過するゲート配線65により、各ゲートフィンガー電極2に接続されている。なお、図6においては、図5に示す半導体装置の構成部分に対応する部分には同一の番号が付されている。
図6に示す従来装置においては、ゲートパッド50及びゲート電極2間がゲート配線65により接続されているため、やはり、ゲートの配線長が長くなり、入力インダクタンスが大きくなる。
そこで本発明は、上記の課題に鑑み、小さな入力インダクタンスを有するFETを提供することを目的とする。
上記目的を達成するための本発明の一態様によれば、主基板と、主基板上において所定方向に配列された複数本のソースフィンガー電極と、複数本のソースフィンガー電極に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極と、複数本のソースフィンガー電極および複数本のドレインフィンガー電極の間に配列された複数本のゲートフィンガー電極と、複数本のフィンガー電極配列の出力側のみに所定の間隔をおいて配列された複数個のソースパッドと、複数個のソースパッドの間に配列された複数個のドレインパッドと、複数本のフィンガー電極配列の入力側に所定の間隔をおいて配列された複数個のゲートパッドと、複数個のソースパッドに、所定本数のソースフィンガー電極を接続するソース電極配線と、複数個のドレインパッドに、所定本数のドレインフィンガー電極を接続するドレイン電極配線と、複数個のゲートパッドに、所定本数の前記ゲートフィンガー電極を接続するゲート電極配線とを備え、ソース電極配線とドレイン電極配線とは、ソースフィンガー電極およびドレインフィンガー電極の配列方向に沿って交互に配列され、ソース電極配線とドレイン電極配線とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部分を有し、ソース電極配線は、ドレインパッドに対応する位置に設けられ、ソースフィンガー電極の配列方向における各ドレインパッドの幅の範囲内に配列されたソースフィンガー電極は、当該ドレインパッドに対応する位置に設けられたソース電極配線により共通接続され、ソース電極配線は、その両端部において当該ドレインパッドの両側にあるソースパッドに接続され、ドレイン電極配線は、ソースパッドに対応する位置に設けられ、ドレインフィンガー電極の配列方向における各ソースパッドの幅の範囲内に配列されたドレインフィンガー電極は、当該ソースパッドに対応する位置に設けられたドレイン電極配線により共通接続され、ドレイン電極配線は、その両端部において当該ソースパッドの両側にあるドレインパッドに接続され、ソースフィンガー電極の配列方向における各ソースパッドの幅の範囲内に配列されたソースフィンガー電極は、オーバーレイもしくはエアブリッジ配線によりソースパッドに接続され、ドレインフィンガー電極の配列方向における各ドレインパッドの幅の範囲内に配列されたドレインフィンガー電極は、オーバーレイもしくはエアブリッジ配線によりドレインパッドに接続される半導体装置が提供される。
本発明の第1の実施の形態に係る半導体装置の電極構造を示す平面図である。 本発明の第1の実施の形態に係る半導体装置の一部の構成を説明するための斜視図である。 本発明の第2の実施の形態に係る半導体装置の電極構造を示す平面図である。 本発明の第2の実施の形態に係る半導体装置の一部の構成を説明するための斜視図である。 従来の半導体装置の電極構造を説明するための図である。 従来の他の半導体装置の電極構造を説明するための図である。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
以下の説明において、半導体素子は、SiC基板、GaN/SiC基板、AlGaN/GaN/SiC基板、ダイヤモンド基板、サファイア基板より選択された基板上に形成される。
特に、例えば、AlGaN/GaN/SiC基板を使用する場合には、半導体素子は、ヘテロ接合界面に誘起される2次元ガス(2DEG:Two Dimensional Electron Gas)中の高電子移動度を利用する高電子移動度トランジスタ(HEMT:High Electron Mobility Transistor)として構成される。また、例えば、GaN/SiC基板を使用する場合には、半導体素子は、ショットキーゲート(Schottky Gate)を利用する金属―半導体(MES:Metal semiconductor)FETとして構成可能である。
[第1の実施の形態]
図1は、本発明の第1の実施の形態に係る半導体装置の電極構造の平面図を示す。また、図2は、本発明の第1の実施の形態に係る半導体装置の一部の構成を説明するための斜視図を示す。
本発明の第1の実施の形態に係る半導体装置は、図1および図2に示すように、主基板1と、主基板1上において所定方向に配列された複数本のソースフィンガー電極3と、複数本のソースフィンガー電極3に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極4と、複数本のソースフィンガー電極3および複数本のドレインフィンガー電極4の間に配列された複数本のゲートフィンガー電極2と、複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソースパッド6と、複数個のソースパッド6の間に配列された複数個のドレインパッド7と、複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲートパッド5と、複数個のソースパッド6に、所定本数のソースフィンガー電極3を接続するソース電極配線(LS,NS,M)と、複数個のドレインパッド7に、所定本数のドレインフィンガー電極4を接続するドレイン電極配線(LD,ND,P)と、複数個のゲートパッド5に、所定本数のゲートフィンガー電極2を接続するゲート電極配線LGとを備える。
また、図1に示すように、ソース電極配線(LS,NS,M)とドレイン電極配線(LD,ND,P)とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部15を有する。
また、図1および図2に示すように、主基板1上に配置された複数個のゲートパッド5の配列側に隣接配置された入力側整合回路基板8と、入力側整合回路基板8上の出力端子8−1とゲートパッド5とを接続するワイヤ9と、主基板1上に配置された複数個のソースパッド6および複数個のドレインパッド7の配列側に所定の間隔をおいて配置された出力側整合回路基板10と、出力側整合回路基板10上の入力端子10−1とドレインパッド7とを接続するワイヤ11と、主基板1、入力側整合回路基板8および出力側整合回路基板10の裏面に共通に配置され、一部が主基板1および出力側整合回路基板10間を介して主基板1表面に露出する露出部14を有するグランドプレート12と、露出部14にソースパッド6を接続するワイヤ13とを備える。
本発明の第1の実施の形態に係る半導体装置はマルチフィンガー型FETであり、図1に示すように、主基板1上に複数のソースフィンガー電極3と複数のドレインフィンガー電極4とが交互に配列されている。そして任意の隣接する一対のソースフィンガー電極3とドレインフィンガー電極4との間に1本のゲートフィンガー電極2が配置されている。
これらの各フィンガー電極配列の一方の側、例えば図1の上辺側には、矩形のソースパッド6およびドレインパッド7がフィンガー電極配列に沿って交互に配列されている。他方、フィンガー電極配列の他方の側、例えば図1の下辺側には、矩形のゲートパッド5が配列されている。
これらの各ゲートパッド5、ソースパッド6、ドレインパッド7と各ゲートフィンガー電極2、ソースフィンガー電極3、ドレインフィンガー電極4との配置関係は次のとおりである。
すなわち、ソースパッド6の下部にはソースフィンガー電極3の他にドレインフィンガー電極4も配置される。同様に、ドレインパッド7の下部にはドレインフィンガー電極4の他にソースフィンガー電極3も配置される。
ソースパッド6とソースフィンガー電極3との接続は次のように行われる。すなわち、ドレインパッド7の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された、例えば、4本のソースフィンガー電極3は、バスラインソース電極配線LSによりそれらの上端部が共通接続され、このバスラインソース電極配線LSの左右両端部において、ドレインパッド7の両側のソースパッド6に主基板1の表面に形成されたソース電極配線Mにより接続される。
また、ソースパッド6の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された例えば2本のソースフィンガー電極3は、それぞれオーバーレイソース電極配線NSによりソースパッド6に接続される。
次に、ドレインパッド7とドレインフィンガー電極4との接続は次のように行われる。すなわち、ソースパッド6の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された例えば3本のドレインフィンガー電極4は、フィンガー電極配列方向に延長形成されたバスラインドレイン電極配線LDによりそれらの上端部が共通接続され、このバスラインドレイン電極配線LDの左右両端部において、ソースパッド6の両側のドレインパッド7にオーバーレイドレイン電極配線Pにより接続される。
また、ドレインパッド7の下側で、フィンガー電極配列方向におけるパッド幅の範囲内に配列された例えば3本のドレインフィンガー電極4は、それぞれオーバーレイドレイン電極配線NDによりドレインパッド7に接続される。
さらに、ゲートパッド5とゲートフィンガー電極2との接続は次のように行われる。すなわち、連続する6本のゲートフィンガー電極2は、フィンガー電極配列方向に延長形成されたバスラインゲート電極配線LGによりそれらの下端部が共通接続され、バスラインゲート電極配線LGの中央部が近傍に配置されたゲートパッド5に接続される。
次に、図2を参照して、各ゲートパッド5、ソースパッド6、ドレインパッド7と入力側基板8および出力側基板10との接続について述べる。
入力側基板8および出力側基板10は、図2に示すように、基板1とともに、それらの裏面には金属製のグランドプレート12が形成されている。そしてグランドプレート12には、基板1と出力側基板10との間においては、それらの表面に露出する凸状の露出部14が形成されている。このグランドプレート12は、主基板1、入力側基板8および出力側基板10上に形成される回路に対して共通の接地電位として機能する。
ゲートパッド5は、図2に示すように、主基板1の入力側に設けられ,入力側基板8上に形成された入力整合回路(出力端子8−1)にワイヤ9を介して接続される。
ソースパッド6は、グランドプレート12の露出部14にワイヤ13を介して接続される。そしてドレインパッド7は、出力側基板10上に形成された出力整合回路(入力端子10−1)にそれぞれワイヤ11を介して接続される。
このように、本発明の第1の実施の形態に係る半導体装置においては、ソースパッド6を基板1においてドレインパッド7と同じ側に配置することにより、グランドプレート12の露出部14をFETの入力側ではなく出力側に設け、この結果、ゲートパッド5と入力側基板8上の回路とを接続するワイヤ9の長さを短くすることができる。
なお、この結果、ドレインパッド7と出力側基板10上に形成された出力整合回路(入力端子10−1)とを接続するワイヤ11は、グランドプレート12の露出部14を跨いで配線されるため、その長さは長くなり、FETの出力インダクタンスが大きくなる。
しかし一般に、FETの出力インピーダンスは入力インピーダンスに比べて数倍以上の値を有するため、出力インダクタンスの増分によるFETの特性への影響は、入力インダクタンスに比べて深刻ではない。
また、第1の実施の形態に係る半導体装置では、ドレインパッド7とドレインフィンガー電極4とを接続するドレイン電極配線(LD,ND,P)としての配線部材と、ソースパッド6とソースフィンガー電極3とを接続するソース電極配線(LS,NS,M)としての配線部材とが交叉する部分、すなわち、オーバーレイもしくはエアブリッジ配線部15が、ソースパッド6及びドレインパッド7の近傍に配置される。
一方、ゲート電極配線LGとドレイン電極配線(LD,ND,P)との間のオーバーレイ、又はゲート電極配線LGとソース電極配線(LS,NS,M)との間のオーバーレイは生じない。
従って、第1の実施の形態に係る半導体装置では、ゲート電極配線LGとドレイン電極配線(LD,ND,P)との間の重なりに起因する浮遊容量、あるいはゲート電極配線LGとソース電極配線(LS,NS,M)との間の重なりに起因する浮遊容量は発生しない。
本発明の第1の実施の形態に係る半導体装置によれば、GaN(窒化ガリウム)やSiC(炭化ケイ素)など、ビアホールの形成が困難な半導体素子においても、接地電極を形成することができるようになる。
本発明の第1の実施の形態によれば、ゲートパッド5と入力用の整合回路とを接続するワイヤ長が短くて済むため、低入力インダクタンスの半導体装置を提供することができる。
[第2の実施の形態]
図3は、本発明の第2の実施の形態に係る半導体装置の電極構造を示す平面図を示す。また、図4は、本発明の第2の実施の形態に係る半導体装置の一部の構成を説明するための斜視図を示す。
本発明の第2の実施の形態に係る半導体装置は、図3および図4に示すように、主基板17と、主基板17上において所定方向に配列された複数本のソースフィンガー電極3と、複数本のソースフィンガー電極3に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極4と、複数本のソースフィンガー電極3および複数本のドレインフィンガー電極4の間に配列された複数本のゲートフィンガー電極2と、複数本のフィンガー電極配列の一方の側に所定の間隔をおいて配列された複数個のソースパッド6と、複数個のソースパッド6の間に配列された複数個のドレインパッド7と、複数本のフィンガー電極配列の他方の側に所定の間隔をおいて配列された複数個のゲートパッド5と、複数個のソースパッド6に、所定本数のソースフィンガー電極3を接続するソース電極配線(LS,NS,M)と、複数個のドレインパッド7に、所定本数のドレインフィンガー電極4を接続するドレイン電極配線(LD,ND,P)と、複数個のゲートパッド5に、所定本数のゲートフィンガー電極2を接続するゲート電極配線LGとを備える。
また、図3に示すように、ソース電極配線(LS,NS,M)とドレイン電極配線(LD,ND,P)とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部15を有する。
また、図3および図4に示すように、主基板17上に配置された複数個のゲートパッド5の配列側に隣接配置された入力側整合回路基板8と、入力側整合回路基板8上の出力端子8−1とゲートパッド5とを接続するワイヤ9と、主基板17上に配置された複数個のソースパッド6および複数個のドレインパッド7の配列側に隣接配置された出力側整合回路基板10と、出力側整合回路基板10上の入力端子10−1とドレインパッド7とを接続するワイヤ11と、主基板1を貫通し、複数個のソースパッド6とそれぞれ接続される複数個のビアホール16と、主基板17、入力側整合回路基板8および出力側整合回路基板10の裏面に共通に配置され、複数個のビアホール16を介して複数個のソースパッド6と接続されるグランドプレート12とを備える。
上記の第1の実施の形態に係る半導体装置では、ソースパッド6はボンディング用のワイヤ13を介してグランドプレート12の露出部14に接地されていた。本発明の第2の実施の形態に係る半導体装置においては、図3、図4に示すように、ソースパッド6は、ソースパッド6の下の主基板17内に形成されたビアホール16を介してグランドプレート12に接続されて、接地されている。その他の構成は図1および図2と同様である。
本発明の第2の実施の形態に係る半導体装置は、ソースパッド6の位置が、図5、図6に示す従来装置におけるドレインパッド52の位置に置き換えられており、かつソースパッド6にビアホール16が形成されるため、ゲートパッド5とゲートフィンガー電極2との間の配線長を短くすることができる。
また、ゲート電極2には、他のソース電極3,ドレイン電極4とのオーバーレイが生じないため、ゲートフィンガー電極2の浮遊容量も小さくできるため、FETの周波数特性に対する影響を小さくできる。
本発明の第2の実施の形態によれば、ゲートパッドと入力用の整合回路とを接続するワイヤ長が短くて済むため、低入力インダクタンスの半導体装置を提供することができる。
[その他の実施の形態]
上記のように、本発明は第1乃至第2の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
尚、本発明は上記の実施の形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。上記の実施形態では、基板上において、ソースパッド6及びドレインパッド7の順序は入れ替えられて配置されてもよく、この場合には、ソースフィンガー3及びドレインフィンガー4の順序も入れ替えられて配置される。上記の説明における主基板1、17の辺の長さや、各フィンガーの長さ及び配置の間隔や、各パッドの辺の長さ及び配置の間隔や、オーバーレイもしくはエアブリッジ配線部15における配線部材の重なりの構造や、ビアホール16の直径などの値は種々変更可能である。
また、上記の実施の形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
第1乃至第2の実施の形態において、半導体素子に用いられる主基板1,17として、SiC基板を挙げているが、これに限定されるものではなく、GaN/SiC基板、AlGaN/GaN/SiC基板、ダイヤモンド基板などの放熱性の良好な基板を用いる場合においても、ヴィアホール16の形成により接地することが可能となる。
シリコンやGaAs基板の場合には、ヴィアホールの形成のための加工が容易であるが、SiC基板やサファイア基板などのヴィアホールの形成のための加工が困難な基板を用いる場合にも適用することも有効である。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

Claims (4)

  1. 主基板と、
    前記主基板上において所定方向に配列された複数本のソースフィンガー電極と、
    前記複数本のソースフィンガー電極に、それぞれ所定間隔をおいて配列された複数本のドレインフィンガー電極と、
    前記複数本のソースフィンガー電極および前記複数本のドレインフィンガー電極の間に配列された複数本のゲートフィンガー電極と、
    前記複数本のフィンガー電極配列の出力側のみに所定の間隔をおいて配列された複数個のソースパッドと、
    前記複数個のソースパッドの間に配列された複数個のドレインパッドと、
    前記複数本のフィンガー電極配列の入力側に所定の間隔をおいて配列された複数個のゲートパッドと、
    前記複数個のソースパッドに、所定本数の前記ソースフィンガー電極を接続するソース電極配線と、
    前記複数個のドレインパッドに、所定本数の前記ドレインフィンガー電極を接続するドレイン電極配線と、
    前記複数個のゲートパッドに、所定本数の前記ゲートフィンガー電極を接続するゲート電極配線と
    を備え、
    前記ソース電極配線と前記ドレイン電極配線とは、前記ソースフィンガー電極および前記ドレインフィンガー電極の配列方向に沿って交互に配列され
    前記ソース電極配線と前記ドレイン電極配線とは、一方が他方を跨ぐオーバーレイもしくはエアブリッジ配線部分を有し、
    前記ソース電極配線は、前記ドレインパッドに対応する位置に設けられ、前記ソースフィンガー電極の配列方向における前記各ドレインパッドの幅の範囲内に配列された前記ソースフィンガー電極は、当該ドレインパッドに対応する位置に設けられた前記ソース電極配線により共通接続され、前記ソース電極配線は、その両端部において当該ドレインパッドの両側にある前記ソースパッドに接続され、
    前記ドレイン電極配線は、前記ソースパッドに対応する位置に設けられ、前記ドレインフィンガー電極の配列方向における前記各ソースパッドの幅の範囲内に配列された前記ドレインフィンガー電極は、当該ソースパッドに対応する位置に設けられた前記ドレイン電極配線により共通接続され、前記ドレイン電極配線は、その両端部において当該ソースパッドの両側にある前記ドレインパッドに接続され、
    前記ソースフィンガー電極の配列方向における前記各ソースパッドの幅の範囲内に配列された前記ソースフィンガー電極は、前記オーバーレイもしくはエアブリッジ配線により前記ソースパッドに接続され、
    前記ドレインフィンガー電極の配列方向における前記各ドレインパッドの幅の範囲内に配列された前記ドレインフィンガー電極は、前記オーバーレイもしくはエアブリッジ配線により前記ドレインパッドに接続されることを特徴とする半導体装置。
  2. 前記主基板上に配置された前記複数個のゲートパッド配列側に隣接配置された入力側整合回路基板と、
    前記入力側整合回路基板上の出力端子と前記ゲートパッドとを接続する第1ワイヤと、
    前記主基板上に配置された前記複数個のソースパッドおよび前記複数個のドレインパッド配列側に所定の間隔をおいて配置された出力側整合回路基板と、
    前記出力側整合回路基板上の入力端子と前記ドレインパッドとを接続する第2ワイヤと、
    前記主基板、前記入力側整合回路基板および前記出力側整合回路基板の裏面に共通に配置され、一部が前記主基板および前記出力側整合回路基板間を介して前記主基板表面に露出する露出部を有するグランドプレートと、
    前記露出部に前記ソースパッドを接続する第3ワイヤと
    を備えたことを特徴とする請求項1記載の半導体装置。
  3. 前記主基板上に配置された前記複数個のゲートパッド配列側に隣接配置された入力側整合回路基板と、
    前記入力側整合回路基板上の出力端子と前記ゲートパッドとを接続する第1ワイヤと、
    前記主基板上に配置された前記複数個のソースパッドおよび前記複数個のドレインパッド配列側に隣接配置された出力側整合回路基板と、
    前記出力側整合回路基板上の入力端子と前記ドレインパッドとを接続する第2ワイヤと、
    前記主基板を貫通し、前記複数個のソースパッドとそれぞれ接続される複数個のビアホールと、
    前記主基板、前記入力側整合回路基板および前記出力側整合回路基板の裏面に共通に配置され、前記複数個のビアホールを介して前記複数個のソースパッドと接続されるグランドプレートと
    を備えたことを特徴とする請求項1に記載の半導体装置。
  4. 前記主基板は、SiC基板、GaN/SiC基板、AlGaN/GaN/SiC基板、ダイヤモンド基板、サファイア基板より選択された基板であることを特徴とする請求項1に記載の半導体装置。
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